JP2006339208A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2006339208A JP2006339208A JP2005158735A JP2005158735A JP2006339208A JP 2006339208 A JP2006339208 A JP 2006339208A JP 2005158735 A JP2005158735 A JP 2005158735A JP 2005158735 A JP2005158735 A JP 2005158735A JP 2006339208 A JP2006339208 A JP 2006339208A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- insulating film
- layer
- containing layer
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
【解決手段】この半導体装置では、nチャネルMOSトランジスタ50aのゲート電極8aは、ゲート絶縁膜7aを部分的に覆うようにドット状に形成された金属含有層9aと、金属含有層9a上に形成され、ゲート絶縁膜7aの金属含有層9aにより覆われていない部分に接触する下部ポリシリコン層10aとを含み、pチャネルMOSトランジスタ50bのゲート電極8bは、ゲート絶縁膜27aを部分的に覆うように形成された金属含有層29aと、金属含有層29a上に形成され、ゲート絶縁膜27aの金属含有層29aにより覆われていない部分に接触する下部ポリシリコン層30aとを含み、ゲート電極8aおよびゲート電極8bは、互いに異なる金属(HfおよびPt)を含む。
【選択図】図1
Description
第2ソース/ドレイン領域は、p型であり、第1金属含有層は、第1半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも伝導帯側に準位を形成する金属を含み、第2金属含有層は、第2半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも価電子帯側に準位を形成する金属を含む。このように構成すれば、第1金属含有層に含まれる第1半導体層の伝導帯と価電子帯との中間のエネルギレベル(ミッドギャップ)よりも伝導帯側に準位を形成する金属により、n型の第1ソース/ドレイン領域を含むnチャネルトランジスタの第1ゲート電極のフェルミレベルを第1半導体層の伝導帯側の準位に固定しやすくすることができる。これにより、nチャネルトランジスタの第1ゲート電極の仕事関数を小さくする方向に調節することができるので、nチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。また、第2金属含有層に含まれる第2半導体層の伝導帯と価電子帯との中間のエネルギレベル(ミッドギャップ)よりも価電子帯側に準位を形成する金属により、p型の第2ソース/ドレイン領域を含むpチャネルトランジスタの第2ゲート電極のフェルミレベルを第2半導体層の価電子帯側の準位に固定しやすくすることができる。これにより、pチャネルトランジスタの第2ゲート電極の仕事関数を大きくする方向に調節することができるので、pチャネルトランジスタのしきい値電圧を低下する方向に調節することができる。上記のようにして、nチャネルトランジスタおよびpチャネルトランジスタによって構成される半導体装置において、nチャネルトランジスタおよびpチャネルトランジスタの両方のしきい値電圧を低下する方向に調節することができる。
図1は、本発明の第1実施形態によるCMOSの構造を示した断面図である。まず、図1を参照して、本発明の第1実施形態によるCMOSの構造について説明する。
図16は、本発明の第2実施形態によるCMOSの構造を示した断面図である。次に、図2を参照して、本発明の第2実施形態によるCMOSの構造について説明する。
3a チャネル領域(第1チャネル領域)
3b チャネル領域(第2チャネル領域)
4a ソース/ドレイン領域(第1ソース/ドレイン領域)
4b ソース/ドレイン領域(第2ソース/ドレイン領域)
7a ゲート絶縁膜(第1ゲート絶縁膜)
8a ゲート電極(第1ゲート電極)
8b ゲート電極(第2ゲート電極)
9a 金属含有層(第1金属含有層)
10a、30a 下部ポリシリコン層(下部半導体層)
11a、11b 上部ポリシリコン層(上部半導体層)
11c 上部Ptシリサイド層(金属シリサイド層)
27a ゲート絶縁膜(第2ゲート絶縁膜)
29a 金属含有層(第2金属含有層)
30b 下部Ptシリサイド層(金属シリサイド層)
58b ゲート電極(第2ゲート電極)
Claims (7)
- 半導体領域の主表面に第1チャネル領域を挟むように所定の間隔を隔てて形成された一対の第1導電型の第1ソース/ドレイン領域と、
前記第1チャネル領域上に第1ゲート絶縁膜を介して形成された第1ゲート電極と、
前記半導体領域の主表面に第2チャネル領域を挟むように所定の間隔を隔てて形成された一対の第2導電型の第2ソース/ドレイン領域と、
前記第2チャネル領域上に第2ゲート絶縁膜を介して形成された第2ゲート電極とを備え、
前記第1ゲート電極および前記第2ゲート電極の少なくとも一方は、対応する前記第1ゲート絶縁膜および前記第2ゲート絶縁膜を部分的に覆うように形成された金属含有層と、前記金属含有層上に形成され、対応する前記第1ゲート絶縁膜および前記第2ゲート絶縁膜の前記金属含有層により覆われていない部分に接触する半導体層とを含み、
前記第1ゲート電極および前記第2ゲート電極は、互いに異なる金属を含む、半導体装置。 - 前記第1ゲート絶縁膜および前記第2ゲート絶縁膜は、互いに異なる材料からなる、請求項1に記載の半導体装置。
- 前記半導体層は、前記金属含有層上に形成される下部半導体層と、前記下部半導体層上に形成され、前記下部半導体層の厚みよりも大きい厚みを有する上部半導体層とを含む、請求項1または2に記載の半導体装置。
- 前記第1ゲート電極は、前記第1ゲート絶縁膜を部分的に覆うように形成された第1金属含有層と、前記第1金属含有層上に前記第1ゲート絶縁膜の前記第1金属含有層により覆われていない部分に接触するように形成された第1半導体層とを含み、
前記第2ゲート電極は、前記第2ゲート絶縁膜を部分的に覆うように形成された第2金属含有層と、前記第2金属含有層上に前記第2ゲート絶縁膜の前記第2金属含有層により覆われていない部分に接触するように形成された第2半導体層とを含み、
前記第1金属含有層および前記第2金属含有層は、互いに異なる金属を含む、請求項1〜3のいずれか1項に記載の半導体装置。 - 前記第1ソース/ドレイン領域は、n型であるとともに、前記第2ソース/ドレイン領域は、p型であり、
前記第1金属含有層は、前記第1半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも前記伝導帯側に準位を形成する金属を含み、
前記第2金属含有層は、前記第2半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも前記価電子帯側に準位を形成する金属を含む、請求項4に記載の半導体装置。 - 前記第1ゲート電極は、前記第1ゲート絶縁膜を部分的に覆うように形成された前記金属含有層と、前記金属含有層上に、前記第1ゲート絶縁膜の前記金属含有層により覆われていない部分に接触するように形成された前記半導体層とを含み、
前記第2ゲート電極は、前記第2ゲート絶縁膜上に形成された金属シリサイド層からなり、
前記金属含有層および前記金属シリサイド層は、互いに異なる金属を含む、請求項1〜3のいずれか1項に記載の半導体装置。 - 前記第1ソース/ドレイン領域は、n型であるとともに、前記第2ソース/ドレイン領域は、p型であり、
前記金属含有層は、前記半導体層の伝導帯と価電子帯との中間のエネルギレベルよりも前記伝導帯側に準位を形成する金属を含み、
前記金属シリサイド層は、シリコンの伝導帯と価電子帯との中間のエネルギレベルよりも前記価電子帯側に準位を形成する金属を含む、請求項6に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005158735A JP4958408B2 (ja) | 2005-05-31 | 2005-05-31 | 半導体装置 |
CNA2006100899408A CN1873985A (zh) | 2005-05-31 | 2006-05-29 | 半导体装置 |
US11/443,152 US7915695B2 (en) | 2005-05-31 | 2006-05-31 | Semiconductor device comprising gate electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005158735A JP4958408B2 (ja) | 2005-05-31 | 2005-05-31 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006339208A true JP2006339208A (ja) | 2006-12-14 |
JP4958408B2 JP4958408B2 (ja) | 2012-06-20 |
Family
ID=37462277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005158735A Active JP4958408B2 (ja) | 2005-05-31 | 2005-05-31 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7915695B2 (ja) |
JP (1) | JP4958408B2 (ja) |
CN (1) | CN1873985A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1933529A1 (en) | 2006-12-15 | 2008-06-18 | Nec Corporation | Content distribution system by SIP(Session Initiation Protocol), content server side user terminal, content client side user terminal and authentication method |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100151677A1 (en) * | 2007-04-12 | 2010-06-17 | Freescale Semiconductor, Inc. | Etch method in the manufacture of a semiconductor device |
JP2009176997A (ja) * | 2008-01-25 | 2009-08-06 | Panasonic Corp | 半導体装置及びその製造方法 |
KR20130116099A (ko) * | 2012-04-13 | 2013-10-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US11569365B2 (en) * | 2021-02-24 | 2023-01-31 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method for manufacturing the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000252370A (ja) * | 1999-03-01 | 2000-09-14 | Nec Corp | 相補型集積回路とその製造方法 |
JP2002359295A (ja) * | 2001-04-11 | 2002-12-13 | Samsung Electronics Co Ltd | デュアルゲートを有するcmos型半導体装置形成方法 |
JP2003023152A (ja) * | 2001-07-10 | 2003-01-24 | Sony Corp | Mis型トランジスタ及びその製造方法 |
JP2005108875A (ja) * | 2003-09-26 | 2005-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5926360A (en) * | 1996-12-11 | 1999-07-20 | International Business Machines Corporation | Metallized oxide structure and fabrication |
US6020260A (en) * | 1997-06-25 | 2000-02-01 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having nitrogen-bearing gate electrode |
JP2003031806A (ja) * | 2001-05-09 | 2003-01-31 | Hitachi Ltd | Mosトランジスタ及びその製造方法 |
JP4329293B2 (ja) | 2002-01-10 | 2009-09-09 | ソニー株式会社 | 不揮発性半導体メモリ装置および電荷注入方法 |
JP2003282875A (ja) * | 2002-03-27 | 2003-10-03 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
US7005697B2 (en) * | 2002-06-21 | 2006-02-28 | Micron Technology, Inc. | Method of forming a non-volatile electron storage memory and the resulting device |
JP4300017B2 (ja) | 2002-11-12 | 2009-07-22 | 富士通株式会社 | 半導体装置の製造方法 |
JP4011024B2 (ja) * | 2004-01-30 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
-
2005
- 2005-05-31 JP JP2005158735A patent/JP4958408B2/ja active Active
-
2006
- 2006-05-29 CN CNA2006100899408A patent/CN1873985A/zh active Pending
- 2006-05-31 US US11/443,152 patent/US7915695B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000252370A (ja) * | 1999-03-01 | 2000-09-14 | Nec Corp | 相補型集積回路とその製造方法 |
JP2002359295A (ja) * | 2001-04-11 | 2002-12-13 | Samsung Electronics Co Ltd | デュアルゲートを有するcmos型半導体装置形成方法 |
JP2003023152A (ja) * | 2001-07-10 | 2003-01-24 | Sony Corp | Mis型トランジスタ及びその製造方法 |
JP2005108875A (ja) * | 2003-09-26 | 2005-04-21 | Toshiba Corp | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1933529A1 (en) | 2006-12-15 | 2008-06-18 | Nec Corporation | Content distribution system by SIP(Session Initiation Protocol), content server side user terminal, content client side user terminal and authentication method |
Also Published As
Publication number | Publication date |
---|---|
CN1873985A (zh) | 2006-12-06 |
JP4958408B2 (ja) | 2012-06-20 |
US7915695B2 (en) | 2011-03-29 |
US20060267095A1 (en) | 2006-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4299791B2 (ja) | Cmosデバイスのゲート構造を作製する方法 | |
JP4994139B2 (ja) | 半導体装置及びその製造方法 | |
JP2007081249A (ja) | 半導体装置及びその製造方法 | |
JP2007251030A (ja) | 半導体装置の製造方法および半導体装置 | |
JP5769160B2 (ja) | コンタクト形成方法、半導体装置の製造方法、および半導体装置 | |
US20070108530A1 (en) | Semiconductor device and method for manufacturing the same | |
JPWO2006068027A1 (ja) | 半導体装置およびその製造方法 | |
JP2009033173A (ja) | 半導体素子およびその製造方法 | |
JP4958408B2 (ja) | 半導体装置 | |
JP2009181978A (ja) | 半導体装置およびその製造方法 | |
JP2008034413A (ja) | 半導体装置及びその製造方法 | |
US8350332B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2011054740A (ja) | 半導体装置及びその製造方法 | |
JP2006156807A (ja) | 半導体装置およびその製造方法 | |
JP2006202860A (ja) | 半導体装置及びその製造方法 | |
US7470562B2 (en) | Methods of forming field effect transistors using disposable aluminum oxide spacers | |
JP2006013270A (ja) | 半導体装置およびその製造方法 | |
JP5676111B2 (ja) | 半導体装置及びその製造方法 | |
JP2005259945A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2002246593A (ja) | 半導体装置及びその製造方法 | |
JP5203719B2 (ja) | デュアルゲート半導体装置の製造方法 | |
JP2007234686A (ja) | 半導体装置 | |
JP3966102B2 (ja) | 半導体装置の製造方法 | |
JP2007141903A (ja) | 半導体装置およびその製造方法 | |
JP2006352003A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080509 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100820 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100824 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101021 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111007 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120221 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120319 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150330 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4958408 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |