JP2005108875A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】１種類の金属をｎＭＯＳとｐＭＯＳのゲート電極に用いた良好な半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一態様の半導体装置は、半導体基板（１０１）と、４価金属酸化物または４価金属酸化物とＳｉＯ２との混合物または４価金属酸化物とＳｉＯＮとの混合物を主成分とする材料から構成されているゲート絶縁膜（１０５）と、４〜５．５ｅＶの仕事関数を有する金属からなるゲート電極（１１５）と、を備え、前記ゲート絶縁膜は、前記半導体基板上でｎＭＯＳ構造をなす場合にＢを、前記半導体基板上でｐＭＯＳ構造をなす場合にＰ及びＡｓの少なくとも一方を含む。
【選択図】 図１

Description

本発明は、ゲート絶縁膜等に用いられる絶縁膜として高誘電体薄膜を備え、ゲート電極等に用いられる電極として金属性材料を備える半導体装置及びその製造方法に関する。
近年、ＬＳＩの高集積化・高速化のために素子の微細化が進んでおり、それに伴って、キャパシタあるいはトランジスタの構成要素であるＭＯＳ構造においては、シリコン酸化膜のさらなる薄膜化が要求されている。しかし、シリコン酸化膜の膜厚が３ｎｍ以下になると、デバイスが動作する電場領域において電子がダイレクトトンネリングを起こすようになるので、リーク電流が増大しデバイスの消費電力を増大させる等の問題を招く。
そのため、シリコン酸化膜に置き換わる次世代のゲート絶縁膜が求められ、高誘電体膜が注目されるようになった。その理由は、高誘電体膜がシリコン酸化膜と同一の容量をシリコン酸化膜よりも厚い膜厚で得られることにある。絶縁膜の膜厚を厚くすることで、電子が絶縁膜をトンネリングする確率を低く、すなわちトンネル電流を低く抑えることが可能となる。
そこで、ＳｉＯ２に代わる高誘電体ゲート絶縁膜として、Ｈｆ−ケイ酸塩（Ｈｆ−ｓｉｌｉｃａｔｅ）などが候補に挙げられている。さらに、ゲート電極の空乏化を抑制するために、金属ゲート電極と組み合わせて使用することが望ましい。
しかし、仕事関数が異なる２種類の金属をゲート電極として用いたＣＭＯＳを作製することは、汎用されている製造方法では難しい。その２種類の仕事関数として、汎用されている多結晶Ｓｉゲート電極におけるｎ型とｐ型のフェルミレベル程度であることが望ましい。また、１種類の金属をゲート電極として用いてＣＭＯＳを作製する方法として、例えば、ＮｉＳｉ２にＢ，Ｐ，Ａｓ等をイオン注入して熱処理を行うことで、仕事関数の差を得る方法が挙げられる。しかし、その差は高々０．５Ｖ程度であり、回路設計上十分な値は得られなかった。
従来技術として、特許文献１（特開２００２−２８０４６１号）では、３価金属酸化物中に２価もしくは４価の金属不純物を導入することで、固定電荷を生じさせ、フラットバンド電圧（Ｖｆｂ）シフトを起こさせる方法が挙げられている。しかし、実験の結果、３価金属としてＡｌを、４価金属としてＨｆを用いた系では、ＴＤＤＢ（time-dependent dielectric breakdown）が劣化した。すなわち、導入した不純物が金属の場合、信頼性が劣化することが分かった。
特開２００２−２８０４６１号公報 J. Kedzierski et al., IEDM Tech., Dig.(2002)247.
前記のような、例えば、ニッケルシリサイドにＢ，Ｐ，Ａｓ等をイオン注入して熱処理を行うことで仕事関数の差を得る方法では、仕事関数の差は高々０．５Ｖ程度であり、回路設計上十分な値は得られなかった(例えば、非特許文献１：J. Kedzierski et al., IEDM Tech., Dig.(2002)247.)
本発明の目的は、１種類の金属をｎＭＯＳとｐＭＯＳのゲート電極に用いた良好な半導体装置及びその製造方法を提供することにある。
課題を解決し目的を達成するために、本発明の態様は以下の如く構成されている。
本発明の一態様の半導体装置は、半導体基板と、４価金属酸化物または４価金属酸化物とＳｉＯ２との混合物または４価金属酸化物とＳｉＯＮとの混合物を主成分とする材料から構成されているゲート絶縁膜と、４〜５．５ｅＶの仕事関数を有する金属からなるゲート電極と、を備え、前記ゲート絶縁膜は、前記半導体基板上でｎＭＯＳ構造をなす場合にＢを、前記半導体基板上でｐＭＯＳ構造をなす場合にＰ及びＡｓの少なくとも一方を含む。
本発明の一態様の半導体製造方法は、半導体基板にチャネル領域を形成し、前記チャネル領域上に、４価金属酸化物または４価金属酸化物とＳｉＯ２との混合物または４価金属酸化物とＳｉＯＮとの混合物を主成分とする材料から構成されているゲート絶縁膜を形成し、前記ゲート絶縁膜に、前記半導体基板上でｎＭＯＳ構造をなす場合にＢを、前記半導体基板上でｐＭＯＳ構造をなす場合にＰ及びＡｓの少なくとも一方を注入し、前記ゲート絶縁膜上に、４〜５．５ｅＶの仕事関数を有する金属からなるゲート電極を形成する。
本発明によれば、１種類の金属をｎＭＯＳとｐＭＯＳのゲート電極に用いた閾値の低い半導体装置及びその製造方法を提供できる。
ハフニウム又はジルコニウムもしくはハフニウム及びジルコニウムを含むシリケート系ゲート絶縁膜の一部もしくは全部に、ｎＭＯＳ構造をなす場合にＢを、半導体基板上でｐＭＯＳ構造をなす場合にＰ及びＡｓの少なくとも一方を注入することで固定電荷が生じた領域を設けることにより、一種類の金属ゲート電極を持つＣＭＯＳを用いた回路設計を容易にすることが可能になる。さらに、例えばＨｆＳｉＯ系の材料に非金属のＰ，Ａｓ,Ｂを導入した場合には、いずれもＴＤＤＢの劣化は見られなかった。すなわち、特開２００２−２８０４６１号にあるようなＰ，Ａｓ，Ｂの代わりに金属不純物を導入した場合よりも、信頼性を高く維持することも可能になる。
以下、実施の形態を図面を参照して説明する。
図１の（ａ），（ｂ）は、実施の形態に係る半導体装置の基本構造を示すＭＯＳ構造の断面図であり、（ａ）はｎＭＯＳ（ｎチャネルＭＯＳＦＥＴ）、（ｂ）はｐＭＯＳ（ｐチャネルＭＯＳＦＥＴ）の構造を示している。図１の（ａ），（ｂ）はＭＯＳキャパシタ構造を示しているが、ソース・ドレインを設けることによってトランジスタへの適用も可能である。
Ｓｉ等の半導体基板１０１上にはチャネル領域１０３，１０４が形成されており、その上にＨｆ−ケイ酸塩（Ｈｆ−ｓｉｌｉｃａｔｅ，ＨｆＳｉＯ）等のゲート絶縁膜１０５が形成され、その上に金属ゲート電極１１５が形成されている。ゲート絶縁膜１０５の電極側には、ｎＭＯＳでは正の固定電荷を持つ層１０５ｂが、ｐＭＯＳでは負の固定電荷を持つ層１０５ｃが形成されている。
ここで、ゲート絶縁膜１０５は、金属の酸化物、窒化物、及び酸窒化物の少なくとも１種類を含有している。例えばゲート絶縁膜１０５は、４価金属酸化物、または４価金属酸化物とＳｉＯ２との混合物（（ＭＯ２）ｘ（ＳｉＯ２）１−ｘ：０＜ｘ≦１、Ｍは４価の金属）、または４価金属酸化物とＳｉＯＮとの混合物を主成分とする材料を含有する。金属としては、Ｔｉ，Ｚｒ，Ｈｆなどが挙げられる。例えば、Ｈｆ，Ｓｉ，Ｏ，ＮからなるＨｆ−ｓｉｌｉｃａｔｅである。その他、Ｚｒ−ｓｉｌｉｃａｔｅ（ＺｒＳｉＯ），ＺｒＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＨｆＳｉＡｌＯＮ，ＨｆＺｒＳｉＯＮなども挙げられる。なお、３価金属Ａｌを含有することで固定電荷が誘起される場合があるが、本実施の形態は４価金属Ｈｆ，Ｚｒと３価の非金属Ｂ，Ｐ，Ａｓを含有することが特徴であり、他の元素による固定電荷があってもその効果が完全に失われるわけではない。ゲート絶縁膜として例えばＨｆ−ｓｉｌｉｃａｔｅを選択した場合の成膜方法は、蒸着、スパッタ法、ゾルゲル法、レーザアブレーション法、ＣＶＤ法の何れを用いても良い。例えば、ＣＶＤ法では、１Ｔｏｒｒ，６００℃において、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）とＨＴＢ（Ｈｆ（ＯＣ（ＣＨ３）３）４）とＯ２とを同時に供給することで得ることができる。ＴＥＯＳとＨＴＢの供給量を調整することで組成比Ｈｆ／（Ｈｆ＋Ｓｉ）を、供給時間を調整することで膜厚を変えることができる。ゲート絶縁膜の電極側近傍のＨｆ／（Ｈｆ＋Ｓｉ）比は、１％以上あれば固定電荷による閾値シフトの効果が期待できる。その後、１００Ｔｏｒｒ，８００℃，ＮＨ３雰囲気中で５分間熱処理を行うことで、Ｈｆ−ｓｉｌｉｃａｔｅ中にＮを導入することができる。
金属ゲート電極１１５の材料は、Ｆｅ，Ｃｏ，Ｎｉ，Ｔｉ，Ｈｆ，Ｚｒなどの単体のほか、それらの合金でもよい。また、電気的特性が金属的であれば、Ｓｉ，Ｇｅ，Ｎ，Ｂ，Ｐ，Ａｓなどを含んでも良い。例えば、ＨｆＳｉ２やＣｏＳｉ２などのシリサイド、ＴｉＮなどの窒化物でも良い。また、ＬＳＩ製造工程中の熱処理の際、ゲート電極材料、ゲート絶縁膜材料の拡散を考慮に入れると、例えば、ゲート絶縁膜がＨｆ−ｓｉｌｉｃａｔｅである場合、両者のゲート電極に共通する材料として、金属性のＨｆＳｉＮなどを選択することによって、安定化させる方が望ましい。
ゲート絶縁膜１０５中の固定電荷層１０５ｂ，１０５ｃを形成する際には、Ｂ，Ｐ，Ａｓなどが挙げられる。その他、正の固定電荷を成す材料として、Ｂと同じ３Ｂ族のＡｌ，Ｇａ，Ｉｎ，Ｔｌ、負の固定電荷を成す材料として、Ｐ，Ａｓと同じ５Ｂ族のＮ，Ｓｂ，Ｂｉも候補として考えられる。他の材料でも、ゲート絶縁膜中で固定電荷を生じれば、同様の効果を得ることができる。
図１の（ｃ），（ｄ）は、本実施の形態に係る半導体装置の基本となる特性を示す図である。図１（ｃ），（ｄ）は、それぞれｎ型，ｐ型Ｓｉ基板上にゲート絶縁膜として組成比Ｈｆ／（Ｈｆ＋Ｓｉ）＝３０％、膜厚４ｎｍ、７ｎｍ、１０ｎｍのＨｆ−ｓｉｌｉｃａｔｅを成膜し、ゲート電極として多結晶Ｓｉを用いた時のフラットバンド電圧Ｖｆｂを示している。同じ図に、ゲート絶縁膜としてＳｉＯ２を同じ製造過程で作製した場合を載せてある。Ｈｆ−ｓｉｌｉｃａｔｅのＶｆｂは膜厚依存性が小さく、ＳｉＯ２のＶｆｂとの差は、Ｈｆ−ｓｉｌｉｃａｔｅ層中のＳｉゲート電極近傍に固定電荷があることを示している。
図１の（ｃ）に示すＢの場合は、Ｖｆｂが０．６〜０．７Ｖ程度負方向にシフトしており、正の固定電荷が生じている。図１の（ｄ）に示すＰ，Ａｓの場合は、０．２〜０．３Ｖ程度正方向にシフトしており、負の固定電荷が生じている。この組成では、ゲート電極の仕事関数がＳｉ基板のミッドギャップよりも価電子帯準位側に０．２Ｖ程度寄ったレベルの材料を選択すれば、ｎＭＯＳ，ｐＭＯＳの閾値のバランスが良い。本実施の形態では、ゲート電極は、例えば４〜５．５ｅＶの仕事関数を有する金属からなる。
固定電荷は、当然、ゲート絶縁膜の組成やＢ，Ｐ，Ａｓの量に依存するので、例えば、より大きな固定電荷が必要な場合はＨｆ／（Ｈｆ＋Ｓｉ）比を高くするなどして変えることも可能である。
また本実施の形態では、絶縁膜形成前に、下地基板（例えばＳｉ）上にＢ，Ｐ，Ａｓの拡散防止のための薄膜、例えば０．６ｎｍ程度のＳｉＯＮ層を予め形成しても良い。これは、固定電荷を十分に形成する観点からは、ゲート絶縁膜になるべく多く入れた方が良いが、他方、チャネル領域の不純物濃度を変えてしまうと、ｎＭＯＳ，ｐＭＯＳの閾値がばらついたり回路設計を煩雑にしてしまったりすることから、ＬＳＩ製造工程中の熱処理の際に、Ｂ，Ｐ，Ａｓが基板まで拡散しないようにするためでもある。
また本実施の形態は、Ｈｆ（Ｚｒ）を含む絶縁膜の上部から、ｎＭＯＳの場合はＢを、ｐＭＯＳの場合はＰ及びＡｓの少なくとも一方を拡散させる工程と、その絶縁膜の上部に金属（シリサイド、窒化物含む）ゲートを形成する工程とを含む。
（第１の実施の形態）
図２〜図１１は、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図２〜図１１は、１対のｎＭＯＳとｐＭＯＳに関する実施形態を示しているが、実際には同一基板上に隣り合わせで存在する必要はない。勿論、本実施の形態はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）のＭＯＳＦＥＴにも使うことができ、縦型ＭＯＳ（基板に対して垂直方向にチャネルがあり、電子や正孔はそれに沿って基板に対して垂直に走行する。）にも応用することができる。
まず、図２に示すように、Ｓｉ基板２０１上にトレンチ素子分離用のＳｉＯ２膜２０２を形成した後、フォトリソグラフィ法により素子領域のみを選択的に開口したレジストで覆うことで、必要なドーパントを注入したチャネル領域２０３ａ，２０４ａを形成する。
次に、図３に示すように、ゲート絶縁膜としてＨｆ−ｓｉｌｉｃａｔｅ層２０５ａを成膜する。ＣＶＤ法により、１Ｔｏｒｒ，６００℃において、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）とＨＴＢ（Ｈｆ（ＯＣ（ＣＨ３）３）４）とＯ２とを同時に供給することで、Ｈｆ／（Ｈｆ＋Ｓｉ）比＝３０％で４ｎｍ程度堆積させることができる。
次に、このＨｆ−ｓｉｌｉｃａｔｅ層２０５ａの電極側にＢ，Ｐ，Ａｓなどを入れる。その方法は、例えば次のようにすれば良い。Ｈｆ−ｓｉｌｉｃａｔｅ成膜後、Ｓｉ層２０６ａを、ＳｉＨ４，Ｎ２，Ｈ２の混合ガス中６２０℃において、５０ｎｍ堆積する。フォトリソグラフィ法により素子領域のみを選択的に開口したレジスト２０７で覆うことで、最終的に図４に示すように、ゲート絶縁膜部分となる領域の上のＳｉ層２０６ｂ，２０６ｃにｎＭＯＳの場合はＢを、ｐＭＯＳの場合はＰ及びＡｓの少なくとも一方を選択的にイオン注入する。
続いて、図５に示すように、ＲＴＡ（短時間高温アニール）を行うことで、Ｂ，Ｐ，ＡｓをＨｆ−ｓｉｌｉｃａｔｅ中に拡散させる。加速電圧は、注入の際にＨｆ−ｓｉｌｉｃａｔｅ層にダメージを与えない程度であれば良い。例えば、Ｂは２ｋｅＶ，Ｐは５ｋｅＶ，Ａｓは２０ｋｅＶ程度で行う。また、ドーズ量は、続いて行う拡散の際に、Ｈｆ−ｓｉｌｉｃａｔｅ層２０５ａとＳｉ層２０６ｂ，２０６ｃとの界面近傍で、１×１０２０ｃｍ−３程度もしくは１×１０１３ｃｍ−２程度になるように調節する。したがって拡散の条件に依存する。例えば、ドーズ量１×１０１５ｃｍ−２で、１０００℃，３秒間程度の熱処理によって拡散を行う。これによって、Ｈｆ−ｓｉｌｉｃａｔｅ層２０５ａの電極近傍に、ｎＭＯＳの場合は正電荷を持つ層２０５ｂが、ｐＭＯＳの場合は負電荷を持つ層２０５ｃが形成される。なお、Ｓｉ層２０６ｂ，２０６ｃは、ゲート長に合わせる必要は無く、熱拡散の時間をより長くし、Ｂ，Ｐ，Ａｓをより多く注入するのであれば、ゲート長よりも狭くても良い。また、固定電荷層２０５ｂ，２０５ｃのゲート長方向の均一性を重視するのであれば、ゲート長よりも広くしても良い。
次に、図６に示すように、Ｓｉ層２０８ａを、ＳｉＨ４，Ｎ２，Ｈ２の混合ガス中６２０℃において、１００ｎｍ堆積する。次に、図７に示すように、フォトリソグラフィ法によりパターニングしたレジストをマスクとして、Ｓｉ層２０６ａ，２０８ａをＲＩＥでゲート電極形状に加工する。その後、ＨＦを含有する溶液を用いることによりＨｆ−ｓｉｌｉｃａｔｅ層２０５ａを加工する。
次に、図８に示すように、ＳｉＯ２膜を全面堆積した後に全面ＲＩＥエッチバックを行うことにより、ゲート側壁ＳｉＯ２膜２０９を厚さ５ｎｍ形成する。続いて、Ｓｉ層２０８ｂ，２０８ｃ及び側壁ＳｉＯ２層２０９をマスクに、ｎＭＯＳの場合はＰ及びＡｓの少なくとも一方を加速電圧２０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で、ｐＭＯＳの場合はＢを加速電圧２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。
次に、図９に示すように、１０００℃、１秒間のＲＴＡを行うことで、ソース・ドレイン領域２０３ｂ，２０３ｃ，２０４ｂ，２０４ｃを形成する。この時、Ｓｉ層２０８ｂからのＰ，Ａｓの拡散、もしくは固定電荷層２０５ｂからのＳｉ層２０６ｂを介するＢの脱離によって、固定電荷層２０５ｂ領域の固定電荷の効果が無くならないよう、なるべく短時間でのＲＴＡが望ましい。同様に、Ｓｉ層２０８ｃからのＢの拡散、もしくは固定電荷層２０５ｃからのＳｉ層２０６ｃを介するＰ，Ａｓの脱離による、固定電荷層２０５ｃ領域の固定電荷にも注意が必要である。
次に、図１０に示すように、Ｃｏを堆積後、熱処理、残留Ｃｏの剥離によってＣｏＳｉ２層２１０ａ，２１０ｂ，２１１ａ，２１１ｂをソース・ドレイン上に形成する。同時に、Ｓｉ層２０６ｂ，２０６ｃ，２０８ｂ，２０８ｃもシリサイド化することによって金属ゲート電極２０６ｄ，２０６ｅ，２０８ｄ，２０８ｅを形成する。
次に、図１１に示すように、ＴＥＯＳ等を用いた層間絶縁膜ＳｉＯ２層２１２を全面堆積し、ソース・ドレイン領域につながるように、コンタクト孔を作製し、Ａｌ／ＴｉＮ／ＴｉあるいはＣｕ／ＴｉＮ／Ｔｉの配線層２１３ａ，２１３ｂ，２１３ｃ，２１３ｄを形成する。
これ以降は、さらに２層目以上の配線工程を行うことにより、ＬＳＩが完成することになる。
（第２の実施の形態）
図１２〜図１５は、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１２に示すように、Ｓｉ基板３０１上に、素子分離領域３０２、チャネル領域３０３ａ，３０４ａ、及びゲート絶縁膜（Ｈｆ−ｓｉｌｉｃａｔｅ層）３０５ａを形成する。この方法は、第１の実施の形態と同様である。
次に、ゲート絶縁膜３０５ａの電極側にＢ，Ｐ，Ａｓなどを入れる。フォトリソグラフィ法により、最終的にゲート絶縁膜部分となる領域を選択的に開口したレジスト３０７で覆う。次に、ｎＭＯＳの場合はＢを、ｐＭＯＳの場合はＰ及びＡｓの少なくとも一方を選択的に１×１０１３ｃｍ−２イオン注入する。加速電圧は、注入の際にＨｆ−ｓｉｌｉｃａｔｅ層にダメージを与えないよう低加速で行う。例えば、Ｂは２００ｅＶ，Ｐは５００ｅＶ，Ａｓは２ｋｅＶ程度で行う。または、熱蒸着法を用いても良い。次に、修復させるため、Ｏ２含有雰囲気中８００℃で３０秒間アニールする。
次に、図１３に示すように、Ｓｉ層３０６ａを、ＳｉＨ４，Ｎ２，Ｈ２の混合ガス中６２０℃において、１５０ｎｍ堆積する。次に、図１４に示すように、フォトリソグラフィ法によりパターニングしたレジストをマスクとして、Ｓｉ層３０６ａをＲＩＥでゲート電極形状に加工する。その後、ＨＦを含有する溶液を用いることによりＨｆ−ｓｉｌｉｃａｔｅ層３０５ａを加工する。
次に、図１５に示すように、ＳｉＯ２膜を全面堆積した後に全面ＲＩＥエッチバックを行うことにより、ゲート側壁ＳｉＯ２膜３０９を厚さ５ｎｍ形成する。続いて、Ｓｉ層３０６ｂ，３０６ｃ及び側壁ＳｉＯ２層３０９をマスクに、ｎＭＯＳの場合はＡｓを加速電圧２０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で、ｐＭＯＳの場合はＢを加速電圧２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。
以降、１０００℃、１秒間のＲＴＡによるソース・ドレイン領域の形成、ＣｏＳｉ２層の形成、配線加工などは第１の実施の形態と同様である。
（第３の実施の形態）
図１６〜図２３は、第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１６に示すように、Ｓｉ基板４０１上に、素子分離領域４０２、チャネル領域４０３ａ，４０４ａ、及びゲート絶縁膜（Ｈｆ−ｓｉｌｉｃａｔｅ層）４０５ａを形成する。この方法は、第１の実施の形態と同様である。次に、Ｓｉ層４０６ａを、ＳｉＨ４，Ｎ２，Ｈ２の混合ガス中６２０℃において、１５０ｎｍ堆積する。
次に、図１７に示すように、フォトリソグラフィ法によりパターニングしたレジストをマスクとして、Ｓｉ層４０６ａをＲＩＥでゲート電極形状に加工する。その後、ＨＦを含有する溶液を用いることによりＨｆ−ｓｉｌｉｃａｔｅ層４０５ａを加工する。
ＳｉＯ２膜を全面堆積した後に全面ＲＩＥエッチバックを行うことにより、ゲート側壁ＳｉＯ２膜４０９を厚さ５ｎｍ形成する。続いて、Ｓｉ層４０６ａ及び側壁ＳｉＯ２層４０９をマスクに、ｎＭＯＳの場合はＡｓを加速電圧２０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で、ｐＭＯＳの場合はＢを加速電圧２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。
次に、図１８に示すように、ＴＥＯＳ等を用いた層間絶縁膜ＳｉＯ２層４１２を全面堆積する。次に、図１９に示すように、ＣＭＰによって、ＳｉＯ２層４１２と共に、Ｓｉ層４１４ｂ，４１４ｃを取り除く。次に、図２０に示すように、フォトリソグラフィ法により素子領域のみを選択的に開口したレジストで覆うことで、最終的にゲート絶縁膜部分となる領域の上のＳｉにｎＭＯＳの場合はＢを、ｐＭＯＳの場合はＰ及びＡｓの少なくとも一方を選択的にイオン注入する。
次に、図２１に示すように、ＲＴＡを行うことで、Ｂ，Ｐ，ＡｓをＨｆ−ｓｉｌｉｃａｔｅ層中に拡散させる。加速電圧は、注入の際にＨｆ−ｓｉｌｉｃａｔｅ層にダメージを与えない程度であれば良い。例えば、Ｂは２ｋｅＶ，Ｐは５ｋｅＶ，Ａｓは２０ｋｅＶ程度で行う。また、ドーズ量は、続いて行う拡散の際に、Ｈｆ−ｓｉｌｉｃａｔｅ層４０５ａとＳｉ層４０６ｂ，４０６ｃとの界面近傍で、１×１０２０ｃｍ−３程度もしくは１×１０１３ｃｍ−２程度になるように調節する。したがって拡散の条件に依存する。例えば、ドーズ量１×１０１５ｃｍ−２で、１０００℃，３秒間程度の熱処理によって拡散を行う。これによって、Ｈｆ−ｓｉｌｉｃａｔｅ層４０５ａの電極近傍に、ｎＭＯＳの場合は正電荷を持つ層４０５ｂが、ｐＭＯＳの場合は負電荷を持つ層４０５ｃが形成される。
次に、図２２に示すように、Ｓｉ層４０６ｂ，４０６ｃをＣＤＥで取り除く。次に、図２３に示すように、スパッタ法でＴｉＮを全面堆積後、フォトリソグラフィ法によりゲート電極形状に加工したレジストで覆い、Ｈ２Ｏ２含有溶液でエッチングする。これにより金属ゲート電極４１５を作製する。
以降、配線加工などの工程は第１の実施の形態と同様である。
（第４の実施の形態）
図２４〜図３０は、第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、たとえば以下のようにして、ダマシン法を用いて、ｎ，ｐＭＯＳのゲート絶縁膜に固定電荷層を設ける。Ｓｉ基板５０１上に、素子分離領域５０２、チャネル領域５０３ａ，５０４ａを形成する。この方法は、第１の実施の形態と同様である。次に、８００℃，Ｏ２含有雰囲気中で５ｎｍのＳｉＯ２層５１６を形成する。このＳｉＯ２層５１６は、ＴＥＯＳを用いたＣＶＤ法で形成しても良いし、また、上述したＨｆ−ｓｉｌｉｃａｔｅなどでも代用できる。次に、Ｓｉ層５０６ａを、ＳｉＨ４，Ｎ２，Ｈ２の混合ガス中６２０℃において、１５０ｎｍ堆積する。
次に、図２５に示すように、フォトリソグラフィ法によりパターニングしたレジストをマスクとして、Ｓｉ層５０６ａをＲＩＥでゲート電極形状に加工する。その後、ＨＦを含有する溶液を用いることによりＳｉＯ２層５１６を加工する。
ＳｉＯ２膜を全面堆積した後に全面ＲＩＥエッチバックを行うことにより、ゲート側壁ＳｉＯ２膜５０９を厚さ５ｎｍ形成する。続いて、Ｓｉ層５０６ａ及び側壁ＳｉＯ２層５０９をマスクに、ｎＭＯＳの場合はＡｓを加速電圧２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で、ｐＭＯＳの場合はＢを加速電圧２ｋｅＶ、ドーズ量１×１０１３ｃｍ−２でイオン注入する。１０００℃，３秒間のＲＴＡによってソース・ドレイン領域を形成する。
次に、図２６に示すように、ＴＥＯＳ等を用いた層間絶縁膜ＳｉＯ２層５１２を全面堆積する。次に、ＣＭＰによって、Ｓｉ層５０８ｂ，５０８ｃの表面を露出させる。次に、図２７に示すように、ＲＩＥにより、Ｓｉ層５０８ｂ，５０８ｃを取り除いた後、ＨＦを含有する溶液を用いることによりＳｉＯ２層５１６を取り除く。
次に、図２８に示すように、ゲート絶縁膜（Ｈｆ−ｓｉｌｉｃａｔｅ層）５０５ａを、上述した方法で成膜する。次に、図２９に示すように、フォトリソグラフィ法により、ゲート電極領域を選択的に開口したレジスト５０７で覆うことで、最終的にゲート絶縁膜部分となる領域の上のＳｉにｎＭＯＳの場合はＢを、ｐＭＯＳの場合はＰ及びＡｓの少なくとも一方を選択的にイオン注入する。開口するレジストの領域は、ゲート電極領域に限定する必要はなく、層間絶縁膜ＳｉＯ２層５１２がある領域を利用し、電極領域よりも広めにすることで、合わせずれを防止することができる。
次に、図３０に示すように、スパッタ法でＴｉＮを全面堆積後、フォトリソグラフィ法によりゲート電極形状に加工したレジストで覆い、Ｈ２Ｏ２含有溶液でエッチングする。これにより金属ゲート電極５１５を作製する。
以降、配線加工などの工程は第１の実施の形態と同様である。
（第５の実施の形態）
図３３〜図４２は、第５の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図３３に示すように、Ｓｉ基板９０１上に、素子分離領域９０２、チャネル領域９０３ａ，９０４ａ、及びゲート絶縁膜９０５ａを形成する。この方法は、第１の実施形態と同様である。
次に、Ｓｉ層９０６ａを、ＳｉＨ４，Ｎ２，Ｈ２の混合ガス中６２０℃において、１５０ｎｍ堆積する。次に、フォトリソグラフィ法により素子領域のみを選択的に開口したレジストで覆うことで、最終的にゲート絶縁膜部分となる領域の上のＳｉにｎＭＯＳの場合はＢを、ｐＭＯＳの場合はＰ及びＡｓの少なくとも一方を選択的にイオン注入する。この時の加速電圧は、チャネル領域に達するドーパント量がチャネル領域の濃度よりも低いという条件の上で、ドーパントがゲート絶縁膜（Ｈｆ−ｓｉｌｉｃａｔｅ層）９０５ａに近くなるように、なるべく高くした方が良い。Ａｓの場合、例えば、加速電圧５０ｋｅＶでドーズ量１×１０１５ｃｍ−２を、Ｂの場合、例えば、加速電圧８ｋｅＶでドーズ量１×１０１５ｃｍ−２を注入する。
次に、図３４，図３５に示すように、フォトリソグラフィ法によりパターニングしたレジストをマスクとして、Ｓｉ層９０６ａをＲＩＥでゲート電極形状に加工する。その後、ＨＦを含有する溶液を用いることによりゲート絶縁膜９０５ａを加工する。次に、図３６に示すように、ＳｉＯ２膜を全面堆積した後に全面ＲＩＥエッチバックを行うことにより、ゲート側壁ＳｉＯ２膜９０９を厚さ５ｎｍ形成する。
続いて、図３７に示すように、Ｓｉ層９０６ｂ及び側壁ＳｉＯ２層９０９をマスクに、ｎＭＯＳの場合はＡｓを加速電圧１ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で、ｐＭＯＳの場合はＢを加速電圧０．２ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。この時に注入される領域９０８ｂ，９０８ｃは、前記イオン注入時に形成された領域９０６ｂ，９０６ｃの上部に、なるべく薄く形成された方が望ましい。
次に、図３８に示すように、１０００℃，１秒間のＲＴＡを行うことで、ゲート絶縁膜９０５ａにドーパントを拡散させて、Ｂ，Ａｓを含む領域９０５ｂ，９０５ｃを形成する。同時に、ソース・ドレイン領域９０３ｂ，９０３ｃ，９０４ｂ，９０４ｃを活性化させる。この時のＲＴＡの時間は、領域９０８ｂ，９０８ｃのドーパントがそれぞれ領域９０５ｂ，９０５ｃに達しないように、なるべく短い方が望ましい。
以降、図３９に示すＣｏＳｉ２層の形成、図４０に示す配線加工などは、第１の実施の形態と同様である。
また、図４１に示すように、Ｓｉ層９０６ａ中に、活性化ＲＴＡの際にドーパントの拡散を抑制する層９０６ｆを設けても良い。ここで、図３９に示す、Ｓｉ層９０６ａを金属ゲート電極９０６ｄ，９０６ｅ，９０８ｄ，９０８ｅにする工程をなるべく妨げないことが望ましい。例えば、Ｓｉ層９０６ａを上述した方法で８０ｎｍ成膜後、８００℃程度以下の酸素含有雰囲気中で熱処理することによって、９０６ｆとして、膜厚０．３ｎｍから１ｎｍ程度のＳｉ層が酸化された領域を作製し、続いてＳｉ層９０６ａを上述した方法で７０ｎｍ成膜する。図４２に示すように、層９０６ｆによって、領域９０８ｂ，９０８ｃのドーパントが拡散してそれぞれ領域９０５ｂ，９０５ｃに達するのを阻害するので、図３８に示したソース・ドレインの活性化を、１０００℃，１秒間よりも高温、長時間で行うことができる。
（第１〜第５の実施の形態の変形例）
上記第１〜第５の実施の形態は、単独で用いても、適宜組み合わせても、さらに以下の方法も組み合わせても良い。
図３１の（ａ），（ｂ）は、本実施の形態の変形例に係る半導体装置の基本構造を示すＭＯＳ構造の断面図であり、（ａ）はｎＭＯＳ、（ｂ）はｐＭＯＳを示している。
図３１の（ａ）に示すように、ｎＭＯＳにおいて、Ｂを含有することによって固定電荷を持つゲート絶縁膜層６０５ｂと金属ゲート電極６１５との間に、０．３ｎｍ〜３ｎｍ程度のＢを含有するＳｉ層６１７ｂを設けても良い。金属層である６１５の方がＳｉ層６１７ｂよりも電荷密度が高いため、Ｓｉ層６１７ｂを３ｎｍ程度以下にすることで、ゲート電極として金属層の６１５が支配的となる。ＬＳＩ製造工程中の熱処理でゲート絶縁膜層６０５ｂからＢが金属ゲート電極６１５へ拡散して固定電荷が減り、閾値が変わることを、Ｓｉ層６１７ｂによって防止することができる。
また、金属ゲート電極６１５としてＣｏＳｉ２やＮｉＳｉ２を使用する場合、ＣｏやＮｉがゲート絶縁膜層６０５ｂに拡散し、ゲート絶縁膜層６０５ａの信頼性が劣化することを、Ｓｉ層６１７ｂによって防止することができる。
同様に、図３１の（ｂ）に示すように、ｐＭＯＳにおいて、Ｓｉ層６１７ｂの代わりに、Ｐ，Ａｓのうち固定電荷を持つゲート絶縁膜層６０５ｃに含まれる方を含有するＳｉ層６１７ｃを設けても良い。
また、図２〜図１１に示した固定電荷を持つゲート絶縁膜層２０５ｂ，２０５ｃを形成するに際し、Ｂ，Ｐ，Ａｓなどを含むＳｉ層２０６ｂ，２０６ｃを形成するのに、イオン注入による方法の他、ＥＢ法、熱蒸着法などによって導入することもできる。また、Ｓｉ層を形成する際に、ＳｉＨ４と同時にＢＨ３，ＰＨ３，ＡｓＨ３を供給することで形成しても良い。
図３２の（ａ），（ｂ）は、本実施の形態の変形例に係る半導体装置の基本構造を示すｎＭＯＳ構造の断面図である。
図３２の（ａ）に示すｎＭＯＳにおいて、図３２の（ｂ）に示すように固定電荷を持つゲート絶縁膜層７１５ｂを形成する方法として、ゲート絶縁膜７０５ａ、金属ゲート電極７１５を成膜後、金属ゲート電極７１５中のゲート絶縁膜７０５ａの近傍７０５ｂを中心にＢをイオン注入し、熱処理を行うことで形成しても良い。ｐＭＯＳの場合はＢの代わりにＰまたはＡｓをイオン注入すれば良い。
以上のように本実施の形態によれば、Ｈｆ（Ｚｒ）を含むゲート絶縁膜は、そのゲート電極近傍に、ｎＭＯＳの場合はＢを、ｐＭＯＳの場合はＰ及びＡｓの少なくとも一方を含み、ゲート電極はミッドギャップ近傍の仕事関数を有する金属を含むことで、ｎＭＯＳ側のゲート電極とｐＭＯＳ側のゲート電極との間で大きな仕事関数の差を得ることが可能になる。この時、Ｂによって正の固定電荷が、Ｐ，Ａｓによって負の固定電荷がゲート絶縁膜に生じることを利用して、ｎＭＯＳ，ｐＭＯＳの閾値電圧を変える。これによって、ｎＭＯＳとｐＭＯＳで共通の１種類の金属をゲート電極に用いてＣＭＯＳを作製することができる。さらに、特開２００２−２８０４６１号にあるようなＰ，Ａｓ，Ｂの代わりに金属不純物を導入した場合よりも、信頼性を高く維持することも可能になる。
また、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
実施の形態に係る半導体装置の基本構造を示すＭＯＳ構造の断面図と、半導体装置の基本となる特性を示す図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第１の実施の形態に係る半導体装置の製造工程を示す断面図。 第２の実施の形態に係る半導体装置の製造工程を示す断面図。 第２の実施の形態に係る半導体装置の製造工程を示す断面図。 第２の実施の形態に係る半導体装置の製造工程を示す断面図。 第２の実施の形態に係る半導体装置の製造工程を示す断面図。 第３の実施の形態に係る半導体装置の製造工程を示す断面図。 第３の実施の形態に係る半導体装置の製造工程を示す断面図。 第３の実施の形態に係る半導体装置の製造工程を示す断面図。 第３の実施の形態に係る半導体装置の製造工程を示す断面図。 第３の実施の形態に係る半導体装置の製造工程を示す断面図。 第３の実施の形態に係る半導体装置の製造工程を示す断面図。 第３の実施の形態に係る半導体装置の製造工程を示す断面図。 第３の実施の形態に係る半導体装置の製造工程を示す断面図。 第４の実施の形態に係る半導体装置の製造工程を示す断面図。 第４の実施の形態に係る半導体装置の製造工程を示す断面図。 第４の実施の形態に係る半導体装置の製造工程を示す断面図。 第４の実施の形態に係る半導体装置の製造工程を示す断面図。 第４の実施の形態に係る半導体装置の製造工程を示す断面図。 第４の実施の形態に係る半導体装置の製造工程を示す断面図。 第４の実施の形態に係る半導体装置の製造工程を示す断面図。 実施の形態の変形例に係る半導体装置の基本構造を示すＭＯＳ構造の断面図。 実施の形態の変形例に係る半導体装置の基本構造を示すｎＭＯＳ構造の断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。 第５の実施の形態に係る半導体装置の製造工程を示す断面図。
符号の説明
１０１…半導体基板 １０３，１０４…チャネル領域 １０５…ゲート絶縁膜 １０５ｂ，１０５ｃ…固定電荷層 １１５…金属ゲート電極 ２０１…Ｓｉ基板 ２０２…ＳｉＯ２膜 ２０３ａ，２０４ａ…チャネル領域 ２０３ｂ，２０３ｃ，２０４ｂ，２０４ｃ…ソース・ドレイン領域 ２０５ａ…Ｈｆ−ｓｉｌｉｃａｔｅ層 ２０５ｂ，２０５ｃ…固定電荷層 ２０６ａ，２０６ｂ，２０６ｃ…Ｓｉ層 ２０６ｄ，２０６ｅ…金属ゲート電極 ２０７…レジスト ２０８ａ…Ｓｉ層 ２０８ｂ，２０８ｃ…Ｓｉ層 ２０８ｄ，２０８ｅ…金属ゲート電極 ２０９…ゲート側壁ＳｉＯ２膜 ２１０ａ，２１０ｂ，２１１ａ，２１１ｂ…ＣｏＳｉ２層 ２１２…層間絶縁膜ＳｉＯ２層 ２１３ａ，２１３ｂ，２１３ｃ，２１３ｄ…配線層 ３０１…Ｓｉ基板 ３０２…素子分離領域 ３０３ａ，３０４ａ…チャネル領域 ３０５ａ…ゲート絶縁膜 ３０５ｂ，３０５ｃ…固定電荷層 ３０６ａ，３０６ｂ，３０６ｃ…Ｓｉ層 ３０７…レジスト ３０９…ゲート側壁ＳｉＯ２膜 ４０１…Ｓｉ基板 ４０２…素子分離領域 ４０３ａ，４０４ａ…チャネル領域 ４０５ａ…ゲート絶縁膜 ４０５ｂ，４０５ｃ…固定電荷層 ４０６ａ，４０６ｂ，４０６ｃ…Ｓｉ層 ４０９…ゲート側壁ＳｉＯ２膜 ４１２…層間絶縁膜ＳｉＯ２層 ４１４ｂ，４１４ｃ…Ｓｉ層 ４１５… 金属ゲート電極 ５０１…Ｓｉ基板 ５０２…素子分離領域 ５０３ａ，５０４ａ…チャネル領域 ５０５ａ…ゲート絶縁膜 ５０５ｂ…固定電荷層 ５０６ａ…Ｓｉ層 ５０７…レジスト ５０８ｂ，５０８ｃ…Ｓｉ層 ５０９…ゲート側壁ＳｉＯ２膜 ５１２…層間絶縁膜ＳｉＯ２層 ５１５…金属ゲート電極 ５１６…ＳｉＯ２層 ６０１…半導体基板 ６０３，６０４…チャネル領域 ６０５ａ，６０５ｂ，６０５ｃ…ゲート絶縁膜層 ６１５…金属ゲート電極 ６１７ｂ，６１７ｃ…Ｓｉ層 ７０１…半導体基板 ７０３…チャネル領域 ７０５ａ，７０５ｂ…ゲート絶縁膜 ７１５…金属ゲート電極 ７１５ｂ…ゲート絶縁膜層 ９０１…Ｓｉ基板 ９０２…素子分離領域 ９０３ａ，９０４ａ…チャネル領域 ９０５ａ，９０５ｂ，９０５ｃ…ゲート絶縁膜 ９０６ａ，９０６ｂ，９０６ｃ…Ｓｉ層 ９０３ｂ，９０３ｃ，９０４ｂ，９０４ｃ…ソース・ドレイン領域 ９０６ｄ，９０６ｅ，９０８ｄ，９０８ｅ…金属ゲート電極 ９０６ｆ…ＳｉＯ２層 ９０７…レジスト ９０８ｂ，９０８ｃ…Ｓｉ層 ９０９…ゲート側壁ＳｉＯ２膜 ９１０ａ，９１０ｂ，９１１ａ，９１１ｂ…ＣｏＳｉ２層 ９１２…層間絶縁膜ＳｉＯ２層 ９１３ａ，９１３ｂ，９１３ｃ，９１３ｄ…配線層

Claims (4)

  1. 半導体基板と、
    ４価金属酸化物または４価金属酸化物とＳｉＯ２との混合物または４価金属酸化物とＳｉＯＮとの混合物を主成分とする材料から構成されているゲート絶縁膜と、
    ４〜５．５ｅＶの仕事関数を有する金属からなるゲート電極と、を備え、
    前記ゲート絶縁膜は、前記半導体基板上でｎＭＯＳ構造をなす場合にＢを、前記半導体基板上でｐＭＯＳ構造をなす場合にＰ及びＡｓの少なくとも一方を含むことを特徴とする半導体装置。
  2. 前記ゲート絶縁膜がＨｆ及びＺｒの少なくとも一方を含むことを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板にチャネル領域を形成し、
    前記チャネル領域上に、４価金属酸化物または４価金属酸化物とＳｉＯ２との混合物または４価金属酸化物とＳｉＯＮとの混合物を主成分とする材料から構成されているゲート絶縁膜を形成し、
    前記ゲート絶縁膜に、前記半導体基板上でｎＭＯＳ構造をなす場合にＢを、前記半導体基板上でｐＭＯＳ構造をなす場合にＰ及びＡｓの少なくとも一方を注入し、
    前記ゲート絶縁膜上に、４〜５．５ｅＶの仕事関数を有する金属からなるゲート電極を形成することを特徴とする半導体装置の製造方法。
  4. 前記Ｐ，Ａｓ，Ｂはゲート電極から拡散によってゲート絶縁膜中に導入する工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019351A (ja) * 2004-06-30 2006-01-19 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2006024594A (ja) * 2004-07-06 2006-01-26 Nec Corp 半導体装置およびその製造方法
JP2006339208A (ja) * 2005-05-31 2006-12-14 Sanyo Electric Co Ltd 半導体装置
JP2007095887A (ja) * 2005-09-28 2007-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2009164207A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体装置及びその製造方法
JP2016066805A (ja) * 2012-01-06 2016-04-28 日立化成株式会社 パッシベーション膜形成用組成物、パッシベーション膜付半導体基板及びその製造方法、並びに太陽電池素子及びその製造方法
JP2017076802A (ja) * 2012-01-06 2017-04-20 日立化成株式会社 パッシベーション膜付半導体基板及びその製造方法、並びに太陽電池素子及びその製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7105889B2 (en) * 2004-06-04 2006-09-12 International Business Machines Corporation Selective implementation of barrier layers to achieve threshold voltage control in CMOS device fabrication with high k dielectrics
US8399934B2 (en) * 2004-12-20 2013-03-19 Infineon Technologies Ag Transistor device
TWI367560B (en) * 2004-07-05 2012-07-01 Samsung Electronics Co Ltd Integrated circuit devices including a dual gate stack structure and methods of forming the same
KR100629267B1 (ko) * 2004-08-09 2006-09-29 삼성전자주식회사 듀얼-게이트 구조를 갖는 집적회로 소자 및 그 제조 방법
US20060151846A1 (en) * 2005-01-13 2006-07-13 International Business Machines Corporation Method of forming HfSiN metal for n-FET applications
KR20080003387A (ko) * 2005-04-07 2008-01-07 에비자 테크놀로지, 인크. 다중층, 다중성분 높은-ｋ 막들 및 이들의 증착 방법
US7504700B2 (en) * 2005-04-21 2009-03-17 International Business Machines Corporation Method of forming an ultra-thin [[HfSiO]] metal silicate film for high performance CMOS applications and semiconductor structure formed in said method
US7495290B2 (en) * 2005-12-14 2009-02-24 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7709402B2 (en) * 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
EP1944801A1 (en) * 2007-01-10 2008-07-16 Interuniversitair Microelektronica Centrum Methods for manufacturing a CMOS device with dual work function
US8283258B2 (en) 2007-08-16 2012-10-09 Micron Technology, Inc. Selective wet etching of hafnium aluminum oxide films
JP5196954B2 (ja) * 2007-10-31 2013-05-15 株式会社東芝 半導体装置の製造方法
US8592922B2 (en) 2008-06-09 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device and a method of manufacturing the same
US7791149B2 (en) * 2008-07-10 2010-09-07 Qimonda Ag Integrated circuit including a dielectric layer
JP2012059888A (ja) * 2010-09-08 2012-03-22 Renesas Electronics Corp 半導体装置およびその製造方法
CN103077969B (zh) * 2011-10-26 2016-03-30 中国科学院微电子研究所 一种mos器件及其制造方法
CN102491459B (zh) * 2011-12-02 2013-06-19 北京化工大学 一种非金属掺杂钛基薄膜电极、制备方法及其应用
CN106206721B (zh) * 2015-05-05 2021-09-07 中芯国际集成电路制造(上海)有限公司 Nmos晶体管及其制作方法
US10062619B2 (en) * 2016-08-09 2018-08-28 Globalfoundries Inc. Air gap spacer implant for NZG reliability fix
KR20200093100A (ko) 2019-01-25 2020-08-05 삼성디스플레이 주식회사 표시 장치용 도전선, 이를 포함하는 표시 장치, 및 이를 포함하는 표시 장치의 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US142518A (en) * 1873-09-02 Improvement in wash-boilers
US127640A (en) * 1872-06-04 Improvement in potato-diggers
US23120A (en) * 1859-03-01 Washing-machine
US90830A (en) * 1869-06-01 Improvement in combined vapor-burner and lamp-post
US59198A (en) * 1866-10-30 John eldbe
JP3521097B2 (ja) * 1995-07-03 2004-04-19 シャープ株式会社 表面チャネル型ｃｍｏｓトランジスタの製造方法
JPH11204788A (ja) * 1998-01-19 1999-07-30 Toshiba Corp 半導体装置およびその製造方法
JP2000332235A (ja) 1999-05-17 2000-11-30 Hitachi Ltd 半導体装置およびその製造方法
US6297539B1 (en) * 1999-07-19 2001-10-02 Sharp Laboratories Of America, Inc. Doped zirconia, or zirconia-like, dielectric film transistor structure and deposition method for same
JP2001257344A (ja) 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP4895430B2 (ja) 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP4102072B2 (ja) * 2002-01-08 2008-06-18 株式会社東芝 半導体装置
US6825133B2 (en) * 2003-01-22 2004-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Use of fluorine implantation to form a charge balanced nitrided gate dielectric layer
US6936508B2 (en) * 2003-09-12 2005-08-30 Texas Instruments Incorporated Metal gate MOS transistors and methods for making the same
JP2005093815A (ja) 2003-09-18 2005-04-07 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019351A (ja) * 2004-06-30 2006-01-19 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2006024594A (ja) * 2004-07-06 2006-01-26 Nec Corp 半導体装置およびその製造方法
JP2006339208A (ja) * 2005-05-31 2006-12-14 Sanyo Electric Co Ltd 半導体装置
US7915695B2 (en) 2005-05-31 2011-03-29 Sanyo Electric Co., Ltd. Semiconductor device comprising gate electrode
JP2007095887A (ja) * 2005-09-28 2007-04-12 Toshiba Corp 半導体装置及びその製造方法
US8076193B2 (en) 2005-09-28 2011-12-13 Kabushiki Kaisha Toshiba CMOS device fabrication method with PMOS interface insulating film formed concurrently with sidewall insulating film
JP2009164207A (ja) * 2007-12-28 2009-07-23 Toshiba Corp 半導体装置及びその製造方法
JP2016066805A (ja) * 2012-01-06 2016-04-28 日立化成株式会社 パッシベーション膜形成用組成物、パッシベーション膜付半導体基板及びその製造方法、並びに太陽電池素子及びその製造方法
JP2017076802A (ja) * 2012-01-06 2017-04-20 日立化成株式会社 パッシベーション膜付半導体基板及びその製造方法、並びに太陽電池素子及びその製造方法

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