CN111627992B - 栅极结构与其制作方法 - Google Patents

Abstract

本发明公开了一种栅极结构，包含一有源区、一第一栅极介电层位于所述有源区上、遮蔽层位于所述第一栅极介电层上且分别位于所述栅极结构两侧的边缘部位、一第二栅极介电层共形地位于所述第一栅极介电层与所述遮蔽层上、一栅极导电层位于所述第二栅极介电层上，其中所述第二栅极介电层围绕所述栅极导电层、以及一氮化硅盖层位于所述栅极导电层上。本发明所提出具有特殊设计的栅极介电层，可以抑制GIDL问题，同时又不会引起其他不良的影响。

Description

栅极结构与其制作方法

技术领域

本发明公开的实施方式涉及一种栅极结构，更具体来说，其涉及一种具有特殊的栅极介电层来抑制栅极诱生漏极漏电流(GIDL)效应的栅极结构与其制作方法。

背景技术

栅极诱生漏极漏电流(Gate-1nduced Drain Leakage,简称GIDL)效应是MOSFET主要的断态漏电流。该效应起源于当MOSFET栅极关态(NM0S栅极接负电压，PMOS栅极接正电压)而漏区接电压(NM0S漏区接正电压，PMOS漏区接负电压)时，由于漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，导致表面形成反型层，而耗尽层非常窄，以致导带电子和价带孔穴发生能带-能带隧穿效应(Band-to-Band Tunneling),从而形成漏极漏电流。它是关态漏电流的主要来源，决定了栅氧化层薄氧化层的厚度下限。当MOS具备薄栅时，GIDL会造成空穴通过隧穿效应而对栅氧化层造成损伤或被薄栅所俘获，这些情况都会造成MOSFET性能退化可靠性降低。除了关态漏电流，栅极诱生漏极漏电流还可能造成其他不良后果，例如，会造成孔穴通过隧穿效应对栅氧化层造成损伤或者被栅氧化层俘获，从而导致MOSFET性能退化，及可靠性降低。

传统抑制GIDL的方法，主要是通过增加栅极介电层的厚度或者使漏端杂质扩散远离栅极，显然，在追求高集成度的半导体行业，这类方案并不利于器件进一步缩小，也会引起其他寄生效应(如热载流子效应，hot carrier effect)等不良影响。

发明内容

有鉴于上述半导体器件会遭遇的栅极诱生漏极漏电流(GIDL)问题，本发明于此提出了一种新颖的栅极结构与其制作方法，其特征在于具有特殊的栅极介电层设计，可以抑制GIDL问题，同时又不会引起其他不良的影响。

本发明的面向之一在于提出一种栅极结构，包含一有源区、一第一栅极介电层，位于所述有源区上、遮蔽层，位于所述第一栅极介电层上且分别位于所述栅极结构两侧的边缘部位、一第二栅极介电层，共形地位于所述第一栅极介电层与所述遮蔽层上、一栅极导电层，位于所述第二栅极介电层上，其中所述第二栅极介电层围绕所述栅极导电层、以及一氮化硅盖层，位于所述栅极导电层上。

本发明的另一面向在于提出一种栅极结构的制作方法，其特征在于，包含提供一基底，其上界定有有源区、在所述基底上依序形成一第一栅极介电层以及一层间介电层、在所述有源区上方的所述层间介电层中形成栅极图案并暴露出所述第一栅极介电层、在所述栅极图案中形成一遮蔽层，其中所述遮蔽层位于所述第一栅极介电层上且分别位于所述栅极图案两侧接触所述层间介电层的边缘部位、以及在所述栅极图案中的所述遮蔽层以及暴露出的所述第一栅极介电层上依序形成一共形的第二栅极介电层、一栅极导电层以及一氮化硅盖层。

本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。

附图说明

本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本发明实施例有进一步的了解。该些图示描绘出了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：

图1至图9绘示出了根据本案较佳实施例中一栅极结构的工艺流程的截面图；

图10绘示出了根据本案另一实施例中一栅极结构的截面图；

图11绘示出了根据本案又一实施例中一栅极结构的截面图；

图12绘示出了根据本案又一实施例中一栅极结构的截面图；以及

图13绘示出了根据本案又一实施例中一栅极结构的截面图。

其中，附图标记说明如下：

100    半导体基板

101    器件隔离层

101a   氧化硅衬层

101b   氮化硅衬层

101c   氧化硅填充层

103    第一栅极介电层

105    停止层

107    层间介电层

109    硬掩膜层

111    先进曝光图样薄膜

113    栅极图案

115    遮蔽材料层

115a   遮蔽层

117    氮化硅层

119    第二栅极介电层

119a   第二栅极介电层

121    阻障层

121a   阻障层

123    金属层

123a   金属层

125    氮化硅盖层

127    栅极结构

129    间隔壁

ACT    有源区

具体实施方式

现在下文将详细说明本发明的示例性实施例，其会参照附图标出所描述之特征以便阅者理解并实现技术效果。阅者将可理解文中之描述仅透过例示之方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。

阅者应能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含义应当以广义的方式被解读，以使得「在…上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在…之上」或「在…上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。

此外，诸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。

如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。

如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互联机和/或通孔)和一个或多个介电层。

在本说明书图示中，图1至图9绘示出了根据本案较佳实施例中一栅极结构的工艺流程的截面图。

请参照图1。首先，提供一半导体基板100，并在半导体基板100中形成限定有源区ACT的器件隔离层101。半导体基板100可以包括硅基板、锗基板和/或硅锗基板。器件隔离层101可以藉由对半导体基板100进行一光刻工艺形成个别分离的有源区ACT，并在有源区ACT之间的凹槽中填入隔离材料的方式来形成。在示例中，器件隔离层101为浅槽隔离结构(STI)，其可由氧化硅衬层101a、氮化硅衬层101b以及氧化硅填充层101c等部件构成。氧化硅衬层101a与氮化硅衬层101b可以避免形成器件隔离层101的工艺中刻蚀与射频偏压对浅沟造成伤害。在示例中，有源区ACT可为半导体存储器件位于存储单元区周围的外围区，但不限于此。

复参照图1。半导体基板100的表面上依序形成有第一栅极介电层103、停止层105、层间介电层107、硬掩膜层109以及先进曝光图样薄膜(APF)111等层结构。其中第一栅极介电层103可为氧化硅层，其可以原位蒸汽生成(ISSG)工艺形成，第一栅极介电层103在有源区ACT上的部位厚度与其在器件隔离层101上的部位厚度可能不同。停止层105可为氮化硅层，其以原子层沉积工艺形成。层间介电层107可为一旋涂式介电层(SOD)，硬掩膜层109可为氮化硅层，而先进曝光图样薄膜111可为无定形碳掩膜。

接下来请参照图2。进行一光刻工艺在层间介电层107中形成栅极图案113。此光刻工艺的步骤可包含：在先进曝光图样薄膜111上形成光刻掩膜，所述光刻掩膜可为一复合掩膜，其可能包含有机电介质层(ODL)、抗反射层(ARC)以及光阻层(PR)等层结构，其中的光阻层中界定有栅极图案，接着以光刻掩膜为刻蚀掩膜以及停止层105为刻蚀停止层进行刻蚀工艺移除部分的硬掩膜层109、层间介电层107，以在层间介电层107中形成栅极图案113。之后可以再进行一刻蚀工艺移除栅极图案113中的停止层105，以暴露出第一栅极介电层103。

接下来请参照图3。在层间介电层107中形成栅极图案113后，接着在第一栅极介电层103上形成遮蔽材料层115。形成遮蔽材料层115的步骤可包含进行一等离子体增强化学气相沉积工艺(PECVD)在基底表面形成遮蔽材料层115，其材质可为未掺杂的非晶硅，其中遮蔽材料层115会覆盖层间介电层107并填满栅极图案113中的空间。另可包含一化学机械研磨(CMP)工艺来将所形成的遮蔽材料层115平坦化。接着再进行回蚀刻工艺移除位于栅极图案113外的遮蔽材料层115并移除栅极图案113中的遮蔽材料层115，使其顶面达到低于层间介电层107顶面的一定高度，如此即能形成如图中所示的遮蔽材料层115结构。接着在基板的表面形成一层氮化硅层117。氮化硅层117可以原子层沉积工艺形成，其以共形方式形成覆盖在层间介电层107的表面与侧壁以及遮蔽材料层115上。在其他实施例中，遮蔽材料层115也可以其他不导电的材质层来取代。

接下来请参照图4。在氮化硅层117形成后，接着进行刻蚀工艺移除位于栅极图案113的底面上的氮化硅层117与遮蔽材料层115，仅余留位于层间介电层107的侧壁上的氮化硅层117与遮蔽层115a并暴露出第一栅极介电层103。此刻蚀工艺可包含多次刻蚀步骤。例如，先进行一回刻蚀步骤移除层间介电层107的顶面与侧壁上的氮化硅层117并使遮蔽材料层115暴露出来，之后再进行一刻蚀步骤移除暴露出来的遮蔽材料层115，使第一栅极介电层103暴露出来。

接下来请参照图5。在遮蔽层115a形成后，接着进行对氮化硅材质具有刻蚀选择性的刻蚀工艺移除余留的氮化硅层117，如此即能形成如图中所示位于第一栅极介电层103上且分别位于栅极图案113两侧的边缘部位的遮蔽层115a。

接下来请参照图6。在形成分别位于栅极图案113两侧边缘部位的遮蔽层115a后，接着在层间介电层107、遮蔽层115a以及第一栅极介电层103的表面上依序形成一共形的第二栅极介电层119、一共形的阻障层121以及一金属层123。共形的第一栅极介电层103可采用原子层沉积工艺来形成，其材质可为氧化硅或二氧化铪等高介电常数材料。形成阻障层121与金属层123的步骤可包含进行一沉积工艺，如物理气相沉积(PVD)工艺，在基底表面形成一层共形的阻障层121，其覆盖了层间介电层107的顶面与侧壁以及遮蔽层115a与第一栅极介电层103的表面等部位。阻障层121的材质可为钛或氮化钛，其可防止后续形成的金属层的金属成分扩散污染到周边部件，也可帮助金属层附着在阻障层121上。接着，进行另一沉积工艺，如PVD或CVD工艺，在阻障层121上形成金属层123，其中金属层123会填满栅极图案113中的空间。此外，另可包含一CMP工艺来将所形成的金属层123平坦化，以提供后续工艺平坦的表面。在本发明实施例中，阻障层121与金属层123可以合称为栅极导电层。

接下来请参照图7。在共形的第二栅极介电层119、一共形的阻障层121以及一金属层123形成后，接着进行回蚀刻工艺移除位于栅极图案113外的第二栅极介电层119、阻障层121以及金属层123。此回蚀刻工艺同时会移除栅极图案113中部分的第二栅极介电层119、阻障层121以及金属层123，使其顶面齐平并低于层间介电层107的顶面，如此即能形成如图中所示的第二栅极介电层119a、阻障层121a以及金属层123a等结构，从图中可以看到所形成的第二栅极介电层119a、阻障层121a以及金属层123a从截面图来看是呈倒凸形的态样。在其他实施例中，回蚀刻工艺也可能因为对不同材料刻蚀速率差异的缘故刻蚀出非齐平的顶面，例如回蚀刻后金属层123a的顶面可能向上凸起。

接下来请参照图8。在阻障层121以及金属层123形成后，接着在第二栅极介电层119a、阻障层121a以及金属层123a的顶面上形成一氮化硅盖层125作为栅极结构的顶盖层或是硬掩膜层。形成氮化硅盖层125的步骤可包含进行一沉积工艺，如CVD工艺，在基底表面形成一层氮化硅层，其覆盖了层间介质层107的顶面与侧壁以及第二栅极介电层119a、阻障层121a以及金属层123a的顶面等部位，氮化硅层会填满栅极图案113中的空间，另可包含一CMP工艺来将所形成的氮化硅层平坦化。最后，再进行回蚀刻工艺移除位于栅极图案113外的氮化硅层并使得氮化硅层与层间介电层107的顶面齐平，如此即能形成如图中所示的氮化硅盖层125结构。

最后请参照图9。在氮化硅盖层125形成后，接着进行刻蚀工艺移除基底表面上的层间介电层107与停止层105，如此即可得到如图中所示的栅极结构127。在本发明实施例中，栅极结构127从下而上依序包含第一栅极介电层103、第二栅极介电层119a、阻障层121a、金属层123a以及氮化硅盖层125，其中第二栅极介电层119a围绕着阻障层121a，阻障层121a围绕着金属层123a。更特别的是，在本发明实施例中，栅极结构127具有位于第一栅极介电层103之上且位于栅极两侧边缘部位的遮蔽层115a，从图中可以看到，此遮蔽层115a结构的存在可以增加栅极结构127边缘部位的等效氧化层厚度(equivalent oxidethickness,EOT)，其为第一栅极介电层103、遮蔽层115a以及第二栅极介电层119a的厚度总和，如此可以抑制栅极诱生漏极漏电流(GIDL)问题，同时又不会引起寄生电容等其他不良的影响，是为本发明所提供的栅极结构的优点与功效性所在。

在其他实施例中，前述图7实施例所示的回蚀刻工艺可能仅会移除阻障层121与金属层123(即栅极导电层)，而不移除最外侧的第二栅极介电层119。如此经上述工艺过后，最终所得到的栅极结构可如图10所示，其栅极结构的最外侧为第二栅极介电层119与遮蔽层115a，内侧的阻障层121a与金属层123a的顶面齐平，其上为被第二栅极介电层119所围绕的氮化硅盖层125。

接着请参照图11。在其他实施例中，第一栅极介电层103也可能只形成在栅极结构127的范围内。例如如图11所示，第一栅极介电层103只形成栅极结构127两遮蔽层115a之间的有源区ACT上，而非如先前实施例般形成覆盖在整个基底的表面。

再者，在其他实施例中，如图12所示，栅极结构127的两侧还可以形成间隔壁129结构。间隔壁129的功能可包含保护器件的栅极、增加等效栅极长度、提升栅极控制力、抑制器件的短沟道效应与关闭状态下的漏电流问题等。间隔壁129的材料可为氧化硅、氮化硅或是其复层结构。间隔壁129可以透过在图9栅极结构127形成后在基底表面沉积一层共形的间隔壁材料层后再施以刻蚀工艺的方式来形成。须注意在此实施例中，停止层105并不会像先前实施例中被移除，此刻蚀间隔壁材料层的刻蚀工艺会在停止层105的表面露出后停止。然而，在其他实施例中，如图13所示，此刻蚀工艺也可能会刻蚀下方的停止层105与第一栅极介电层103，使得间隔壁129的壁面与停止层105以及第一栅极介电层103的侧壁齐平。间隔壁129形成，之后可以再形成层间介电层107以及接触件等结构。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种栅极结构的制作方法，其特征在于，包含：

提供一基底，其上界定有有源区；

在所述基底上依序形成一第一栅极介电层、一停止层以及一层间介电层；

在所述有源区上方的所述层间介电层中形成栅极图案并暴露出所述第一栅极介电层；

在所述栅极图案中形成两遮蔽层，其中所述两遮蔽层位于所述第一栅极介电层上且分别位于所述栅极图案两侧接触所述层间介电层的边缘部位；

在所述栅极图案中的所述两遮蔽层以及暴露出的所述第一栅极介电层上依序形成一共形的第二栅极介电层、一栅极导电层以及一氮化硅盖层；以及，

在所述栅极结构形成后移除所述层间介电层，并在所述层间介电层移除后在所述栅极结构两侧的侧壁上且位于停止层上形成间隔壁；

其中，形成所述分别位于所述栅极图案两侧接触所述层间介电层的边缘部位的两遮蔽层的步骤包含：在所述栅极图案中形成一遮蔽材料层，其中所述遮蔽材料层的顶面低于所述层间介电层的顶面；在所述栅极图案以及所述遮蔽材料层上形成一共形的氮化硅层；进行一回蚀刻工艺移除位于所述栅极图案的底面上的所述氮化硅层与所述遮蔽材料层，仅余留位于所述层间介电层的侧壁上的所述氮化硅层与所述两遮蔽层并暴露出所述第一栅极介电层；以及移除剩余的所述氮化硅层；

而依序形成所述共形的第二栅极介电层与所述栅极导电层的步骤包含：

在所述层间介电层、所述两遮蔽层以及所述第一栅极介电层的表面上依序形成所述共形的第二栅极介电层与所述栅极导电层，其中所述栅极导电层填满整个位于所述层间介电层中的所述栅极图案；以及

进行回刻蚀工艺移除位于所述层间介电层的顶面上的所述共形的第二栅极介电层与所述栅极导电层并使所述共形的第二栅极介电层与所述栅极导电层的顶面齐平并低于所述层间介电层的顶面。

2.根据权利要求1所述的栅极结构的制作方法，其特征在于，包含在所述回刻蚀工艺后移除所述层间介电层。

3.根据权利要求1所述的栅极结构的制作方法，其特征在于，栅极导电层包含一外侧的阻障层与一内侧的金属层。

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