CN102103995A - 集成电路元件的形成方法 - Google Patents

集成电路元件的形成方法 Download PDF

Info

Publication number
CN102103995A
CN102103995A CN2010102028855A CN201010202885A CN102103995A CN 102103995 A CN102103995 A CN 102103995A CN 2010102028855 A CN2010102028855 A CN 2010102028855A CN 201010202885 A CN201010202885 A CN 201010202885A CN 102103995 A CN102103995 A CN 102103995A
Authority
CN
China
Prior art keywords
substrate
grid
integrated circuit
layer
tempering process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010102028855A
Other languages
English (en)
Other versions
CN102103995B (zh
Inventor
刘重希
余振华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102103995A publication Critical patent/CN102103995A/zh
Application granted granted Critical
Publication of CN102103995B publication Critical patent/CN102103995B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明揭示一种集成电路元件的形成方法，该方法包括进行一栅极置换工艺以形成栅极结构，其中该栅极置换工艺包含回火工艺；在回火工艺后移除部分介电材料层以形成接触开口以露出部分基板；经由该接触开口，形成金属硅化物结构于露出的部分基板上；以及填入该接触开口，以形成接触物于露出的基板上。本发明的栅极置换工艺的回火工艺将不受接触结构的热预算限制。这将提高栅极置换工艺容忍度，可高温回火以调整栅极的工作函数。

Description

集成电路元件的形成方法
技术领域
本发明涉及一种集成电路元件的形成方法，尤其涉及其运用的栅极置换工艺。
背景技术
半导体集成电路产业已快速成长一段时日。在集成电路进步的过程中，其功能密度(每单位面积的晶片具有的内连线元件数目)越来越大，而其尺寸(工艺所能形成的最小元件或连线)则越来越小。工艺尺寸缩小有益于提高工艺效率及相关成本。然而上述进步也会增加集成电路工艺及生产的复杂性，为使进步易于了解，集成电路工艺的发展需类似的生产方法及发展。
随着技术节点持续缩小，需要将公知的多晶硅栅极置换为金属栅极以改善元件效能。其中一种形成金属栅极的工艺被称作“后栅极”工艺，在工艺后半段形成栅极堆叠。在形成栅极结构后，上述工艺可减少后续的必要步骤如高温工艺。然而，公知的后栅极工艺面临多种问题。当元件之间的栅极长度及尺寸缩小时将恶化上述问题。举例来说，公知栅极置换工艺的热预算有限，这将限制金属栅极的工作函数范围。由于接触结构如源极/漏极区的金属硅化物区的形成顺序早于栅极置换工艺，这将更降低栅极的热预算。上述接触结构具有低的热预算。如此一来，若栅极置换工艺的工艺(如高温回火)温度超过接触结构的热预算，将损害接触结构。综上所述，目前亟需改良的方法制造集成电路元件。
发明内容
为克服上述现有技术的缺陷，本发明提供一种集成电路元件的形成方法，包括提供基板，且基板上具有虚置栅极；进行栅极置换工艺以形成栅极结构，其中栅极置换工艺包括回火工艺；在回火工艺后移除部分介电层，以形成接触开口露出部分基板；形成金属硅化物结构于接触开口所露出的基板上；以及填入接触开口以形成接触物于露出的基板上。
本发明也提供一种集成电路元件的形成方法，包括提供基板，且基板上具有栅极结构；将栅极结构中的虚置栅极置换为金属栅极；进行高温回火工艺以调整金属栅极的阈值电压；以及在高温回火工艺后，形成金属硅化物区于基板中。
本发明更提供一种集成电路元件的形成方法，包括提供基板；形成栅极结构于基板上，其中栅极结构包括具有虚置栅极的栅极堆叠；形成掺杂区于基板中；形成介电材料层于基板上；移除栅极堆叠中的虚置电极，以形成沟槽；形成栅极于沟槽中；进行回火工艺；在回火工艺后，移除部分介电材料层，以形成接触开口露出栅极中的掺杂区；经由接触开口进行金属硅化工艺，形成金属硅化物结构于掺杂区中；以及填入接触开口以形成接触物于掺杂区上。
综上所述，本发明提供高温栅极置换工艺，其回火工艺早于形成接触结构如源极/漏极的金属硅化区。由于栅极置换工艺早于形成金属硅化结构，可经由接触开口形成接触结构，使形成于基板中或基板上的元件接触基板。如此一来，栅极置换工艺的回火工艺将不受接触结构(金属硅化物)的热预算限制。这将提高栅极置换工艺容忍度，可高温回火以调整栅极的工作函数。综上所述，可采用大于或等于约550℃的回火温度调整栅极结构的阈值电压或工作函数。
附图说明
图1是本发明一实施例中，形成集成电路元件的流程图；以及
图2A-图2H是对应图1的方法，为集成电路元件于工艺中途的剖视图。
其中，附图标记说明如下：
100～方法；102、104、106、108、110、112、114、116、118、120、122、124、126、128～步骤；200～半导体元件；202～基板；204～虚置栅极；206～第一掺杂区；208～侧壁间隔物；210～第二掺杂区；212～蚀刻停止层；214～第一介电层；215～沟槽；216～栅极结构；216A～栅极介电层；216B～栅极；218～第二介电层；220～接触开口；222～金属硅化物结构；224～接触物。
具体实施方式
可以理解的是，下述内容提供多种实施例以说明本发明的多种特征。为了简化说明，将采用特定的实施例、单元、及组合方式说明。然而这些特例并非用以限制本发明。举例来说，形成某一元件于另一元件上包含了两元件为直接接触，或者两者间隔有其他元件这两种情况。此外为了简化说明，本发明在不同图示中采用相同标记标示不同实施例的类似元件，但上述重复的标记并不代表不同实施例中的元件具有相同的对应关系。
接下来将根据图1的方法100搭配图2A-图2H的半导体元件200进行说明。半导体元件200是整体或部分的集成电路，可包含存储单元和/或逻辑电路。半导体元件200可包含无源单元如电阻、电容、电感、和/或保险丝，或有源单元如p型沟道场效应晶体管(PFET)、n型沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补式金属氧化物半导体晶体管(CMOS)、高压晶体管、和/或高频晶体管，其他合适单元，和/或上述的组合。可以理解的是，在方法100之前、之中、或之后可采用其他步骤。在其他实施例中，可置换或省略方法100的部分步骤。可以理解的是，半导体元件200可进一步添加其他结构。在其他实施例中，可置换或省略半导体元件200的部分结构。
图1是制备半导体元件200的方法100的流程图，且为后栅极工艺。在后栅极工艺中，首先形成多晶硅虚置栅极，在移除虚置栅极后，形成金属栅极结构。图2A-图2H是对应图1的方法，为集成电路元件于工艺中途的剖视图。由于大部分的半导体元件200可由CMOS技术形成，因此下列叙述将省略部分工艺。
公知的栅极置换工艺的顺序晚于源极/漏极区的金属硅化物结构的形成顺序。金属硅化物结构将会限制后续工艺的热预算。更进一步的说，金属硅化物结构具有低热预算，有时甚至无法承受500℃以上的温度。过高的温度会损害金属硅化物结构，并降低元件效能。低热预算将限制后续工艺如栅极制换工艺。举例来说，低热预算将限制栅极置换工艺中的回火步骤温度，等同难以调整栅极结构的工作函数。
综上所述，方法100在形成金属硅化物结构于基板的接触区(如源极/漏极区中的金属硅化物)之前，先进行栅极置换工艺。由于先进行栅极置换工艺及相关的回火工艺，可经由接触开口(如提供基板接触的孔洞/沟槽)形成金属硅化物结构。先进行栅极置换工艺可增加回火工艺的热预算，同时增加回火工艺调整栅极结构的工作函数的弹性。如此一来，可调整栅极结构的阈值电压。简言之，栅极置换工艺不再受到金属硅化物的热预算限制。可以理解的是，不同实施例具有不同优点，且任一实施例均不必然含有特定优点。
如图1及图2A所示，方法100的步骤102提供基板202。在一实施例中，基板202为半导体基板如硅。在其他实施例中，基板202可为半导体元素如结晶硅和/或结晶锗；半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；半导体合金如硅锗化物、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或上述的组合。半导体合金基板如硅锗化物可具有梯度浓度，其中某处的硅与锗具有一特定比例，另一处的硅与锗具有另一特定比例，两处之间的硅与锗的比例渐增或渐减。硅锗合金可形成于硅基板上。硅锗基板可具有应力。此外，半导体基板可为绝缘层上硅(SOI)。在某些实施例中，半导体基板可包含掺杂的外延层。在其他实施例中，硅基板可含有多层的半导体化合物结构。
视情况需要，基板202可含有不同的掺杂区如p型阱区或n型阱区。掺杂区可掺杂p型杂质如硼或BF2、n型杂质如磷或砷、或上述的组合。掺杂区可直接形成于基板202上、p型阱区中、n型阱区中、双阱区结构、或隆起结构。基板202可更包含多种有源区如n型金属氧化物半导体晶体管(NMOS)元件区或p型金属氧化物半导体晶体管(PMOS)元件区。
基板202具有绝缘区，以分隔基板202的不同区域如NMOS及PMOS元件区。绝缘区用以定义并电性绝缘不同区域，其形成方式可为局部氧化硅(LOCOS)或浅沟槽绝缘(STI)。绝缘区材料可为氧化硅、氮化硅、氮氧化硅、其他合适材料、或上述的组合。
接下来以合适工艺形成一或多个栅极结构于基板202上。在一实施例中，栅极结构是堆叠结构，包含虚置栅极204及侧壁间隔物208。栅极结构由沉积、微影图案化、及蚀刻等工艺形成。沉积工艺包含化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属氧化物CVD(MOCVD)、远端等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、电镀、其他合适工艺、或上述的组合。微影图案化工艺包含涂布光致抗蚀剂如旋涂法、软烘烤、对准掩模、曝光、曝光后烘烤、显影、冲洗、干燥如硬烘烤、其他合适工艺、或上述的组合。此外，微影的曝光工艺可改用其他方法如无掩模微影、电子束直写、或离子束直写。蚀刻工艺包含干蚀刻、湿蚀刻、和/或其他蚀刻方法。
在步骤104中，可采用任何合适的工艺形成包含虚置栅极204的栅极堆叠于基板202上。栅极堆叠可包含栅极介电层、盖层、导电层、其他合适层、和/或上述的组合。虚置栅极204包含任何合适的材料。在一实施例中，虚置栅极204包含氧化硅、高介电常数的介电材料、及多晶硅。在另一实施例中，虚置栅极204可包含氧化硅，与位于氧化硅上的多晶硅。在此例中，虚置栅极可合并使用高介电常数的介电材料以利栅极置换工艺。
在步骤206中，形成第一掺杂区206于基板202中。第一掺杂区206为淡掺杂源极/漏极(LDD)区。第一掺杂区206的形成方式为一或多重离子注入工艺、微影工艺、扩散工艺、和/或其他合适工艺。第一掺杂区206的杂质及掺杂形态端视元件需要而定。上述杂质包含p型杂质如硼或BF2、n型杂质如磷或砷、或上述的组合。
在步骤108中，形成侧壁间隔物208于含有虚置栅极204的栅极堆叠两侧的侧壁上。侧壁间隔物208包含介电材料如氮化硅、碳化硅、氮氧化硅、其他合适材料、或上述的组合。侧壁间隔物208可用以定义后续形成的掺杂区如重掺杂源极/漏极区。形成侧壁间隔物208的步骤可进一步形成其他结构如密封层和/或侧壁衬垫层。
在步骤110中，形成第二掺杂区210于基板202中。第二掺杂区210为源极/漏极区，又称作重掺杂源极/漏极区。第二掺杂区210的形成方法为一或多重离子注入工艺、微影工艺、扩散工艺、和/或其他合适工艺。第二掺杂区210的杂质及掺杂形态端视元件需要而定。上述杂质包含p型杂质如硼或BF2、n型杂质如磷或砷、或上述的组合。在一实施例中，经一或多重离子注入工艺形成的第二掺杂区210对准侧壁间隔物208的外缘。接着以回火工艺如快速热回火(RTA)和/或激光回火活化第一掺杂区206及第二掺杂区210。
在部分实施例中，第二掺杂区210包含隆起的源极与漏极，其形成方式为一或多重外延工艺。如此一来，可形成结晶态的硅锗化物或硅结构于基板202中。上述外延工艺包含CVD技术如气相外延(VPE)和/或超真空CVD(UHVCVD)、分子束外延(MBE)、和/或其他合适工艺。外延工艺可采用气相或液相前驱物，所述多个前驱物与基板202的组成(如硅)之间可产生作用力。
接着如图2B所示，以任何合适工艺形成合适厚度的介电材料层于基板202及栅极结构上。介电材料层可为单层或多层结构。举例来说，介电材料层可包括蚀刻停止层212及第一介电层214。蚀刻停止层212包含氮化硅、氮氧化硅、和/或其他合适材料。蚀刻停止层212的材料选择，是依据半导体元件200其他结构与蚀刻停止层212之间的蚀刻选择比。在此实施例中，蚀刻停止层为接触结构的蚀刻停止层(CESL)。
在步骤112中，形成第一介电层214如层间介电层(ILD)于基板202上。第一介电层214包含任何合适材料如氧化硅、氮化硅、氮氧化硅、TEOS氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低介电常数材料、其他合适介电材料、和/或上述的组合。低介电材料包含氟掺杂硅酸盐玻璃(FSG)、碳掺杂氧化硅、Black
Figure BSA00000147762900061
(购自美国加州的Santa Clara公司)、干凝胶、气胶、非晶氟化碳、聚对二甲苯、双苯并环丁烷(BCB)、SiLK(购自美国密西根州的密德兰的Dow Chemical)、聚酰亚胺、其他合适材料、和/或上述的组合。第一介电层可包含具有多种介电材料层的多层结构。
在沉积第一介电层214后的步骤114中，进行化学机械研磨工艺。举例来说，化学机械研磨工艺将持续到露出具有虚置栅极204的栅极结构顶部为止，如图2C所示。
在步骤116及118中，进行栅极置换工艺以将虚置栅极204置换为金属栅极。如图2D及图2E所示，在移除虚置栅极后将形成沟槽(开口)215于栅极结构中，接着形成栅极结构216于沟槽(开口)215中。移除虚置栅极的方法可为任何合适步骤如干蚀刻和/或湿蚀刻。栅极结构216包含栅极介电层216A及栅极216B。在一实施例中，栅极结构216包含界面层、高介电常数的介电层、盖层、具有适当工作函数层、导电层、其他合适层、和/或上述的组合。
栅极介电层216A包含介电材料如氧化硅、氮氧化硅、高介电常数材料、其他合适材料、和/或上述的组合。高介电常数材料包含氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化铪-氧化铝合金、和/或上述的组合。在一实施例中，栅极介电层216A包含界面层如氧化硅，且高介电常数层形成于界面层上。栅极介电层可事先形成于虚置栅极204下，并保留于栅极置换工艺。另一方面，可在栅极置换工艺时再形成栅极介电层。
栅极216B可由任何合适方法形成于栅极介电层216A上。栅极216B包含具有适当工作函数的导电层，或可调整至适当工作函数的导电层(也称作工作函数层)。在多种实施例中，工作函数层包含钽、氮化钽、镍硅化物、钴硅化物、氮化钛、氮化钨、钛铝合金、氮化钛铝、氮碳化钽、碳化钽、氮化钽硅、其他合适材料、或上述的组合。栅极216B可更包含导电材料层形成于工作函数层上，而导电材料层可为铝、钨、或铜。导电材料层可进一步包含多晶硅、钛、钽、金属合金、其他合适材料、和/或上述的组合。
在步骤120中，进行回火工艺如快速热回火(RTA)一段适当的时间。回火工艺为高温回火，举例来说，其温度大于或等于550℃。在一实施例中，回火温度介于550℃至800℃之间。回火工艺可调整栅极结构的阈值电压和/或工作函数。值得注意的是，由于第二掺杂区210的金属硅化物结构的形成顺序晚于此回火工艺，因此回火工艺不受金属硅化物结构的热预算限制。由于高温回火工艺不会损害接触结构如金属硅化物，因此栅极置换工艺的容忍度将提高，并同时增加栅极工作函数的范围。如此一来，回火工艺参数仅取决于所需的栅极工作函数(或阈值电压)。
在步骤122中，形成第二介电层218如层间介电层(ILD)于基板202上。在此实施例中，第二介电层218形成于第一介电层214上。第二介电层218包含任何合适的介电材料，其材质可与第一介电层214相同。可以理解的是，第二介电层可视作介电材料层的一部分，而介电材料层包含蚀刻停止层212、第一介电层214、及第二介电层218。
如图2F所示，移除部分的介电材料层以形成接触开口露出部分基板202。在此实施例中，步骤124移除部分的蚀刻停止层212及介电材料层(如第一介电材料层214与第二介电材料层218)以形成接触开口220。如此一来，接触开口220将露出基板202，特别是露出部分第二掺杂区(源极/漏极区)210。移除介电材料层的方法可为任何合适步骤。举例来说，多种蚀刻工艺如干蚀刻和/或湿蚀刻可用以移除介电材料层。为了定义接触开口，可采用微影图案化制形成图案化光致抗蚀剂层后，再移除介电材料层。
在步骤126中，接着进行金属硅化工艺，经由接触开口220形成金属硅化物(接触)结构222，如图2G所示。在此实施例中，金属硅化物结构222形成于基板202中，并耦合至第二掺杂区210。在一实施例中，金属硅化物结构222包含镍硅化物。在其他实施例中，若镍硅化物的回火工艺超过热预算，将会使镍硅化物转为高电阻态并降低元件效能。金属硅化物材料可择自镍硅化物、镍铂硅化物、镍铂锗硅化物、镍锗硅化物、钇硅化物、铂硅化物、铱硅化物、铒硅化物、钴硅化物、其他合适金属硅化物材料、和/或上述的组合。
金属硅化物结构222的形成方法可为任何合适工艺如金属硅化(自我对准金属硅化)工艺。举例来说，可先沉积金属材料于基板及掺杂区上。在沉积后升高温度，使金属材料与硅区产生反应。金属硅化温度取决于金属材料的种类。上述金属硅化工艺也称之为回火，可为快速回火工艺。之后移除未反应的金属材料。反应后形成的金属硅化物可进一步进行额外的热工艺，以降低金属硅化物的电阻。
如图2H所示，步骤128以任何合适工艺形成接触物224于接触开口220中。经由金属硅化物结构222，接触物224可提供接触至第二掺杂区210。在此实施例中，将导电材料填入接触开口220以形成接触物224。导电材料包含任何合适材料如钨、铝、铜、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、其他合适材料、和/或上述的组合。
半导体元件200接着可进行其他CMOS工艺以形成公知技艺已知的其他特征。后续工艺可形成额外接触物、多种导孔/导线、以及多层内连线结构(如金属层及层间介电层)于基板202上，以连接半导体元件的多种结构。额外结构可电性连接元件如已形成的金属栅极结构。举例来说，多层内连线包含垂直内连线如公知导孔或接触物，以及水平内连线如金属连线。多种内连线结构可采用多种导电材料如铜、钨、和/或金属硅化物。以双镶嵌工艺为例，基板202上的多层内连线结构其材质为铜。
综上所述，本发明一实施例提供高温栅极置换工艺，其回火工艺早于形成接触结构如源极/漏极的金属硅化区。由于栅极置换工艺早于形成金属硅化结构，可经由接触开口形成接触结构，使形成于基板中或基板上的元件接触基板。如此一来，栅极置换工艺的回火工艺将不受接触结构(金属硅化物)的热预算限制。这将提高栅极置换工艺容忍度，可高温回火以调整栅极的工作函数。综上所述，可采用大于或等于约550℃的回火温度调整栅极结构的阈值电压或工作函数。
虽然本发明已以数个优选实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (13)

1.一种集成电路元件的形成方法，包括：
提供一基板，且该基板上具有一虚置栅极；
进行一栅极置换工艺以形成一栅极结构，其中该栅极置换工艺包括一回火工艺；
在回火工艺后移除部分介电层，以形成一接触开口露出部分该基板；
形成一金属硅化物结构于该接触开口所露出的基板上；以及
填入该接触开口以形成一接触物于露出的该基板上。
2.如权利要求1所述的集成电路元件的形成方法，其中该回火工艺的温度大于或等于550℃。
3.如权利要求1所述的集成电路元件的形成方法，其中进行该栅极置换工艺的步骤包括：
移除该虚置电极，形成一沟槽；以及
沉积一栅极介电层及一栅极于该沟槽中。
4.一种集成电路元件的形成方法，包括：
提供一基板，且该基板上具有一栅极结构；
将该栅极结构中的虚置栅极置换为一金属栅极；
进行一高温回火工艺以调整该金属栅极的阈值电压；以及
在该高温回火工艺后，形成一金属硅化物区于该基板中。
5.如权利要求4所述的集成电路元件的形成方法，其中在高温回火工艺后，形成该金属硅化物区于该基板中的步骤，包括：
形成一介电材料层于该基板上；
移除部分该介电材料层以形成一开口露出部分该基板；以及
经由该开口进行一金属硅化工艺，以形成该金属硅化物区。
6.如权利要求5所述的集成电路元件的形成方法，还包括将一导电材料填入该开口，以形成一接触物于该基板上。
7.如权利要求4所述的集成电路元件的形成方法，其中该高温回火工艺的温度大于或等于550℃。
8.如权利要求4所述的集成电路元件的形成方法，其中形成该金属硅化物区于该基板中的步骤包括形成该金属硅化区于一源极/漏极区中。
9.一种集成电路元件的形成方法，包括：
提供一基板；
形成一栅极结构于该基板上，其中该栅极结构包括一具有虚置栅极的栅极堆叠；
形成一掺杂区于该基板中；
形成一介电材料层于该基板上；
移除该栅极堆叠中的该虚置电极，以形成一沟槽；
形成一栅极于该沟槽中；
进行一回火工艺；
在该回火工艺后，移除部分该介电材料层，以形成一接触开口露出该栅极中的掺杂区；
经由该接触开口进行一金属硅化工艺，形成一金属硅化物结构于该掺杂区中；以及
填入该接触开口以形成一接触物于该掺杂区上。
10.如权利要求9所述的集成电路元件的形成方法，其中该回火工艺是一高温回火工艺，且该回火工艺的温度介于550℃至800℃之间。
11.如权利要求9所述的集成电路元件的形成方法，其中进行该回火工艺的步骤包括快速热回火工艺。
12.如权利要求9所述的集成电路元件的形成方法，其中形成该介电材料层于该基板上的步骤，及移除部分该介电材料层以形成该接触开口的步骤，包括：
在形成该掺杂区于该基板中后，形成一蚀刻停止层及一第一介电材料层于该基板上；
进行一化学机械研磨工艺于该蚀刻停止层及该第一介电材料层上，直到露出该栅极结构的顶部；
在形成该栅极于该沟槽的步骤后，形成一第二介电层于该基板上；以及
移除部分该蚀刻停止层、部分该第一介电层、及部分该第二介电层以形成该接触开口。
13.如权利要求9所述的集成电路元件的形成方法，其中形成该栅极于该沟槽中的步骤包括形成一高介电常数材料层及一导电材料层。
CN2010102028855A 2009-12-21 2010-06-10 集成电路元件的形成方法 Active CN102103995B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/643,279 US8664070B2 (en) 2009-12-21 2009-12-21 High temperature gate replacement process
US12/643,279 2009-12-21

Publications (2)

Publication Number Publication Date
CN102103995A true CN102103995A (zh) 2011-06-22
CN102103995B CN102103995B (zh) 2013-02-06

Family

ID=44151693

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102028855A Active CN102103995B (zh) 2009-12-21 2010-06-10 集成电路元件的形成方法

Country Status (3)

Country Link
US (2) US8664070B2 (zh)
CN (1) CN102103995B (zh)
TW (1) TWI485753B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094120A (zh) * 2011-11-08 2013-05-08 中国科学院微电子研究所 一种半导体结构的制造方法
CN110867372A (zh) * 2018-08-27 2020-03-06 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8664070B2 (en) 2009-12-21 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature gate replacement process
US8426300B2 (en) 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
US20120187505A1 (en) * 2011-01-25 2012-07-26 International Business Machines Corporation Self-aligned III-V MOSFET fabrication with in-situ III-V epitaxy and in-situ metal epitaxy and contact formation
US20130175619A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation Silicon-on-insulator transistor with self-aligned borderless source/drain contacts
CN103578991B (zh) * 2012-07-24 2017-12-12 中国科学院微电子研究所 半导体器件制造方法
US9396950B2 (en) * 2013-03-15 2016-07-19 Globalfoundries Inc. Low thermal budget schemes in semiconductor device fabrication
TWI584433B (zh) * 2013-04-30 2017-05-21 聯華電子股份有限公司 半導體結構及其製作方法
US9147747B2 (en) * 2013-05-02 2015-09-29 United Microelectronics Corp. Semiconductor structure with hard mask disposed on the gate structure
US9362163B2 (en) * 2013-07-30 2016-06-07 Lam Research Corporation Methods and apparatuses for atomic layer cleaning of contacts and vias
US20150087144A1 (en) * 2013-09-26 2015-03-26 Taiwan Semiconductor Manufacturing Company Ltd. Apparatus and method of manufacturing metal gate semiconductor device
US9111907B2 (en) 2014-01-02 2015-08-18 Globalfoundries Inc. Silicide protection during contact metallization and resulting semiconductor structures
US10032876B2 (en) 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US20150372100A1 (en) * 2014-06-19 2015-12-24 GlobalFoundries, Inc. Integrated circuits having improved contacts and methods for fabricating same
KR102271003B1 (ko) * 2014-07-11 2021-06-29 삼성전자주식회사 반도체 소자의 제조 방법
US9576803B2 (en) 2015-05-13 2017-02-21 United Microelectronics Corporation Method for tuning metal gate work function before contact formation in fin-shaped field effect transistor manufacturing process
SG10201604524PA (en) 2015-06-05 2017-01-27 Lam Res Corp ATOMIC LAYER ETCHING OF GaN AND OTHER III-V MATERIALS
US10096487B2 (en) 2015-08-19 2018-10-09 Lam Research Corporation Atomic layer etching of tungsten and other metals
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US9991128B2 (en) 2016-02-05 2018-06-05 Lam Research Corporation Atomic layer etching in continuous plasma
TWI682546B (zh) * 2016-05-24 2020-01-11 聯華電子股份有限公司 高壓金屬氧化物半導體電晶體及其製作方法
KR102551745B1 (ko) 2016-11-09 2023-07-06 삼성전자주식회사 반도체 장치
US10566212B2 (en) 2016-12-19 2020-02-18 Lam Research Corporation Designer atomic layer etching
CN110875184B (zh) * 2018-08-29 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365450B1 (en) * 2001-03-15 2002-04-02 Advanced Micro Devices, Inc. Fabrication of P-channel field effect transistor with minimized degradation of metal oxide gate
US6620664B2 (en) * 2002-02-07 2003-09-16 Sharp Laboratories Of America, Inc. Silicon-germanium MOSFET with deposited gate dielectric and metal gate electrode and method for making the same
US7005716B2 (en) * 2001-10-18 2006-02-28 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
US7232731B2 (en) * 2003-12-31 2007-06-19 Dongbu Electronics Co., Ltd. Method for fabricating transistor of semiconductor device
CN101452930A (zh) * 2007-12-05 2009-06-10 株式会社东芝 半导体装置及其制造方法
JP2009152342A (ja) * 2007-12-20 2009-07-09 Hitachi Kokusai Electric Inc 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3152859B2 (ja) * 1994-09-16 2001-04-03 株式会社東芝 半導体装置の製造方法
TW514992B (en) * 1999-12-17 2002-12-21 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US7705405B2 (en) * 2004-07-06 2010-04-27 International Business Machines Corporation Methods for the formation of fully silicided metal gates
US7393761B2 (en) * 2005-01-31 2008-07-01 Tokyo Electron Limited Method for fabricating a semiconductor device
US7151023B1 (en) * 2005-08-01 2006-12-19 International Business Machines Corporation Metal gate MOSFET by full semiconductor metal alloy conversion
JP4437298B2 (ja) * 2005-10-26 2010-03-24 エルピーダメモリ株式会社 半導体装置の製造方法
US7714396B2 (en) * 2006-07-05 2010-05-11 United Microelectronics Corp. Metal-oxide semiconductor field effect transistor
US7768074B2 (en) * 2008-12-31 2010-08-03 Intel Corporation Dual salicide integration for salicide through trench contacts and structures formed thereby
US8202776B2 (en) * 2009-04-22 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation
US8664070B2 (en) * 2009-12-21 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature gate replacement process

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365450B1 (en) * 2001-03-15 2002-04-02 Advanced Micro Devices, Inc. Fabrication of P-channel field effect transistor with minimized degradation of metal oxide gate
US7005716B2 (en) * 2001-10-18 2006-02-28 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
US6620664B2 (en) * 2002-02-07 2003-09-16 Sharp Laboratories Of America, Inc. Silicon-germanium MOSFET with deposited gate dielectric and metal gate electrode and method for making the same
US7232731B2 (en) * 2003-12-31 2007-06-19 Dongbu Electronics Co., Ltd. Method for fabricating transistor of semiconductor device
CN101452930A (zh) * 2007-12-05 2009-06-10 株式会社东芝 半导体装置及其制造方法
JP2009152342A (ja) * 2007-12-20 2009-07-09 Hitachi Kokusai Electric Inc 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103094120A (zh) * 2011-11-08 2013-05-08 中国科学院微电子研究所 一种半导体结构的制造方法
WO2013067725A1 (zh) * 2011-11-08 2013-05-16 中国科学院微电子研究所 一种半导体结构的制造方法
CN110867372A (zh) * 2018-08-27 2020-03-06 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法
CN110867372B (zh) * 2018-08-27 2022-05-20 中芯国际集成电路制造（天津）有限公司 一种半导体器件的形成方法

Also Published As

Publication number Publication date
CN102103995B (zh) 2013-02-06
US20110151635A1 (en) 2011-06-23
US8664070B2 (en) 2014-03-04
TW201123277A (en) 2011-07-01
TWI485753B (zh) 2015-05-21
US9406776B2 (en) 2016-08-02
US20140175548A1 (en) 2014-06-26

Similar Documents

Publication Publication Date Title
CN102103995B (zh) 集成电路元件的形成方法
CN102117774B (zh) 集成电路元件的形成方法
KR101989273B1 (ko) 단일 게이트 비휘발성 메모리 장치의 구조 및 방법
CN107275281B (zh) 自对准接触方案、半导体结构及其形成方法
CN101714508B (zh) 制造半导体装置的方法
US8012817B2 (en) Transistor performance improving method with metal gate
US11552083B2 (en) Integrated circuits with contacting gate structures
KR20180060941A (ko) 핀펫 디바이스 및 형성 방법
KR101482200B1 (ko) 트랜지스터에서의 개선된 실리사이드 형성과 결합되는 리세스된 드레인 및 소스 영역
US9934977B1 (en) Salicide bottom contacts
KR20090019693A (ko) 스트레인된 반도체 장치 및 이의 제조 방법
US20120164807A1 (en) Method of fabricating a semiconductor device
CN106252326A (zh) 集成电路的预金属化电介质或层间电介质层中的接触结构
CN101814492A (zh) 具有金属栅极堆叠的集成电路与其形成方法
CN102148148A (zh) 半导体装置和积体集成电路装置的制造方法
US20100197089A1 (en) Methods of fabricating semiconductor devices with metal-semiconductor compound source/drain contact regions
TWI783502B (zh) 半導體結構及其形成方法
US20210242025A1 (en) Silicidation of source/drain region of vertical field effect transistor (vfet) structure
CN103681291A (zh) 一种金属硅化物的形成方法
US11245025B2 (en) Gate last vertical transport field effect transistor
CN112086359A (zh) 半导体装置的制造方法
US20220352321A1 (en) Method of Forming a Semiconductor Device with Implantation of Impurities at High Temperature
TWI830154B (zh) 半導體裝置及用於製造奈米片中之電容器之方法
CN110610989B (zh) 半导体结构形成方法及半导体结构
KR20050077338A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant