KR100213232B1 - 디램 셀 트랜지스터의 제조방법 - Google Patents

디램 셀 트랜지스터의 제조방법 Download PDF

Info

Publication number
KR100213232B1
KR100213232B1 KR1019970004772A KR19970004772A KR100213232B1 KR 100213232 B1 KR100213232 B1 KR 100213232B1 KR 1019970004772 A KR1019970004772 A KR 1019970004772A KR 19970004772 A KR19970004772 A KR 19970004772A KR 100213232 B1 KR100213232 B1 KR 100213232B1
Authority
KR
South Korea
Prior art keywords
source
region
forming
conductivity type
drain region
Prior art date
Application number
KR1019970004772A
Other languages
English (en)
Other versions
KR19980068261A (ko
Inventor
이강윤
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970004772A priority Critical patent/KR100213232B1/ko
Publication of KR19980068261A publication Critical patent/KR19980068261A/ko
Application granted granted Critical
Publication of KR100213232B1 publication Critical patent/KR100213232B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

디램 셀 트랜지스터의 제조방법이 개시되어 있다. 이 방법은 제1 도전형의 반도체 기판의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막을 형성하는 단계와, 상기 활성영역 표면에 제1 도전형의 문턱전압 조절 영역을 형성하는 단계와, 상기 활성영역 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 소정영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 상기 소자분리막을 이온주입 마스크로하여 제2 도전형의 불순물을 제1 도우즈로 이온주입함으로써, 상기 게이트 전극을 마주보는 활성영역 표면에 제2 도전형의 제1 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극, 상기 스페이서 및 상기 소자분리막을 이온주입 마스크로하여 제2 도전형의 불순물을 제2 도우즈로 이온주입함으로써, 상기 스페이서 및 상기 소자분리막 사이의 제1 소오스/드레인 영역에 제2 도전형의 제2 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 스페이서 형성시 과도식각에 의하여 접합깊이가 얕아진 제1 소오스/드레인 영역에 제2 소오스/드레인 영역을 추가로 형성함으로써, 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역으로 구성된 셀 트랜지스터의 소오스/드레인 영역의 저항을 감소시킴과 아울러 그 접합깊이를 증가시키어 셀 트랜지스터의 특성을 개선시킬 수 있다.

Description

디램(DRAM) 셀 트랜지스터의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 LDD(lightly doped drain) 영역만으로 이루어진 소오스/드레인 영역을 갖는 디램(DRAM;dynamic random access memory) 셀 트랜지스터의 제조방법에 관한 것이다.
최근에 반도체소자, 특히 디램 소자의 집적도가 증가함에따라 디자인 룰(design rule)이 점점 감소하고 있다. 이에 따라, 트랜지스터의 게이트 길이 또한 감소하여 짧은 채널효과(short channel effect)가 발생하고, 상기 짧은 채널효과로 인하여 트랜지스터의 전기적 특성이 저하되는 현상을 보인다. 하나의 셀이 셀 트랜지스터 및 셀 커패시터로 구성된 디램의 경우에 있어서, 셀 트랜지스터의 문턱전압은 통상 0.7 내지 1.2 볼트의 값을 갖도록 조절하여야 한다. 만일, 셀 트랜지스터의 문턱전압을 낮추기 위하여 채널 농도를 낮게 형성하면, 셀 트랜지스터의 짧은 채널효과가 심하게 일어나므로 소오스 영역 및 드레인 영역 사이에 누설전류가 증가하여 셀에 저장된 정보가 소멸되는 현상이 발생할 수 있다. 따라서, 셀의 정보저장 특성(data retention characteristics)을 향상시키기 위하여 짧은 주기의 리프레쉬(refresh) 동작이 요구되므로 디램의 전력소모를 증가시킨다. 한편, 셀 트랜지스터의 채널농도를 증가시키어 문턱전압을 높게 형성하면, 짧은 채널효과는 개선되는 반면에 셀 트랜지스터의 스위칭 속도가 느리게 되어 디램의 동작속도를 느리게 만든다. 따라서, 셀 트랜지스터의 문턱전압을 조절하기 위한 이온주입 공정에 있어서, 이온의 도우즈 및 이온주입 에너지는 적절히 조절되어야 한다.
또한, 디램 셀 트랜지스터의 소오스/드레인 영역을 형성하기 위한 이온주입 공정에 있어서, 이온의 도우즈가 1015ion atoms/㎠ 이상인 경우에는 소오스/드레인 영역의 접합 부분에 이온주입 손상이 발생하여 접합 누설전류가 증가됨은 물론, 불순물의 수평확산거리(lateral diffusion length)가 증가하여 짧은 채널효과가 심하게 나타난다. 따라서, 셀의 정보저장 특성을 향상시키기 위하여 셀 트랜지스터의 소오스/드레인 영역은 1015ion atoms/㎠ 보다 낮은 도우즈로 이온주입하여야 한다. 이에 따라, 최근에 디램을 제조하는 방법에 있어서, 트랜지스터의 게이트 전극을 형성한 후에 셀 어레이 영역 및 주변회로 영역에 1.0 S1013내지 5.0 S1013ion atoms/㎠의 낮은 도우즈로 LDD 이온주입을 동시에 실시하고, 주변회로 영역에만 선택적으로 상기 LDD 이온주입 도우즈보다 높은 도우즈로 이온주입하여 트랜지스터의 소오스/드레인 영역을 형성하는 방법이 널리 사용되고 있다. 상술한 방법에 의해 트랜지스터의 소오스/드레인 영역을 형성하면, 셀 트랜지스터는 LDD 이온주입만으로 도우핑된 저농도의 소오스/드레인 영역을 구비하고, 주변회로 영역의 트랜지스터는 LDD 구조를 갖는 고농도 소오스/드레인 영역을 구비한다. 결과적으로, 셀 트랜지스터의 누설전류 특성을 개선시킴과 동시에 짧은 채널효과를 억제시킬 수 있으므로, 셀의 정보저장 특성을 향상시킬 수 있다.
도 1 내지 도 4는 NMOS 트랜지스터로 이루어진 종래의 디램 셀 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1은 P웰 영역(3), 소자분리막(5) 및 문턱전압 조절 영역(7)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1)의 표면에 P형의 불순물을 이온주입하여 P웰 영역(3)을 형성한다. 이어서, 상기 P웰 영역(3)의 소정영역에 통상의 방법으로 트렌치 영역을 형성하고, 상기 트렌치 영역을 채우는 절연막으로 이루어지는 소자분리막(5)을 형성한다. 이와 같이 소자분리막(5)을 형성하면, 소자분리막(5) 사이의 P웰 영역 표면은 셀 트랜지스터가 형성되는 활성영역으로 한정된다. 다음에, 상기 활성영역에 셀 트랜지스터의 문턱전압을 0.7 내지 1.2 볼트로 조절하기 위하여 P형의 불순물, 예컨대 붕소(B) 또는 불화붕소(BF2) 이온을 1.0 S1013ion atoms/㎠의 도우즈로 주입함으로써, 문턱전압 조절 영역(7)을 형성한다. 이 때, 상기 문턱전압 조절 영역(7)은 0.2 ㎛ 이하의 얕은 깊이로 형성한다.
도 2는 게이트 산화막(9), 게이트 전극(11) 및 소오스/드레인 영역(13)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 활성영역 표면을 열산화시키어 50 내지 100 Å의 얇은 열산화막으로 이루어진 게이트 산화막(9)을 형성한다. 이어서, 상기 결과물 전면에 도우핑된 폴리실리콘막 또는 텅스텐 폴리사이드막을 형성하고, 이를 패터닝하여 상기 게이트 산화막(9)의 소정영역 상에 게이트 전극(11)을 형성한다. 다음에, 상기 게이트 전극(11) 및 상기 소자분리막(5)을 이온주입 마스크로하여 N형의 불순물을 이온주입함으로써, 상기 게이트 전극(11)을 마주보는 활성영역 표면에 셀 트랜지스터의 소오스/드레인 영역(13)을 형성한다. 여기서, 상기 소오스/드레인 영역(13)을 형성하기 위한 이온주입 도우즈는 P형의 문턱전압 조절 영역(7)을 카운터 도우핑(counter doping)시키기에 충분한 도우즈이어야 하는 반면에, 소오스/드레인 영역(13)의 접합 누설전류를 최소화시킴은 물론 짧은 채널효과를 억제시키기 위하여 1.0 S1015ion atoms/㎠ 보다 낮아야 한다. 따라서, 상기 소오스/드레인 영역을 형성하기 위한 이온주입 도우즈는 적어도 1.0 S1013ion atoms/㎠ 보다 높아야 하고, 1.0 S1015ion atoms/㎠ 보다 낮아야 하며, 통상적으로는 1.0 S1013내지 5.0 S1013ion atoms/㎠ 정도이다. 그러나, 이와 같이 낮은 도우즈로 이온주입하여 형성된 소오스/드레인 영역(13)은 그 면저항이 높고 접합 깊이가 얕은 문제점을 갖는다.
도 3은 스페이서(15)를 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 게이트 전극(11)이 형성된 결과물 전면에 절연막, 예컨대 단차도포성이 우수한 CVD 산화막 또는 CVD 질화막을 형성한다. 이어서, 상기 절연막을 이방성 식각하여 게이트 전극(11)의 측벽에 스페이서(15)를 형성한다. 이때, 상기 스페이서(15)를 형성하기 위한 이방성 식각공정을 진행할 때, 반도체기판(1) 즉 웨이퍼 전체에 걸쳐서 분포된 소오스/드레인 영역(13)을 모두 노출시키기 위하여 과도식각공정을 실시하여야 한다. 이에 따라, 도 3에 도시된 바와 같이 소오스/드레인 영역(13)의 표면이 추가로 식각되어 초기의 접합깊이(juntion depth)보다 얕은 변형된 소오스/드레인 영역(13a)이 형성된다. 이와 같이 형성된 변형된 소오스/드레인 영역(13a)은 그 접합 깊이가 얕으므로 셀 트랜지스터의 소오스/드레인 영역의 직렬저항(series resistance)을 증가시키어 셀 트랜지스터의 전기적 특성, 예컨대 스위칭 속도를 저하시킨다.
도 4는 셀 트랜지스터의 소오스/드레인 영역, 즉 변형된 소오스/드레인 영역(13a)을 노출시키는 콘택홀(H)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 변형된 소오스/드레인 영역(13a)이 형성된 결과물 전면에 층간절연막(17)을 형성하고, 상기 층간절연막을 패터닝하여 상기 변형된 소오스/드레인 영역(13a)을 노출시키는 콘택홀(H)을 형성한다. 이 때, 상기 콘택홀(H)을 형성하기 위하여 층간절연막(17)을 식각할 때 통상적으로 과도 식각을 실시하므로 상기 변형된 소오스/드레인 영역(13a)이 추가로 식각되어 콘택홀(H)에 의해 노출된 변형된 소오스/드레인 영역(13a)의 접합깊이가 더욱 얕아지거나, 도 4에 도시된 바와 같이 변형된 소오스/드레인 영역(13a)의 아래의 P웰 영역(3)이 노출되는 문제점이 발생한다.
상술한 바와 같이 종래의 셀 트랜지스터 제조방법에 의하면, 변형된 소오스/드레인 영역의 접합깊이가 초기의 접합깊이보다 얕게 형성되므로 셀 트랜지스터의 전기적 특성을 저하시킨다. 또한, 변형된 소오스/드레인 영역을 노출시키는 콘택홀을 형성하기 위하여 과도식각 공정을 실시하므로 변형된 소오스/드레인 영역의 접합깊이가 더욱 얕게 형성되거나 P웰 영역이 노출될 수 있다. 이에 따라 콘택저항이 보다 더 증가하거나 콘택불량(contact fail)이 유발된다. 상술한 종래 기술에 의해 형성된 셀 트랜지스터의 변형된 소오스/드레인 영역의 면저항을 측정한 결과가 표 1에 정리되었으며, 이에 대한 논의는 본 발명의 상세한 설명에서 자세히 하기로 한다. 또한, 종래기술에 의해 형성된 셀 트랜지스터의 드레인 포화전류 특성 및 콘택저항 특성을 각각 도 10 및 도 11에 도시하였으며, 이에 대한 논의 역시 본 발명의 상세한 설명에서 자세히 하기로 한다.
본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하기 위하여 안출된 것으로, 스페이서 형성 후에 저농도 이온주입 공정을 추가로 실시함으로써 짧은 채널효과가 발생하는 현상을 방지함은 물론 소오스/드레인 영역의 접합깊이가 얕아지는 현상을 방지할 수 있는 디램 셀 트랜지스터의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 종래 기술에 의한 디램 셀 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 9는 본 발명에 의한 디램 셀 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 10은 종래 기술 및 본 발명에 따른 디램 셀 트랜지스터의 드레인 포화전류를 측정한 결과를 보여주는 그래프이다.
도 11은 종래 기술 및 본 발명에 따른 디램 셀 트랜지스터의 소오스/드레인 콘택 저항을 측정한 결과를 보여주는 그래프이다.
상기 목적을 달성하기 위하여 본 발명에 따른 디램 셀 트랜지스터의 제조방법은 제1 도전형의 반도체 기판의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막을 형성하는 단계와, 상기 활성영역 표면에 제1 도전형의 문턱전압 조절 영역을 형성하는 단계와, 상기 활성영역 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 소정영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 상기 소자분리막을 이온주입 마스크로하여 제2 도전형의 불순물을 제1 도우즈로 이온주입함으로써, 상기 게이트 전극을 마주보는 활성영역 표면에 제2 도전형의 제1 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극, 상기 스페이서 및 상기 소자분리막을 이온주입 마스크로하여 제2 도전형의 불순물을 제2 도우즈로 이온주입함으로써, 상기 스페이서 및 상기 소자분리막 사이의 제1 소오스/드레인 영역에 제2 도전형의 제2 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 스페이서 형성시 과도식각에 의하여 접합깊이가 얕아진 제1 소오스/드레인 영역에 제2 소오스/드레인 영역을 추가로 형성함으로써, 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역으로 구성된 셀 트랜지스터의 소오스/드레인 영역의 저항을 감소시킴과 아울러 그 접합깊이를 증가시키어 셀 트랜지스터의 특성을 개선시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 5는 제1 도전형의 웰 영역(103), 소자분리막(105) 및 문턱전압 조절영역(107)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(101)의 표면에 제1 도전형의 불순물, 예컨대 붕소 이온을 주입한 후 소정의 열공정을 실시하여 제1 도전형의 웰 영역(103)을 형성하고, 상기 제1 도전형의 웰 영역(103)이 형성된 반도체기판의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막(105)을 형성한다. 여기서, 상기 소자분리막(105)은 로코스 소자분리(LOCOS isolation) 방법 또는 트렌치 소자분리 방법으로 형성하는 것이 바람직하고, 상기 제1 도전형의 웰 영역(103)은 소자분리막(105)을 형성한 다음에 형성할 수도 있다. 다음에, 상기 소자분리막(105)이 형성된 결과물의 활성영역 표면에 제1 도전형의 불순물을 이온주입하여 문턱전압 조절 영역(107)을 형성한다. 상기 문턱전압 조절 영역(107)은 소자분리막(105)이 형성된 결과물의 활성영역 표면에 붕소(B) 이온을 20 KeV 내지 50 KeV의 에너지로 주입하는 깊은 이온주입 공정 및 불화붕소(BF2) 이온을 20 KeV 내지 60 KeV의 에너지로 주입하는 얕은 이온주입 공정으로 형성하는 것이 바람직하다. 이 때, 상기 깊은 이온주입 공정 및 얕은 이온주입 공정은 5.0 S1012내지 5.0 S1013ion atoms/㎠의 도우즈로 실시함으로써, 도 1에서 설명한 문턱전압 조절영역(7)에 비하여 깊은 깊이(deep depth)와 낮은 채널농도를 갖도록 형성한다. 이와 같이 문턱전압 조절영역(107)을 깊게 형성하면, 낮은 채널농도로 원하는 문턱전압을 얻을 수 있으므로 후속의 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 상기 문턱전압 조절영역을 카운터 도우핑(counter doping)시키기 위한 도우즈를 최소화시킬 수 있다. 이에 따라, 소오스/드레인 영역을 형성하기 위한 이온주입 공정시 반도체기판에 가해지는 이온주입 손상을 감소시킬 수 있다. 또한, 깊은 이온주입 공정에 의해 채널 영역 아래의 부분은 도 1에서 설명한 종래 기술에 비하여 높은 농도를 가지므로 후속공정에 의해 형성되는 소오스 영역 및 드레인 영역 사이에 발생하는 펀치쓰루(punchthrough) 현상을 보다 더 억제시킬 수 있다. 상기 얕은 이온주입 공정은 불화붕소(BF2) 이온 이외에 붕소 이온을 사용하여 실시할 수도 있다. 이때, 붕소에 대한 이온주입 에너지는 불화붕소 이온의 경우에 비하여 약 1/5정도로 낮게 설정하여야 동일한 도우핑 프로파일을 얻을 수 있다.
도 6은 게이트 절연막(109), 게이트 전극(11), 및 제1 소오스/드레인 영역(113)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 문턱전압 조절영역(107)이 형성된 활성영역 상에 게이트 절연막(109)을 형성한다. 상기 게이트 절연막으로는 50Å 내지 100Å의 얇은 열산화막으로 형성하는 것이 바람직하다. 다음에, 상기 게이트 절연막(109)이 형성된 결과물 전면에 도전막, 예컨대 도우핑된 폴리실리콘막 또는 텅스텐 폴리사이드막을 형성하고, 이를 패터닝하여 게이트 절연막(109)의 소정영역 상에 게이트 전극(111)을 형성한다. 이어서, 상기 게이트 전극(111) 및 상기 소자분리막(105)을 이온주입 마스크로하여 제2 도전형의 불순물, 예컨대 인(P) 이온을 제1 도우즈, 예컨대 5.0 S1012내지 5.0 S1014ion atoms/㎠의 도우즈로 이온주입함으로써, 상기 게이트 전극(111)을 마주보는 활성영역 표면에 제2 도전형, 즉 N형의 제1 소오스/드레인 영역(113)을 형성한다. 이 때, 상기 제1 소오스/드레인 영역(113)의 접합 깊이는 도 6에 도시된 바와 같이 문턱전압 조절영역(107)의 깊이보다 얕게 조절하는 것이 바람직하다. 이는, 도 5에서 설명한 바와 같이 소오스 영역의 바닥 및 드레인 영역의 바닥 사이의 기판 농도를 상대적으로 증가시키는 결과를 가져오므로 펀치쓰루 현상에 의한 짧은 채널효과를 억제시킬 수 있기 때문이다.
도 7은 스페이서(115)를 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 제1 소오스/드레인 영역(113)이 형성된 결과물 전면에 단차도포성이 우수한 절연막, 예컨대 CVD 산화막 또는 CVD 질화막을 형성하고, 이를 이방성 식각하여 게이트 전극(111) 측벽에 스페이서(115)를 형성한다. 이때, 상기 이방성 식각 공정은 식각 균일도(etch uniformity)를 고려하여 과도식각을 실시하여야 한다. 이로 인하여 제1 소오스/드레인 영역(113)의 일부가 식각되는 현상이 발생한다. 이에 따라, 도 7에 도시된 바와 같이 초기의 접합깊이에 비하여 얕은 접합깊이를 갖는 변형된 제1 소오스/드레인 영역(113a)이 형성된다. 이와 같이 형성된 변형된 제1 소오스/드레인 영역(113a)은 매우 얕은 접합깊이를 가지므로 그 저항이 증가하고 후속공정에서 상기 변형된 제1 소오스/드레인 영역(113a)을 노출시키는 콘택홀을 형성할 때 식각 공정 여유도(margin)가 감소하여 반도체 소자의 제조공정을 어렵게 만든다. 이에 따라, 상기 변형된 소오스/드레인 영역(113a)의 접합깊이를 증가시키기 위한 수단이 요구된다. 이에 대한 구체적인 방법이 도 8에서 설명되어진다.
도 8은 본 발명의 특징요소인 제2 소오스/드레인 영역(117)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 변형된 소오스/드레인 영역(113a)이 형성된 결과물 전면에 게이트 전극(111), 스페이서(115), 및 소자분리막(105)을 이온주입 마스크로하여 제2 도전형의 불순물, 예컨대 인(P)이온을 제2 도우즈, 예컨대 5.0 S1012내지 5.0 S1014ion atoms/㎠의 낮은 도우즈로 주입함으로써, 상기 스페이서(115) 및 소자분리막(105) 사이에 노출된 변형된 제1 소오스/드레인 영역(113a)에 소정의 깊이를 갖는 N형의 제2 소오스/드레인 영역(117)을 형성한다. 이와 같이 제2 소오스/드레인 영역(117)을 형성하면, 도 8에 도시된 바와 같이 스페이서(115) 하부에 변형된 제1 소오스/드레인 영역(113a)의 일부가 잔존하고, 상기 잔존하는 변형된 제1 소오스/드레인 영역(113a) 및 소자분리막(105) 사이에 도 6에 도시된 제1 소오스/드레인 영역(113)의 접합깊이와 동일하거나 더 깊은 접합깊이를 갖는 제2 소오스/드레인 영역(117)을 형성할 수 있다. 상기 스페이서(115) 하부에 잔존하는 변형된 제1 소오스/드레인 영역(113a) 및 상기 제2 소오스/드레인 영역(117)은 셀 트랜지스터의 소오스/드레인 영역을 구성한다.
도 9는 소오스/드레인 영역을 노출시키는 콘택홀(H)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 소오스/드레인 영역이 형성된 결과물 전면에 층간절연막(119)을 형성하고, 이를 패터닝하여 상기 소오스/드레인 영역, 즉 제2 소오스/드레인 영역(117)을 노출시키는 콘택홀(H)을 형성한다. 이때, 층간절연막을 패터닝하기 위한 식각공정시 식각 균일도(etch uniformity)를 고려하여 과도식각 공정을 실시하여야 한다. 이로 인하여 콘택홀(H)에 의해 노출되는 제2 소오스/드레인 영역(117)의 표면이 식각된 변형된 제2 소오스/드레인 영역(117a)이 형성된다. 그러나, 제2 소오스/드레인 영역(117)의 초기 접합깊이는 충분히 깊게 형성되어 콘택홀(H)을 형성하기 위한 과도식각 공정의 여유도를 증가시킬 수 있다. 이에 따라, 충분한 과도식각을 실시할 수 있으므로 제2 소오스/드레인 영역(117)이 완전히 노출되지 않는 콘택 불량(contact fail) 현상을 제거할 수 있음은 물론, 소오스/드레인 영역의 저항이 감소하는 현상을 방지할 수 있다. 여기서, 상기 콘택홀(H)은 디램 셀의 스토리지 전극 콘택홀 또는 비트라인 콘택홀에 해당한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 본 발명의 효과를 살펴보기 위하여, 종래기술에 의한 소오스/드레인 영역의 면저항(sheet resistance) 및 본 발명에 의한 소오스/드레인 영역의 면저항에 대하여 시뮬레이션한 결과를 아래의 표에 나타내었다. 여기서, 종래기술에 의한 소오스/드레인 영역은 인(P) 이온을 2.0 S1013ion atoms/㎠의 도우즈 및 30 KeV의 에너지로 이온주입하는 조건으로 시뮬레이션하였으며, 소오스/드레인 영역의 면저항은 스페이서 형성시 과도식각되는 깊이에 따라 각각 구하였다. 또한, 본 발명에 의한 제1 소오스/드레인 영역 및 제2 소오스/드레인 영역은 모두 인(P) 이온을 1.0 S1013ion atoms/㎠의 도우즈 및 30 KeV의 에너지로 이온주입하는 조건으로 시뮬레이션하였다.
[표 1]
Figure kpo00001
상기 표에 의하면, 스페이서를 형성하기 위한 이방성 식각공정시 소오스/드레인 영역(본 발명의 경우에 제1 소오스/드레인 영역)이 과도식각되는 깊이가 동일한 경우에 있어서, 종래기술에 비하여 본 발명에 의한 소오스/드레인 영역의 면저항이 낮은 결과를 보인다. 이에 따라, 본 발명에 의하면, 낮은 저항을 갖는 소오스/드레인 영역을 구현할 수 있으므로 셀 트랜지스터의 전기적인 특성, 예컨대 구동전류 특성을 개선시킬 수 있다.
도 10은 본 발명 및 종래기술에 의해 형성된 셀 트랜지스터의 드레인 포화전류(Idsat;drain saturation current) 특성을 함께 도시한 그래프이고, 도 11은 본 발명 및 종래기술에 의해 형성된 소오스/드레인 영역의 콘택저항(Rc) 특성을 함께 도시한 그래프이다. 도 10의 x축 및 y축은 각각 드레인 포화전류 및 드레인 포화전류의 축적분포율(cumulative distribution rate)을 나타내고, 도 11의 x축 및 y축은 각각 소오스/드레인 영역의 콘택저항 및 콘택저항의 축적분포율을 나타낸다. 여기서, 셀 트랜지스터의 게이트 절연막은 70Å의 열산화막으로 형성하였고, 소오스/드레인 영역을 형성하기 위한 이온주입 공정은 상기 표에서 설명한 조건으로 실시하였다. 그리고, 본 발명의 문턱전압 조절영역은 붕소이온을 30 KeV의 에너지와 8.0 S1012ion atoms/㎠의 도우즈로 이온주입하는 깊은 이온주입 공정 및 불화붕소 이온을 40 KeV의 에너지와 1.0 S1013ion atoms/㎠의 도우즈로 이온주입하는 얕은 이온주입 공정을 사용하여 형성하였다. 또한, 드레인 포화전류 측정에 사용된 셀 트랜지스터의 유효채널 길이(effective channel length) 및 유효채널 폭(effective channel width)은 각각 0.16㎛ 및 0.2㎛이었다. 드레인 포화전류를 측정하기 위하여 셀 트랜지스터의 게이트 전극 및 드레인 영역에는 모두 2.0볼트를 인가하였고, P웰 영역에는 -1볼트의 백 게이트 바이어스(back gate bias)를 인가하였다. 콘택저항은 0.13㎛ S0.13㎛의 크기를 갖는 콘택홀 패턴을 측정한 결과이다.
도 10 및 도 11을 참조하면, 종래기술에 의한 셀 트랜지스터들의 약 60%는 4(㎂) 이하의 드레인 포화전류를 보이고 나머지 40%의 셀 트랜지스터들은 4(㎂) 내지 9(㎂)의 값을 보이는 반면에, 본 발명에 의한 셀 트랜지스터들은 모두 4(㎂) 내지 9(㎂)의 드레인 포화전류를 보인다. 또한, 종래기술에 의한 셀 트랜지스터들의 소오스/드레인 콘택저항은 5(㏀) 내지 700(㏀)의 값을 보이는 반면에, 본 발명에 의한 소오스/드레인 콘택저항은 20(㏀) 내지 40(㏀)의 범위 내에 균일하게 분포하는 결과를 보인다.
상기 결과들로부터 본 발명에 의한 셀 트랜지스터의 소오스/드레인 영역의 접합깊이는 종래기술에 비하여 더 깊게 형성됨을 알 수 있다. 이에 따라, 소오스/드레인 영역의 면저항이 감소되어 셀 트랜지스터의 드레인 전류 특성이 개선되고, 콘택홀을 형성하기 위한 식각공정시 과도식각에 대한 공정여유도가 증가하는 효과를 얻을 수 있다.

Claims (9)

  1. 제1 도전형의 반도체 기판의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역 표면에 제1 도전형의 문턱전압 조절 영역을 형성하는 단계;
    상기 활성영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 소정영역 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 및 상기 소자분리막을 이온주입 마스크로하여 제2 도전형의 불순물을 제1 도우즈로 이온주입함으로써, 상기 게이트 전극을 마주보는 활성영역 표면에 제2 도전형의 제1 소오스/드레인 영역을 형성하는 단계;
    상기 게이트 전극 측벽에 스페이서를 형성하는 단계; 및
    상기 게이트 전극, 상기 스페이서 및 상기 소자분리막을 이온주입 마스크로하여 제2 도전형의 불순물을 제2 도우즈로 이온주입함으로써, 상기 스페이서 및 상기 소자분리막 사이의 제1 소오스/드레인 영역에 제2 도전형의 제2 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 셀 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 제1 도전형은 P형인 것을 특징으로 하는 디램 셀 트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 제2 도전형은 N형인 것을 특징으로 하는 디램 셀 트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 제1 도전형의 문턱전압 조절영역을 형성하는 단계는
    상기 소자분리막이 형성된 결과물의 활성영역 표면에 깊은 이온주입 공정(deep ion implantation process) 및 얕은 이온주입 공정(shallow ion implatation process)을 실시하여 형성하는 것을 특징으로 하는 디램 셀 트랜지스터 제조방법.
  5. 제4항에 있어서, 상기 깊은 이온주입 공정은 붕소 이온을 20 KeV 내지 50 KeV의 에너지로 이온주입하는 것을 특징으로 하는 디램 셀 트랜지스터 제조방법.
  6. 제4항에 있어서, 상기 얕은 이온주입 공정은 불화붕소 이온을 20 KeV 내지 60 KeV의 에너지로 이온주입하는 것을 특징으로 하는 디램 셀 트랜지스터 제조방법.
  7. 제4항에 있어서, 상기 얕은 이온주입 공정 및 상기 깊은 이온주입 공정은 5.0 S1012내지 5.0 S1013ion atoms/㎠의 도우즈로 실시하는 것을 특징으로 하는 디램 셀 트랜지스터 제조방법.
  8. 제1항에 있어서, 상기 제1 도우즈 및 제2 도우즈는 5.0 S1012내지 5.0 S1014ion atoms/㎠ 인 것을 특징으로 하는 디램 셀 트랜지스터 제조방법.
  9. 제1항에 있어서, 상기 소자분리막은 트렌치 소자분리방법으로 형성하는 것을 특징으로 하는 디램 셀 트랜지스터 제조방법.
KR1019970004772A 1997-02-17 1997-02-17 디램 셀 트랜지스터의 제조방법 KR100213232B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970004772A KR100213232B1 (ko) 1997-02-17 1997-02-17 디램 셀 트랜지스터의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970004772A KR100213232B1 (ko) 1997-02-17 1997-02-17 디램 셀 트랜지스터의 제조방법

Publications (2)

Publication Number Publication Date
KR19980068261A KR19980068261A (ko) 1998-10-15
KR100213232B1 true KR100213232B1 (ko) 1999-08-02

Family

ID=19497257

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970004772A KR100213232B1 (ko) 1997-02-17 1997-02-17 디램 셀 트랜지스터의 제조방법

Country Status (1)

Country Link
KR (1) KR100213232B1 (ko)

Also Published As

Publication number Publication date
KR19980068261A (ko) 1998-10-15

Similar Documents

Publication Publication Date Title
US5937297A (en) Method for making sub-quarter-micron MOSFET
KR100568854B1 (ko) 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법
US7268043B2 (en) Semiconductor device and method of manufacturing the same
KR100712989B1 (ko) 리세스 채널 및 비대칭접합 구조를 갖는 반도체 소자의제조방법
KR100391959B1 (ko) 반도체 장치 및 제조 방법
KR100341182B1 (ko) 반도체소자의 모스 트랜지스터 형성방법
KR100541373B1 (ko) 리프레시타임을 개선시킨 반도체소자의 제조 방법
KR100213232B1 (ko) 디램 셀 트랜지스터의 제조방법
KR20000060696A (ko) 반도체 소자 및 그 제조방법
KR100587632B1 (ko) 비대칭 소스/드레인을 갖는 메모리셀트랜지스터 및 그의제조방법
KR100904421B1 (ko) 반도체 메모리 소자의 제조방법
KR20030013624A (ko) 노치부가 있는 게이트 전극을 갖춘 반도체 소자 및 그제조 방법
KR20040103507A (ko) 트랜지스터의 제조방법
KR100434955B1 (ko) 반도체 소자의 ｃｍｏｓ 및 그 제조 방법
KR0142787B1 (ko) 모스 트랜지스터 제조방법
TW202414841A (zh) 電晶體結構
KR940009366B1 (ko) 듀얼 폴리 게이트 구조를 구비한 반도체 장치 및 그 제조방법
KR20040046165A (ko) 반도체소자의 게이트 제조방법
KR100541681B1 (ko) 반도체 소자의 비대칭 접합 형성방법
KR19990074932A (ko) 반도체소자의 모스 트랜지스터 형성방법
KR20020056638A (ko) 반도체 소자의 제조방법
KR20050001724A (ko) 반도체 소자의 셀 제조 방법
GB2397693A (en) Semiconductor device and method of manufacture
KR20040059386A (ko) 반도체 소자의 제조 방법
KR20050023874A (ko) 반도체소자의 트랜지스터 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070418

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee