JPH11274472A - 電荷転送素子 - Google Patents
電荷転送素子Info
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- JPH11274472A JPH11274472A JP7878398A JP7878398A JPH11274472A JP H11274472 A JPH11274472 A JP H11274472A JP 7878398 A JP7878398 A JP 7878398A JP 7878398 A JP7878398 A JP 7878398A JP H11274472 A JPH11274472 A JP H11274472A
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Abstract
(57)【要約】
【課題】 電荷転送素子の出力感度を向上する。
【解決手段】 電荷転送素子の出力側の拡散層８から取
り出される電位ＶFDをソースフォロワ回路で取り出す。
ソースフォロワ回路を構成するトランジスタＴ１、Ｔ２
のうち、拡散層８にゲートが接続されるトランジスタＴ
１をＬＤＤ構造としてゲートの容量を小さくする。
り出される電位ＶFDをソースフォロワ回路で取り出す。
ソースフォロワ回路を構成するトランジスタＴ１、Ｔ２
のうち、拡散層８にゲートが接続されるトランジスタＴ
１をＬＤＤ構造としてゲートの容量を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、情報電荷を所定の
クロックに従って転送する電荷転送素子に関する。
クロックに従って転送する電荷転送素子に関する。
【０００２】
【従来の技術】情報電荷を転送する電荷転送素子の出力
部においては、転送出力される情報電荷を電気的に独立
した拡散領域に一旦蓄積し、その拡散領域の電位の変動
を電圧値として取り出すフローティングディフュージョ
ンアンプが設けられる。一般的に、フローティングディ
フュージョンアンプは、出力インピーダンスが低いた
め、ＭＯＳトランジスタをソースフォロワ接続したソー
スフォロワ回路により出力を取り出すように構成され
る。
部においては、転送出力される情報電荷を電気的に独立
した拡散領域に一旦蓄積し、その拡散領域の電位の変動
を電圧値として取り出すフローティングディフュージョ
ンアンプが設けられる。一般的に、フローティングディ
フュージョンアンプは、出力インピーダンスが低いた
め、ＭＯＳトランジスタをソースフォロワ接続したソー
スフォロワ回路により出力を取り出すように構成され
る。
【０００３】図３は、電荷転送素子の概略を示す構成図
であり、図４は、そのＸ−Ｘ線の断面図である。半導体
基板１は、単結晶シリコンからなり、例えば、Ｐ型の導
電型を示す。分離領域２は、厚い酸化シリコン膜によっ
て形成され、電荷の転送経路となるチャネル領域３を区
画する。チャネル領域３は、半導体基板１とは逆のＮ型
の導電型を示し、一方向に延在するように形成される。
ゲート絶縁膜４は、酸化シリコン膜からなり、チャネル
領域３を被うようにして形成される。複数の転送電極５
ａ、５ｂは、多結晶シリコンからなり、チャネル領域３
を横切るようにしてゲート絶縁膜４上に互いに平行に２
層で配置される。この転送電極５ａ、５ｂは、隣どうし
が共通に接続され、多相の転送クロックφhが印加され
る。これにより、チャネル領域３内のポテンシャルが周
期的に制御され、パケット単位の情報電荷がチャネル領
域３に沿って転送されるようになる。出力制御電極６
は、チャネル領域３の出力側の端部に、転送電極５ａ、
５ｂと平行に配置される。この出力制御電極６には、チ
ャネル領域３の出力側で一定のポテンシャル障壁を形成
する一定の制御電位ＶGが印加される。
であり、図４は、そのＸ−Ｘ線の断面図である。半導体
基板１は、単結晶シリコンからなり、例えば、Ｐ型の導
電型を示す。分離領域２は、厚い酸化シリコン膜によっ
て形成され、電荷の転送経路となるチャネル領域３を区
画する。チャネル領域３は、半導体基板１とは逆のＮ型
の導電型を示し、一方向に延在するように形成される。
ゲート絶縁膜４は、酸化シリコン膜からなり、チャネル
領域３を被うようにして形成される。複数の転送電極５
ａ、５ｂは、多結晶シリコンからなり、チャネル領域３
を横切るようにしてゲート絶縁膜４上に互いに平行に２
層で配置される。この転送電極５ａ、５ｂは、隣どうし
が共通に接続され、多相の転送クロックφhが印加され
る。これにより、チャネル領域３内のポテンシャルが周
期的に制御され、パケット単位の情報電荷がチャネル領
域３に沿って転送されるようになる。出力制御電極６
は、チャネル領域３の出力側の端部に、転送電極５ａ、
５ｂと平行に配置される。この出力制御電極６には、チ
ャネル領域３の出力側で一定のポテンシャル障壁を形成
する一定の制御電位ＶGが印加される。
【０００４】リセット電極７は、多結晶シリコンからな
り、出力制御電極６から一定の距離を隔ててチャネル領
域３を横切るようにしてゲート絶縁膜４上に配置され
る。このリセット電極７には、転送クロックφhに同期
したリセットクロックφRが印加される。第１の拡散層
８は、出力制御電極６とリセット電極７との間の半導体
基板１の表面領域に、電気的に独立して形成される。こ
の第１の拡散層８は、チャネル領域３よりも不純物濃度
が高いＮ型に形成され、出力制御電極６の下のチャネル
領域３に形成されるポテンシャル障壁を越えて転送出力
される情報電荷を一時的に蓄積する。即ち、第１の拡散
層８は、転送出力される情報電荷をパケット毎に蓄積す
ることにより、その電荷量に応じて電位ＶFDを変動させ
るように構成され、電荷量を電圧値に変換して取り出す
フローティングディフュージョンアンプとなる。第２の
拡散層９は、リセット電極７の第１の拡散層８側とは反
対側の半導体基板１の表面領域に形成され、一定の電位
ＶRDに固定される。以上のリセット電極７、第１及び第
２の拡散層８、９によりリセットトランジスタが形成さ
れ、第１の拡散層８に蓄積される情報電荷がリセットク
ロックφRに応答して第２の拡散層９へ排出される。
り、出力制御電極６から一定の距離を隔ててチャネル領
域３を横切るようにしてゲート絶縁膜４上に配置され
る。このリセット電極７には、転送クロックφhに同期
したリセットクロックφRが印加される。第１の拡散層
８は、出力制御電極６とリセット電極７との間の半導体
基板１の表面領域に、電気的に独立して形成される。こ
の第１の拡散層８は、チャネル領域３よりも不純物濃度
が高いＮ型に形成され、出力制御電極６の下のチャネル
領域３に形成されるポテンシャル障壁を越えて転送出力
される情報電荷を一時的に蓄積する。即ち、第１の拡散
層８は、転送出力される情報電荷をパケット毎に蓄積す
ることにより、その電荷量に応じて電位ＶFDを変動させ
るように構成され、電荷量を電圧値に変換して取り出す
フローティングディフュージョンアンプとなる。第２の
拡散層９は、リセット電極７の第１の拡散層８側とは反
対側の半導体基板１の表面領域に形成され、一定の電位
ＶRDに固定される。以上のリセット電極７、第１及び第
２の拡散層８、９によりリセットトランジスタが形成さ
れ、第１の拡散層８に蓄積される情報電荷がリセットク
ロックφRに応答して第２の拡散層９へ排出される。
【０００５】ソースフォロワ回路１０は、電源接地間に
それぞれ直列に接続されたトランジスタＴ１、Ｔ２から
なり、例えば、３段構成として、１段目のトランジスタ
Ｔ１のゲートに第１の拡散層８の電位ＶFDを受け、３段
目のトランジスタＴ１のソース側から出力電位Ｖoutを
出力する。このとき、接地側のトランジスタＴ２のゲー
トには、トランジスタＴ２の抵抗値、即ち、ソースフォ
ロワ回路１０のゲインを制御する制御電位Ｖcが印加さ
れる。このようなソースフォロワ回路１０によれば、第
１の拡散層８から得られれる電位ＶFDの出力インピーダ
ンスが小さい場合でも、十分な駆動能力を有する出力電
位Ｖoutを得ることができる。
それぞれ直列に接続されたトランジスタＴ１、Ｔ２から
なり、例えば、３段構成として、１段目のトランジスタ
Ｔ１のゲートに第１の拡散層８の電位ＶFDを受け、３段
目のトランジスタＴ１のソース側から出力電位Ｖoutを
出力する。このとき、接地側のトランジスタＴ２のゲー
トには、トランジスタＴ２の抵抗値、即ち、ソースフォ
ロワ回路１０のゲインを制御する制御電位Ｖcが印加さ
れる。このようなソースフォロワ回路１０によれば、第
１の拡散層８から得られれる電位ＶFDの出力インピーダ
ンスが小さい場合でも、十分な駆動能力を有する出力電
位Ｖoutを得ることができる。
【０００６】
【発明が解決しようとする課題】電荷転送素子の出力部
においては、転送出力される電荷パケットを第１の拡散
層８に一時的に蓄積し、そのときの第１の拡散層８の電
位ＶFDの変化が出力信号として取り出される。このた
め、出力感度を向上するには、第１の拡散層８の容量及
び第１の拡散層８に接続される配線の容量を小さくする
ことが望ましい。一方、ソースフォロワ回路１０からの
出力電位Ｖoutで十分な駆動能力を得るには、各トラン
ジスタＴ１、Ｔ２のサイズを大きくして電流容量を大き
くする必要がある。しかしながら、トランジスタＴ１の
サイズが大きくなると、ゲート容量が大きくなるため、
第１の拡散層８に接続される配線の容量が増大し、結果
的に出力部の出力感度を低下させることになる。
においては、転送出力される電荷パケットを第１の拡散
層８に一時的に蓄積し、そのときの第１の拡散層８の電
位ＶFDの変化が出力信号として取り出される。このた
め、出力感度を向上するには、第１の拡散層８の容量及
び第１の拡散層８に接続される配線の容量を小さくする
ことが望ましい。一方、ソースフォロワ回路１０からの
出力電位Ｖoutで十分な駆動能力を得るには、各トラン
ジスタＴ１、Ｔ２のサイズを大きくして電流容量を大き
くする必要がある。しかしながら、トランジスタＴ１の
サイズが大きくなると、ゲート容量が大きくなるため、
第１の拡散層８に接続される配線の容量が増大し、結果
的に出力部の出力感度を低下させることになる。
【０００７】そこで本発明は、出力の駆動能力を低下さ
せることなく、出力部の出力感度を向上することを目的
とする。
せることなく、出力部の出力感度を向上することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、所定の転送クロックに従って情報電荷パケットを一
方向へ転送する電荷転送部と、上記電荷転送部から情報
電荷パケットを受け取り、電荷量に応じた電圧値を取り
出す出力部と、を有する電荷転送素子であって、上記出
力部は、上記情報電荷パケットを蓄積する容量と、上記
容量の電位を上記電荷転送部の転送駆動のタイミングに
同期して所定電位に設定するリセットトランジスタと、
上記容量にソースフォロワ接続されて上記容量の電位変
化を取り出す出力トランジスタと、を備え、上記出力ト
ランジスタは、ドレインの不純物濃度がゲート電極側で
２段階に低くなることにある。
解決するために成されたもので、その特徴とするところ
は、所定の転送クロックに従って情報電荷パケットを一
方向へ転送する電荷転送部と、上記電荷転送部から情報
電荷パケットを受け取り、電荷量に応じた電圧値を取り
出す出力部と、を有する電荷転送素子であって、上記出
力部は、上記情報電荷パケットを蓄積する容量と、上記
容量の電位を上記電荷転送部の転送駆動のタイミングに
同期して所定電位に設定するリセットトランジスタと、
上記容量にソースフォロワ接続されて上記容量の電位変
化を取り出す出力トランジスタと、を備え、上記出力ト
ランジスタは、ドレインの不純物濃度がゲート電極側で
２段階に低くなることにある。
【０００９】本発明によれば、出力トランジスタのドレ
インの不純物濃度をゲート電極側で低くなるようにした
ことで、ゲート電極とドレイン領域との結合容量が小さ
くなり、ゲート電極の寄生容量が低減される。従って、
このゲート電極に接続される容量を小さくすることがで
きる。
インの不純物濃度をゲート電極側で低くなるようにした
ことで、ゲート電極とドレイン領域との結合容量が小さ
くなり、ゲート電極の寄生容量が低減される。従って、
このゲート電極に接続される容量を小さくすることがで
きる。
【００１０】
【発明の実施の形態】図１は、本発明の電荷転送素子の
第１の実施形態を示す断面図である。この図において、
半導体基板１上に形成される分離領域２から第２の拡散
層９までの構成は、図３と同一であり、それらの部分に
ついての説明は省略する。本発明の特徴とするところ
は、第１の拡散層８から取り出される電位ＶFDを受ける
ソースフォロワ回路を構成するトランジスタをＬＤＤ(L
ightly Doped Drain)構造としたことを特徴としてい
る。
第１の実施形態を示す断面図である。この図において、
半導体基板１上に形成される分離領域２から第２の拡散
層９までの構成は、図３と同一であり、それらの部分に
ついての説明は省略する。本発明の特徴とするところ
は、第１の拡散層８から取り出される電位ＶFDを受ける
ソースフォロワ回路を構成するトランジスタをＬＤＤ(L
ightly Doped Drain)構造としたことを特徴としてい
る。
【００１１】半導体基板１１は、半導体基板１に連続す
るＰ型の導電型を示す単結晶シリコンからなり、ソース
フォロワ回路を成す複数のトランジスタが形成される。
分離領域１２は、厚い酸化シリコン膜によって形成さ
れ、複数のトランジスタが形成される素子領域を区画す
る。ゲート絶縁膜１３は、酸化シリコン膜からなり、素
子領域を被うようにして形成される。第１のゲート電極
１４は、多結晶シリコンからなり、分離領域１２から離
れて素子領域を横断するように形成され、第１の拡散層
８から取り出される電位ＶFDが印加される。第２のゲー
ト電極１５は、第１のゲート電極１４と同様に多結晶シ
リコンからなり、第１のゲート電極１４から一定の距離
を隔てて平行に形成される。この第２のゲート電極１５
には、後述する第２のトランジスタＴ２の抵抗値を所望
の値に維持するように制御電位Ｖcが印加される。
るＰ型の導電型を示す単結晶シリコンからなり、ソース
フォロワ回路を成す複数のトランジスタが形成される。
分離領域１２は、厚い酸化シリコン膜によって形成さ
れ、複数のトランジスタが形成される素子領域を区画す
る。ゲート絶縁膜１３は、酸化シリコン膜からなり、素
子領域を被うようにして形成される。第１のゲート電極
１４は、多結晶シリコンからなり、分離領域１２から離
れて素子領域を横断するように形成され、第１の拡散層
８から取り出される電位ＶFDが印加される。第２のゲー
ト電極１５は、第１のゲート電極１４と同様に多結晶シ
リコンからなり、第１のゲート電極１４から一定の距離
を隔てて平行に形成される。この第２のゲート電極１５
には、後述する第２のトランジスタＴ２の抵抗値を所望
の値に維持するように制御電位Ｖcが印加される。
【００１２】第３の拡散層１６は、分離領域１２と第１
のゲート電極１４との間の素子領域に形成され、電源電
位ＶDDが印加される。この第３の拡散層１６は、第１の
ゲート電極１４との間に一定の間隙を形成し、この間隙
部分に低濃度拡散層１７が形成される。第３の拡散層１
６及び低濃度拡散層１７は、第１のゲート電極１４の側
壁にサイドウォールを形成した状態で１度目の不純物注
入を行い、その後、サイドウォールを除去して２度目の
注入を行うようにして形成される。第４の拡散層１８
は、第１のゲート電極１４と第２のゲート電極１６との
間の素子領域に形成される。この第４の拡散層１８は、
その電位ＶSDがソースフォロワ回路の出力として取り出
され、次段のソースフォロワ回路（図示せず）の入力に
接続される。さらに、第５の拡散層１９は、分離領域１
２と第２のゲート電極１５との間の素子領域に形成さ
れ、接地電位ＶSSが印加される。これにより、第３の拡
散層１６をドレインとすると共に第４の拡散層１８をソ
ースとし、ドレインに電源電位ＶDDが与えられたＮチャ
ンネル型の第１のＭＯＳトランジスタＴ１が形成され
る。そして、第４の拡散層１８をドレインとすると共に
第５の拡散層１９をソースとし、ソースに接地電位ＶSS
与えられたＮチャンネル型の第２のＭＯＳトランジスタ
Ｔ２が形成される。これらのトランジスタＴ１、Ｔ２は
第４の拡散層１８を共通とすることにより、電源接地間
に直列に接続されることになる。
のゲート電極１４との間の素子領域に形成され、電源電
位ＶDDが印加される。この第３の拡散層１６は、第１の
ゲート電極１４との間に一定の間隙を形成し、この間隙
部分に低濃度拡散層１７が形成される。第３の拡散層１
６及び低濃度拡散層１７は、第１のゲート電極１４の側
壁にサイドウォールを形成した状態で１度目の不純物注
入を行い、その後、サイドウォールを除去して２度目の
注入を行うようにして形成される。第４の拡散層１８
は、第１のゲート電極１４と第２のゲート電極１６との
間の素子領域に形成される。この第４の拡散層１８は、
その電位ＶSDがソースフォロワ回路の出力として取り出
され、次段のソースフォロワ回路（図示せず）の入力に
接続される。さらに、第５の拡散層１９は、分離領域１
２と第２のゲート電極１５との間の素子領域に形成さ
れ、接地電位ＶSSが印加される。これにより、第３の拡
散層１６をドレインとすると共に第４の拡散層１８をソ
ースとし、ドレインに電源電位ＶDDが与えられたＮチャ
ンネル型の第１のＭＯＳトランジスタＴ１が形成され
る。そして、第４の拡散層１８をドレインとすると共に
第５の拡散層１９をソースとし、ソースに接地電位ＶSS
与えられたＮチャンネル型の第２のＭＯＳトランジスタ
Ｔ２が形成される。これらのトランジスタＴ１、Ｔ２は
第４の拡散層１８を共通とすることにより、電源接地間
に直列に接続されることになる。
【００１３】ここで、第１のＭＯＳトランジスタＴ１
は、ドレイン領域（第３の拡散層１６）の不純物濃度が
ゲート電極１４側で低くなる、いわゆる、ＬＤＤ構造を
成しており、ゲート・ドレイン間の結合容量が低減され
ている。ＭＯＳトランジスタＴ１のゲートの容量は、ゲ
ート自体の寄生容量や基板側の各領域に対する結合容量
等に起因するため、ゲート・ドレイン間の結合容量が低
減さている分だけゲートの容量は小さくなっている。従
って、第１のゲート電極１４が接続される第１の拡散層
８の寄生容量を小さくすることができ、電荷量に対する
第１の拡散層８の電位ＶFDの変化割合、即ち、出力感度
を向上することができる。
は、ドレイン領域（第３の拡散層１６）の不純物濃度が
ゲート電極１４側で低くなる、いわゆる、ＬＤＤ構造を
成しており、ゲート・ドレイン間の結合容量が低減され
ている。ＭＯＳトランジスタＴ１のゲートの容量は、ゲ
ート自体の寄生容量や基板側の各領域に対する結合容量
等に起因するため、ゲート・ドレイン間の結合容量が低
減さている分だけゲートの容量は小さくなっている。従
って、第１のゲート電極１４が接続される第１の拡散層
８の寄生容量を小さくすることができ、電荷量に対する
第１の拡散層８の電位ＶFDの変化割合、即ち、出力感度
を向上することができる。
【００１４】図２は、本発明の電荷転送素子の第２の実
施形態を示す断面図である。この図においては、ソース
フォロワ回路を構成する第１及び第２のＭＯＳトランジ
スタＴ１、Ｔ２の部分のみを示している。この実施形態
においては、第１のＭＯＳトランジスタＴ１'のドレイ
ン領域を２重拡散構造、いわゆる、ＤＤＤ(Double Diff
used Drain)構造としたことに特徴がある。即ち、不純
物濃度の低いＮ型の低濃度拡散層１７'を形成したの
ち、その中に、高濃度のＮ型の第３の拡散層１６'を形
成するようにして、第１のゲート電極１４と第３の拡散
層１６'との間に低濃度領域１７'を設けることができ
る。尚、第１及び第２のゲート電極１４、１５と第４及
び第５の拡散層１８、１９とは、図１に示す第１の実施
形態と同一の構造である。
施形態を示す断面図である。この図においては、ソース
フォロワ回路を構成する第１及び第２のＭＯＳトランジ
スタＴ１、Ｔ２の部分のみを示している。この実施形態
においては、第１のＭＯＳトランジスタＴ１'のドレイ
ン領域を２重拡散構造、いわゆる、ＤＤＤ(Double Diff
used Drain)構造としたことに特徴がある。即ち、不純
物濃度の低いＮ型の低濃度拡散層１７'を形成したの
ち、その中に、高濃度のＮ型の第３の拡散層１６'を形
成するようにして、第１のゲート電極１４と第３の拡散
層１６'との間に低濃度領域１７'を設けることができ
る。尚、第１及び第２のゲート電極１４、１５と第４及
び第５の拡散層１８、１９とは、図１に示す第１の実施
形態と同一の構造である。
【００１５】図２に示すようなＤＤＤ構造のＭＯＳトラ
ンジスタＴ１'においても、図１に示すＬＤＤ構造と同
様に、ＭＯＳトランジスタＴ１'のゲート容量を低減す
ることができるため、第１のゲート電極１４'に接続さ
れる第１の拡散層８の容量を小さくして出力感度を向上
することができる。上述の実施形態においては、ＬＤＤ
構造あるいはＤＤＤ構造を第１のＭＯＳトランジスタＴ
１、Ｔ１'のドレイン側にのみ採用した場合を例示して
いるが、ソース領域側も同様にＬＤＤ構造あるいはＤＤ
Ｄ構造としてもよい。
ンジスタＴ１'においても、図１に示すＬＤＤ構造と同
様に、ＭＯＳトランジスタＴ１'のゲート容量を低減す
ることができるため、第１のゲート電極１４'に接続さ
れる第１の拡散層８の容量を小さくして出力感度を向上
することができる。上述の実施形態においては、ＬＤＤ
構造あるいはＤＤＤ構造を第１のＭＯＳトランジスタＴ
１、Ｔ１'のドレイン側にのみ採用した場合を例示して
いるが、ソース領域側も同様にＬＤＤ構造あるいはＤＤ
Ｄ構造としてもよい。
【００１６】
【発明の効果】本発明によれば、出力電位を取り出すソ
ースフォロワ回路のトランジスタのゲート容量を小さく
することができ、素子の出力側で情報電荷を受ける拡散
層の寄生容量を小さくして出力感度を向上することがで
きる。
ースフォロワ回路のトランジスタのゲート容量を小さく
することができ、素子の出力側で情報電荷を受ける拡散
層の寄生容量を小さくして出力感度を向上することがで
きる。
【図１】本発明の電荷転送素子の第１の実施形態を示す
断面図である。
断面図である。
【図２】本発明の電荷転送素子の第２の実施形態を示す
断面図である。
断面図である。
【図３】従来の電荷転送素子の概略を示す構成図であ
る。
る。
【図４】従来の電荷転送素子の構成を示す断面図であ
る。
る。
１、１１ 半導体基板 ２、１２ 分離領域 ３ チャネル領域 ４、１３ ゲート絶縁膜 ５ａ、５ｂ 転送電極 ６ 出力制御電極 ７ リセット電極 ８、９、１６、１６'、１８、１９ 拡散層 １０ ソースフォロワ回路 １７、１７' 低濃度層
Claims (2)
- 【請求項１】 所定の転送クロックに従って情報電荷パ
ケットを一方向へ転送する電荷転送部と、上記電荷転送
部から情報電荷パケットを受け取り、電荷量に応じた電
圧値を取り出す出力部と、を有する電荷転送素子であっ
て、上記出力部は、上記情報電荷パケットを蓄積する容
量と、上記容量の電位を上記電荷転送部の転送駆動のタ
イミングに同期して所定電位に設定するリセットトラン
ジスタと、上記容量にソースフォロワ接続されて上記容
量の電位変化を取り出す出力トランジスタと、を備え、
上記出力トランジスタは、ドレインの不純物濃度がゲー
ト電極側で２段階に低くなることを特徴とする電荷転送
素子。 - 【請求項２】 上記出力部は、多段に接続された複数の
出力トランジスタを有し、少なくとも初段の出力トラン
ジスタは、ドレインの不純物濃度がゲート電極側で２段
階に低くなることを特徴とする請求項１に記載の電荷転
送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7878398A JPH11274472A (ja) | 1998-03-26 | 1998-03-26 | 電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7878398A JPH11274472A (ja) | 1998-03-26 | 1998-03-26 | 電荷転送素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274472A true JPH11274472A (ja) | 1999-10-08 |
Family
ID=13671497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7878398A Pending JPH11274472A (ja) | 1998-03-26 | 1998-03-26 | 電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274472A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319185A (ja) * | 2005-05-13 | 2006-11-24 | Sony Corp | 半導体装置およびその製造方法 |
| JP2007274162A (ja) * | 2006-03-30 | 2007-10-18 | Fujifilm Corp | 固体撮像素子およびその駆動方法 |
| US7855742B2 (en) | 2006-03-30 | 2010-12-21 | Fujifilm Corporation | Solid state imaging device with horizontal transfer paths and a driving method therefor |
-
1998
- 1998-03-26 JP JP7878398A patent/JPH11274472A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006319185A (ja) * | 2005-05-13 | 2006-11-24 | Sony Corp | 半導体装置およびその製造方法 |
| JP2007274162A (ja) * | 2006-03-30 | 2007-10-18 | Fujifilm Corp | 固体撮像素子およびその駆動方法 |
| US7855742B2 (en) | 2006-03-30 | 2010-12-21 | Fujifilm Corporation | Solid state imaging device with horizontal transfer paths and a driving method therefor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040427 |