JPH11260752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11260752A JPH11260752A JP6000098A JP6000098A JPH11260752A JP H11260752 A JPH11260752 A JP H11260752A JP 6000098 A JP6000098 A JP 6000098A JP 6000098 A JP6000098 A JP 6000098A JP H11260752 A JPH11260752 A JP H11260752A
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Abstract
(57)【要約】
【課題】ＳＯＩ構造はＳＩＭＯＸや張り合わせ法により
石英上に形成されるが、石英はシリコンと比べその熱伝
導率は２桁以上低い。そのため、内部で消費された電力
による温度上昇は通常のシリコンデバイスに比べ極めて
大きなものとなり、高速動作を目的としたＭＯＳデバイ
スや、大電流スイッチングを目的としたパワーデバイス
では実用上大きな問題となる。 【解決手段】シリコン基板中に炭素をイオン注入し、熱
処理することでＳｉＣ層を形成する。ＳｉＣのバンドギ
ャップは約３ｅＶであり、絶縁体としての性質を持つ。
しかも熱伝導率が石英に比べ一桁以上高いのでデバイス
の温度上昇を抑えることができる。
石英上に形成されるが、石英はシリコンと比べその熱伝
導率は２桁以上低い。そのため、内部で消費された電力
による温度上昇は通常のシリコンデバイスに比べ極めて
大きなものとなり、高速動作を目的としたＭＯＳデバイ
スや、大電流スイッチングを目的としたパワーデバイス
では実用上大きな問題となる。 【解決手段】シリコン基板中に炭素をイオン注入し、熱
処理することでＳｉＣ層を形成する。ＳｉＣのバンドギ
ャップは約３ｅＶであり、絶縁体としての性質を持つ。
しかも熱伝導率が石英に比べ一桁以上高いのでデバイス
の温度上昇を抑えることができる。
Description
【０００１】
【発明の属する技術分野】本発明は主に単結晶シリコン
−絶縁体構造を持つ基板の製造技術に関する。
−絶縁体構造を持つ基板の製造技術に関する。
【０００２】
【従来の技術】従来、単結晶シリコン−絶縁体基板（Ｓ
ｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ、以下ＳＯＩ
と略称する）の製造方法としてはシリコン薄膜と石英基
板とを張り合わせる方法や、シリコン基板中に酸素をイ
オン注入した後、アニール処理によりシリコン基板中に
石英領域を形成する方法などが知られていた。
ｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ、以下ＳＯＩ
と略称する）の製造方法としてはシリコン薄膜と石英基
板とを張り合わせる方法や、シリコン基板中に酸素をイ
オン注入した後、アニール処理によりシリコン基板中に
石英領域を形成する方法などが知られていた。
【０００３】しかしながら、これらの方法では得られる
シリコン薄膜は石英基板上に形成されることとなる。石
英は、シリコンと比べその熱伝導率は２桁以上低い。そ
のため、内部で消費された電力による温度上昇は通常の
シリコンデバイスに比べ極めて大きなものとなり、高速
動作を目的としたＭＯＳデバイスや、大電流スイッチン
グを目的としたパワーデバイスでは実用上極めて大きな
制限を受ける。
シリコン薄膜は石英基板上に形成されることとなる。石
英は、シリコンと比べその熱伝導率は２桁以上低い。そ
のため、内部で消費された電力による温度上昇は通常の
シリコンデバイスに比べ極めて大きなものとなり、高速
動作を目的としたＭＯＳデバイスや、大電流スイッチン
グを目的としたパワーデバイスでは実用上極めて大きな
制限を受ける。
【０００４】この問題点を回避するため、サファイヤ上
にシリコンをエピタキシャル成長する方法も知られてい
る。しかしながら、サファイア基板はそれ自体きわめて
高価であり、また大口径のものは入手が困難である。こ
の問題点を解決するためシリコン基板上にサファイヤを
エピタキシャル成長し、さらにその上にシリコンをエピ
タキシャル成長させるという方法が電子情報通信学会技
術研究報告ＳＤＭ９２−１１７に紹介されているが、格
子定数が４％以上異なるため良好な単結晶を得ることは
かなり困難である。
にシリコンをエピタキシャル成長する方法も知られてい
る。しかしながら、サファイア基板はそれ自体きわめて
高価であり、また大口径のものは入手が困難である。こ
の問題点を解決するためシリコン基板上にサファイヤを
エピタキシャル成長し、さらにその上にシリコンをエピ
タキシャル成長させるという方法が電子情報通信学会技
術研究報告ＳＤＭ９２−１１７に紹介されているが、格
子定数が４％以上異なるため良好な単結晶を得ることは
かなり困難である。
【０００５】そこで、本発明では従来のこのような問題
点を解決し、高速動作を目的としたＭＯＳデバイスや、
大電流スイッチングを目的としたパワーデバイスに適し
たＳＯＩ製造技術を提供することを目的としている。
点を解決し、高速動作を目的としたＭＯＳデバイスや、
大電流スイッチングを目的としたパワーデバイスに適し
たＳＯＩ製造技術を提供することを目的としている。
【０００６】
【０００７】
【課題を解決するための手段】従来のこのような問題点
を解決するため、本発明の半導体装置の製造方法は、シ
リコン単結晶半導体基板中に、炭素または炭素を含む分
子または炭素を含むクラスタを２×１０１６ｃｍ−２以
上の濃度でイオン注入する工程と１０５０℃以上の温度
で熱処理する工程とを有する事または、シリコン単結晶
半導体基板中に、ベリリウムを含むクラスタと酸素を２
×１０１７ｃｍ−２以上の濃度でイオン注入する工程と
１０００℃以上の温度で熱処理する工程とを有する事を
特徴とする。
を解決するため、本発明の半導体装置の製造方法は、シ
リコン単結晶半導体基板中に、炭素または炭素を含む分
子または炭素を含むクラスタを２×１０１６ｃｍ−２以
上の濃度でイオン注入する工程と１０５０℃以上の温度
で熱処理する工程とを有する事または、シリコン単結晶
半導体基板中に、ベリリウムを含むクラスタと酸素を２
×１０１７ｃｍ−２以上の濃度でイオン注入する工程と
１０００℃以上の温度で熱処理する工程とを有する事を
特徴とする。
【０００８】
【作用】シリコン基板中に炭素を加速エネルギー１Ｍｅ
Ｖ程度でイオン注入すると、０．５μｍ程度までは検出
限界以下でかつ１．７μｍ程度の深さで濃度の最大値を
持つ炭素のプロファイルが得られる。この状態で１２０
０℃程度の高温で処理すると基材のシリコンと炭素とが
反応して炭化珪素（ＳｉＣ）が生成される。ＳｉＣのバ
ンドギャップは約３ｅＶであり、意識的に不純物添加を
行わない限り絶縁体としての性質を持つ。そのため、Ｓ
ＯＩ構造を得ることができる。
Ｖ程度でイオン注入すると、０．５μｍ程度までは検出
限界以下でかつ１．７μｍ程度の深さで濃度の最大値を
持つ炭素のプロファイルが得られる。この状態で１２０
０℃程度の高温で処理すると基材のシリコンと炭素とが
反応して炭化珪素（ＳｉＣ）が生成される。ＳｉＣのバ
ンドギャップは約３ｅＶであり、意識的に不純物添加を
行わない限り絶縁体としての性質を持つ。そのため、Ｓ
ＯＩ構造を得ることができる。
【０００９】同様に、ベリリウムと酸素をイオン注入
し、熱処理を行った場合、ベリリウムと酸素の結合が強
いため、酸化ベリリウムが生成される。
し、熱処理を行った場合、ベリリウムと酸素の結合が強
いため、酸化ベリリウムが生成される。
【００１０】なお、イオン注入によりシリコン表面近傍
の結晶性は若干悪化するが、通常アニール処理で元通り
回復する。
の結晶性は若干悪化するが、通常アニール処理で元通り
回復する。
【００１１】ＳｉＣ、酸化ベリリウムとも熱伝導性は結
晶構造に若干依存するが石英に比べ一桁以上高いため同
じ程度の電力を消費させた場合の温度上昇率は一桁以上
下がることとなる。
晶構造に若干依存するが石英に比べ一桁以上高いため同
じ程度の電力を消費させた場合の温度上昇率は一桁以上
下がることとなる。
【００１２】
【発明の実施の形態】本発明の実施の形態について詳細
に説明する。
に説明する。
【００１３】図１は本発明の一実施例を説明するための
製造工程図であり、この図面に基づいて説明を進める。
製造工程図であり、この図面に基づいて説明を進める。
【００１４】面方位＜１００＞、比抵抗１０Ω・ｃｍで
ｎ形のシリコン基板１０１を硫酸と過酸化水素水の混合
溶液を用いて２０分洗浄した後、純水を用いて水洗し、
スピンドライヤーにて水を切り、乾燥させる。この処理
により、基板表面に残存している有機物、重金属などの
汚染物質を除去する。
ｎ形のシリコン基板１０１を硫酸と過酸化水素水の混合
溶液を用いて２０分洗浄した後、純水を用いて水洗し、
スピンドライヤーにて水を切り、乾燥させる。この処理
により、基板表面に残存している有機物、重金属などの
汚染物質を除去する。
【００１５】次に、弗酸と硝酸の混合溶液中で５分間洗
浄することでシリコン基板１０１に形成されている自然
酸化膜を除去する。次に、純水を用いて水洗し、スピン
ドライヤーにて水を切り、乾燥させる。
浄することでシリコン基板１０１に形成されている自然
酸化膜を除去する。次に、純水を用いて水洗し、スピン
ドライヤーにて水を切り、乾燥させる。
【００１６】次に５μｍ程度のフォトレジストをシリコ
ン基板１０１上に塗布した後、フォトリソグラフ工程に
よりマスクパターン１０２を形成する。レジスト膜厚が
通常の１μｍ程度と比べ厚いが、これはこの次の工程で
飛程が２μｍ程度あるイオン注入を行うためである（図
１−ａ）。
ン基板１０１上に塗布した後、フォトリソグラフ工程に
よりマスクパターン１０２を形成する。レジスト膜厚が
通常の１μｍ程度と比べ厚いが、これはこの次の工程で
飛程が２μｍ程度あるイオン注入を行うためである（図
１−ａ）。
【００１７】次に加速エネルギー１ＭｅＶ、ドーズ量５
×１０１７ｃｍ−２の条件で炭素をイオン注入する。こ
のイオン注入工程により、１．７μｍ程度の深さにピー
クを持ち、ピーク濃度で２×１０２２ｃｍ−３程度の濃
度を持つ炭素ドープ領域１０３が形成される（図１−
ｂ）。なお炭素イオンを注入したシリコン基板１０１内
の炭素の濃度の深さ方向の分布をグラフとして図中に示
した。
×１０１７ｃｍ−２の条件で炭素をイオン注入する。こ
のイオン注入工程により、１．７μｍ程度の深さにピー
クを持ち、ピーク濃度で２×１０２２ｃｍ−３程度の濃
度を持つ炭素ドープ領域１０３が形成される（図１−
ｂ）。なお炭素イオンを注入したシリコン基板１０１内
の炭素の濃度の深さ方向の分布をグラフとして図中に示
した。
【００１８】次にフォトレジストを除去する。イオン注
入のマスクとして使用されたフォトレジストは硬化して
いるため、酸化雰囲気を持つプラズマ中で灰化させてか
ら硫酸と過酸化水素水の混合溶液を用いて２０分洗浄し
た後、純水を用いて水洗し、スピンドライヤーにて水を
切り乾燥させる処理を行う。
入のマスクとして使用されたフォトレジストは硬化して
いるため、酸化雰囲気を持つプラズマ中で灰化させてか
ら硫酸と過酸化水素水の混合溶液を用いて２０分洗浄し
た後、純水を用いて水洗し、スピンドライヤーにて水を
切り乾燥させる処理を行う。
【００１９】次に、イオン注入した炭素と、基材のシリ
コンとを反応させるため１２５０℃、３時間のアニール
処理を行う（図１−ｃ）。このアニール処理により炭素
ドープ領域１０３の炭素は基板のシリコンと反応しＳｉ
Ｃ領域１０４が生成される。ＳｉＣのバンドギャップは
約３ｅＶであり、意識的に不純物添加を行わない限り絶
縁体としての性質を持つ。そのため、ＳＯＩ構造を得る
ことができる。また、多少組成がずれていてもシリコン
とＳｉＣは混晶としての性質をもつため絶縁性を有する
ことができる。
コンとを反応させるため１２５０℃、３時間のアニール
処理を行う（図１−ｃ）。このアニール処理により炭素
ドープ領域１０３の炭素は基板のシリコンと反応しＳｉ
Ｃ領域１０４が生成される。ＳｉＣのバンドギャップは
約３ｅＶであり、意識的に不純物添加を行わない限り絶
縁体としての性質を持つ。そのため、ＳＯＩ構造を得る
ことができる。また、多少組成がずれていてもシリコン
とＳｉＣは混晶としての性質をもつため絶縁性を有する
ことができる。
【００２０】なお、ここで用いるドーズ量についてであ
るが、電子情報通信学会技術研究報告ＳＤＭ９３−７０
に１．３ＭｅＶの加速エネルギーで５×１０１５ｃｍ
−２のドーズ量イオン注入し、１０００℃１６時間の熱
処理を行った場合でもＳｉＣが形成されているという報
告があるが、このドーズ量ではバンドギャップの変化は
１％以下でありバンドギャップ変調の効果は殆ど期待で
きない。
るが、電子情報通信学会技術研究報告ＳＤＭ９３−７０
に１．３ＭｅＶの加速エネルギーで５×１０１５ｃｍ
−２のドーズ量イオン注入し、１０００℃１６時間の熱
処理を行った場合でもＳｉＣが形成されているという報
告があるが、このドーズ量ではバンドギャップの変化は
１％以下でありバンドギャップ変調の効果は殆ど期待で
きない。
【００２１】素子分離を目的とした場合５×１０１６ｃ
ｍ−２程度のドーズ量は必要である。このドーズ量の
時、シリコンの５％程度炭素が導入されることとなり、
バンドギャップがシリコンと比べ１０％程度大きくなる
ため、素子分離として機能する。
ｍ−２程度のドーズ量は必要である。このドーズ量の
時、シリコンの５％程度炭素が導入されることとなり、
バンドギャップがシリコンと比べ１０％程度大きくなる
ため、素子分離として機能する。
【００２２】なお、ラッチアップ防止などを目的とする
場合には、２×１０１６ｃｍ−２程度でも有効である。
場合には、２×１０１６ｃｍ−２程度でも有効である。
【００２３】また、アニール温度であるが、ＳｉＣを生
成するためには高い温度をかける方が有効であり、１０
５０℃程度の温度が必要となる。勿論１０００℃程度で
もＳｉＣは形成できるが、形成に長時間かかるためあま
り好ましくない。勿論シリコンの融点以上では機能しな
いが、実用的には１３５０℃程度が処理温度の上限とな
る。これ以上の温度ではウェハを支えることがきわめて
困難となる。
成するためには高い温度をかける方が有効であり、１０
５０℃程度の温度が必要となる。勿論１０００℃程度で
もＳｉＣは形成できるが、形成に長時間かかるためあま
り好ましくない。勿論シリコンの融点以上では機能しな
いが、実用的には１３５０℃程度が処理温度の上限とな
る。これ以上の温度ではウェハを支えることがきわめて
困難となる。
【００２４】なお、この実施例ではフォトレジストによ
りパターンを形成しているが、勿論この工程は常に必要
ではなく、全面に行ってもよい。
りパターンを形成しているが、勿論この工程は常に必要
ではなく、全面に行ってもよい。
【００２５】さらに、本発明のプロセスを行った後、シ
リコン薄膜の厚さを調整するための機械化学研磨（ＣＭ
Ｐ）や犠牲酸化＋エッチングなどの工程を追加しても勿
論よい。
リコン薄膜の厚さを調整するための機械化学研磨（ＣＭ
Ｐ）や犠牲酸化＋エッチングなどの工程を追加しても勿
論よい。
【００２６】また、この実施例ではＳＯＩの例について
のみ説明したが、イオン注入条件を変えてもっと低エネ
ルギー、例えば１００ＫｅＶ程度の加速エネルギーでイ
オン注入を行えば、横方向の素子分離にも応用可能であ
る。特にＣＭＯＳで問題となるラッチアップ対策として
は、バンドギャップ変調をかけられるのできわめて有効
な手段となりうる。
のみ説明したが、イオン注入条件を変えてもっと低エネ
ルギー、例えば１００ＫｅＶ程度の加速エネルギーでイ
オン注入を行えば、横方向の素子分離にも応用可能であ
る。特にＣＭＯＳで問題となるラッチアップ対策として
は、バンドギャップ変調をかけられるのできわめて有効
な手段となりうる。
【００２７】また、ここでは炭素の例について説明した
が、注入するイオン種をベリリウムと酸素とし、アニー
ル温度を１１５０℃とすることで酸化ベリリウム層を持
つＳＯＩ構造とすることができる。この場合にはシリコ
ンとの混晶を形成しないため、最低でも２×１０１７ｃ
ｍ−２程度のドーズ量がないと絶縁層としての機能が弱
くなってしまう。また、ベリリウムと酸素との反応性が
高いことから、アニール温度は１０００℃程度でも行う
ことができる。
が、注入するイオン種をベリリウムと酸素とし、アニー
ル温度を１１５０℃とすることで酸化ベリリウム層を持
つＳＯＩ構造とすることができる。この場合にはシリコ
ンとの混晶を形成しないため、最低でも２×１０１７ｃ
ｍ−２程度のドーズ量がないと絶縁層としての機能が弱
くなってしまう。また、ベリリウムと酸素との反応性が
高いことから、アニール温度は１０００℃程度でも行う
ことができる。
【００２８】
【発明の効果】本発明による半導体装置の製造方法を用
いることで、従来のＳＯＩ構造と比較して放熱特性に対
して一桁以上の改善が実現し、高速デバイス、パワーデ
バイスの性能向上が可能となった。
いることで、従来のＳＯＩ構造と比較して放熱特性に対
して一桁以上の改善が実現し、高速デバイス、パワーデ
バイスの性能向上が可能となった。
【００２９】また、この製造方法では電子情報通信学会
技術研究報告ＳＤＭ９３−７０にも記載されているよう
に、鉄などの重金属をＳｉＣ中に捕捉する反応が副次的
に生じる。そのためデバイスを作製する領域の半導体の
特性はきわめて良好なものとなり、汚染に強い安定した
プロセスとなる。
技術研究報告ＳＤＭ９３−７０にも記載されているよう
に、鉄などの重金属をＳｉＣ中に捕捉する反応が副次的
に生じる。そのためデバイスを作製する領域の半導体の
特性はきわめて良好なものとなり、汚染に強い安定した
プロセスとなる。
【００３０】さらに、イオン注入＋熱処理だけの場合、
次に行うフォトリソグラフでのアライメント（位置合わ
せ）が困難になる場合が多いが、本発明の製造方法で
は、ＳｉＣを形成した部分の堆積が若干増えるために段
差が発生する。この段差を目印にアライメントを行うこ
とで次工程でのフォトリソグラフ工程を容易に行うこと
ができる。
次に行うフォトリソグラフでのアライメント（位置合わ
せ）が困難になる場合が多いが、本発明の製造方法で
は、ＳｉＣを形成した部分の堆積が若干増えるために段
差が発生する。この段差を目印にアライメントを行うこ
とで次工程でのフォトリソグラフ工程を容易に行うこと
ができる。
【図１】本発明の実施例を説明するための製造工程図。
１０１・・・シリコン基板 １０２・・・マスクパターン １０３・・・炭素ドープ領域 １０４・・・ＳｉＣ
Claims (2)
- 【請求項１】シリコン単結晶半導体基板中に、炭素また
は炭素を含む分子または炭素を含むクラスタを２×１０
１６ｃｍ−２以上の濃度でイオン注入する工程と１０５
０℃以上の温度で熱処理する工程とを有する事を特徴と
する半導体装置の製造方法。 - 【請求項２】シリコン単結晶半導体基板中に、ベリリウ
ムを含むクラスタと酸素を２×１０１７ｃｍ−２以上の
濃度でイオン注入する工程と１０００℃以上の温度で熱
処理する工程とを有する事を特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000098A JPH11260752A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000098A JPH11260752A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260752A true JPH11260752A (ja) | 1999-09-24 |
Family
ID=13129416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6000098A Withdrawn JPH11260752A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11260752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009518869A (ja) * | 2005-12-09 | 2009-05-07 | セムイクウィップ・インコーポレーテッド | 炭素クラスターの注入により半導体デバイスを製造するためのシステムおよび方法 |
| US7994573B2 (en) | 2007-12-14 | 2011-08-09 | Fairchild Semiconductor Corporation | Structure and method for forming power devices with carbon-containing region |
-
1998
- 1998-03-11 JP JP6000098A patent/JPH11260752A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009518869A (ja) * | 2005-12-09 | 2009-05-07 | セムイクウィップ・インコーポレーテッド | 炭素クラスターの注入により半導体デバイスを製造するためのシステムおよび方法 |
| US8530343B2 (en) | 2005-12-09 | 2013-09-10 | Semequip, Inc. | System and method for the manufacture of semiconductor devices by the implantation of carbon clusters |
| US7994573B2 (en) | 2007-12-14 | 2011-08-09 | Fairchild Semiconductor Corporation | Structure and method for forming power devices with carbon-containing region |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |