CN117153688A - SiC外延结构及其制备方法和应用 - Google Patents

SiC外延结构及其制备方法和应用 Download PDF

Info

Publication number
CN117153688A
CN117153688A CN202311174813.8A CN202311174813A CN117153688A CN 117153688 A CN117153688 A CN 117153688A CN 202311174813 A CN202311174813 A CN 202311174813A CN 117153688 A CN117153688 A CN 117153688A
Authority
CN
China
Prior art keywords
region
oxide layer
silicon oxide
sic
sic epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311174813.8A
Other languages
English (en)
Inventor
柴利林
彭虎
韩小朋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Longchi Semiconductor Technology Co ltd
Original Assignee
Suzhou Longchi Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Longchi Semiconductor Technology Co ltd filed Critical Suzhou Longchi Semiconductor Technology Co ltd
Priority to CN202311174813.8A priority Critical patent/CN117153688A/zh
Publication of CN117153688A publication Critical patent/CN117153688A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明公开了一种SiC外延结构及其制备方法和应用。SiC外延结构的制备方法包括：提供SiC外延片，SiC外延片的表层区域包括第一区域以及沿第一方向与第一区域邻接的第二区域；向第一区域内注入选定元素，以使第一区域的SiC晶体非晶化；在相同的氧化条件下对SiC外延片的第一区域和第二区域进行氧化处理，以将第一区域氧化形成第一氧化硅层，将第二区域氧化形成第二氧化硅层，第一氧化硅层的厚度大于第二氧化硅层的厚度，其中，第二区域为沟道区域，第一氧化硅层和第二氧化硅层整体作为栅氧层。本发明提高了非沟道区域的栅氧层的耐压效果，从而提高了器件的可靠性。

Description

SiC外延结构及其制备方法和应用
技术领域
本发明特别涉及一种SiC外延结构及其制备方法和应用，属于半导体技术领域。
背景技术
SiC器件作为三代半半导体的重要组成部分，其的研究在最近数十年取得了巨大的发展，但限制于其衬底缺陷，成品良率及栅氧界面层的质量问题，阻碍着SIC器件的快速发展。
工业上生产SiC器件时，一般采用直接氧化SiC生产栅氧SiO2，这种技术的优点是：生成的栅氧层较致密，强度高，有助于提高栅氧的击穿电压。但其存在以下缺点：生成的SiO2中的Si来自于SiC，反应会留下的C空位，使得栅氧界面层的质量变差，影响了器件的性能。针对直接氧化所存在的缺陷，为改善SiC器件栅氧界面层的质量，现有技术人员还采用在SiC上生成一层Si膜(CN 114023633 A)，生成的SiO2中的Si来自于Si膜，减少了SiC中Si的消耗，从而减少了C空位的量，改善了SiC和SiO2的界面层的质量。但由于生成的SiO2来自于沉积的Si膜，相比于SiC直接生成的Si02，其致密性相对差，强度相对低，导致栅氧的击穿电压变差。
发明内容
本发明的主要目的在于提供一种SiC外延结构及其制备方法和应用，从而克服先于技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明一方面提供了一种SiC外延结构的制备方法，包括：
提供SiC外延片，所述SiC外延片的表层区域包括第一区域以及沿第一方向与所述第一区域邻接的第二区域；
向所述第一区域内注入选定元素，以使所述第一区域的SiC晶体非晶化；
在相同的氧化条件下对所述SiC外延片的第一区域和第二区域进行氧化处理，以将所述第一区域氧化形成第一氧化硅层，将所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度大于所述第二氧化硅层的厚度，其中，所述第二区域为沟道区域，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
本发明另一方面还提供了由所述的SiC外延结构的制备方法获得的SiC外延结构。
本发明另一方面还提供了一种SiC器件，包括由所述的SiC外延结构的制备方法获得的SiC外延结构以及与所述SiC外延结构匹配的电极。
与现有技术相比，本发明的优点包括：本发明提供的一种SiC外延结构的制备方法，采用高剂量的注入，并结合氧化的工艺，在除了沟道位置的栅氧相关区域增加栅氧的厚度，同时，由于高剂量的注入后，使得注入区域的晶体非晶化，当高温热氧时，注入区域的氧化速率更快，注入区域的栅氧厚度相对较厚，从而使得该区域的栅氧层的耐压增强，从而提高了器件的可靠性。
附图说明
图1是本发明一典型实施案例中提供的一种SiC MOS器件的制备流程示意图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
本发明一方面提供了一种SiC外延结构的制备方法，包括：
提供SiC外延片，所述SiC外延片的表层区域包括第一区域以及沿第一方向与所述第一区域邻接的第二区域；
向所述第一区域内注入选定元素，以使所述第一区域的SiC晶体非晶化；
在相同的氧化条件下对所述SiC外延片的第一区域和第二区域进行氧化处理，以将所述第一区域氧化形成第一氧化硅层，将所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度大于所述第二氧化硅层的厚度，其中，所述第二区域为沟道区域，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
进一步的，在相同的氧化条件下，非晶化的SiC被氧化的速度大于SiC晶体被氧化的速度，基于两者被氧化速度的不同，使得所述第一氧化硅层和所述第二氧化硅层的厚度不同。
进一步的，所述的SiC外延结构的制备方法包括：采用离子注入的方式向所述第一区域内注入选定元素，注入剂量为5E15-5E16，注入能量为40Kev-200Kev。
进一步的，所述选定元素包括N元素或P元素。
进一步的，所述氧化条件包括氧化气氛、氧化温度和氧化时间，所述氧化气氛包括氧气气氛，所述氧化温度为1200-1500℃。
进一步的，所述栅氧层具有沿第二方向背对设置的第一表面和第二表面，所述第一表面形成有第一槽状结构，所述第二表面形成有第二槽状结构，所述第一槽状结构和所述第二槽状结构沿所述第二方向背对设置在所述第二氧化硅层的两侧，其中，所述第二方向与所述第一方向交叉。
进一步的，所述第一氧化硅层与所述第二氧化硅层的厚度差值为20-60nm。
进一步的，所述第一氧化硅层的厚度为30-120nm。
进一步的，所述第二氧化硅层的厚度为20-60nm。
进一步的，所述第一槽状结构的深度为5-30nm。
进一步的，所述第二槽状结构的深度为5-30nm。
进一步的，所述的SiC外延结构的制备方法具体包括：
先在所述第二区域覆设保护层，并向所述SiC外延片的表层区域注入选定元素，以使未被所述保护层覆盖的所述第一区域的SiC晶体非晶化；
除去所述保护层后，对所述SiC外延片的第一区域和第二区域进行氧化处理。
向所述第一区域内注入选定元素，以使所述第一区域的SiC晶体非晶化；
进一步的，所述保护层的材质包括氮化硅。
本发明另一方面还提供了由所述的SiC外延结构的制备方法获得的SiC外延结构。
本发明另一方面还提供了一种SiC器件，包括由所述的SiC外延结构的制备方法获得的SiC外延结构以及与所述SiC外延结构匹配的电极。
如下将结合具体的附图以及具体的实施案例对该技术方案、其实施过程及原理等作进一步的解释说明，除非特别说明的之外，本发明实施例所采用的光刻设备及其工艺、热氧化设备及其工艺、光刻胶以及对SiC器件的器件化工艺、测试设备及方法等均可以是本领域技术人员已知的。
实施例1
请参阅图1，一种SiC MOS器件的制备方法，包括如下步骤：
1)提供SiC晶片，所述SiC晶片的表层区域包括第一区域以及沿第一方向与所述第一区域邻接的第二区域，所述第一方向可以理解为SiC晶片的横向方向，该表层区域后续将被氧化形成栅氧层；
2)采用等离子体增强化学的气相沉积工艺(PECVD，Plasma Enhanced ChemicalVapor Deposition)在SiC晶片的表面(该表面为靠近表层区域的表面)生长厚度为1μm的氮化硅(SiN)作为保护层，氮化硅层覆盖表层区域的第一区域和第二区域。
3)在氮化硅层的表面涂覆一层光刻胶。
4)曝光显影出需要刻蚀的氮化硅层，刻蚀除去覆设在第二区域的氮化硅层，以露出SiC晶片的表层区域的第一区域。
5)采用离子注入机向所述第一区域内注入N元素，注入剂量为5E15，注入能量为100Kev，注入深度大于等于第一区域的厚度，以使所述第一区域的SiC晶体非晶化。
6)先以有机溶液去除光刻胶，再使用H3PO4溶液去除氮化硅层，将注入N元素的SiC晶片注入高温氧化炉的反应室内，将反应室的气氛设置为氧气气氛、温度设置为1300℃，并保持60min，以将表层区域的SiC氧化形成氧化硅，其中，在所述第一区域氧化形成第一氧化硅层，在所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度为80nm，第二氧化硅层的厚度为50nm，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
需要说明的是，由于第一区域的SiC晶体被非晶化，非晶化的SiC的氧化速度大于SiC晶体的氧化速度，从而使得在相同条件下形成的第一氧化硅层的厚度大于第二氧化硅层的厚度，并且，由于氧化过程中，生长的SiO2中的Si来源于SiC中的Si，O来源于外界通入的气体O2，O原子通过扩散进入到和SiC的接触面，反应生产SiO2，这导致了非晶化处Si在纵向消耗较快，从而在栅氧层背对的第一表面和第二表面均形成有槽状结构，第二氧化硅层位于槽状结构的槽底之间，即可以理解的，所述第一氧化硅层和第二氧化硅层在第一表面、第二表面上均具有高度差。
在相同的氧化条件下对所述SiC外延片的第一区域和第二区域进行氧化处理，以将所述第一区域氧化形成第一氧化硅层，将所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度大于所述第二氧化硅层的厚度，其中，所述第二区域为沟道区域，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
7)加工形成SiC MOS器件的其他外延结构以及电极，SiC MOS器件的结构可以参考CN116364758A。
实施例2
请参阅图1，一种SiC MOS器件的制备方法，包括如下步骤：
1)提供SiC晶片，所述SiC晶片的表层区域包括第一区域以及沿第一方向与所述第一区域邻接的第二区域，所述第一方向可以理解为SiC晶片的横向方向，该表层区域后续将被氧化形成栅氧层；
2)采用等离子体增强化学的气相沉积工艺(PECVD，Plasma Enhanced ChemicalVapor Deposition)在SiC晶片的表面(该表面为靠近表层区域的表面)生长厚度为1μm的氮化硅(SiN)作为保护层，氮化硅层覆盖表层区域的第一区域和第二区域。
3)在氮化硅层的表面涂覆一层光刻胶。
4)曝光显影出需要刻蚀的氮化硅层，刻蚀除去覆设在第二区域的氮化硅层，以露出SiC晶片的表层区域的第一区域。
5)采用离子注入机向所述第一区域内注入N元素，注入剂量为1E16，注入能量为40Kev，注入深度大于等于第一区域的厚度，以使所述第一区域的SiC晶体非晶化。
6)先以有机溶液去除光刻胶，再使用H3PO4溶液去除氮化硅层，将注入N元素的SiC晶片注入高温氧化炉的反应室内，将反应室的气氛设置为氧气气氛、温度设置为1200℃，并保持60min，以将表层区域的SiC氧化形成氧化硅，其中，在所述第一区域氧化形成第一氧化硅层，在所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度为100nm，第二氧化硅层的厚度为50nm，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
需要说明的是，由于第一区域的SiC晶体被非晶化，非晶化的SiC的氧化速度大于SiC晶体的氧化速度，从而使得在相同条件下形成的第一氧化硅层的厚度大于第二氧化硅层的厚度，在栅氧层背对的第一表面和第二表面均形成有槽状结构，第二氧化硅层位于槽状结构的槽底之间，即可以理解的，所述第一氧化硅层和第二氧化硅层在第一表面、第二表面上均具有高度差。
在相同的氧化条件下对所述SiC外延片的第一区域和第二区域进行氧化处理，以将所述第一区域氧化形成第一氧化硅层，将所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度大于所述第二氧化硅层的厚度，其中，所述第二区域为沟道区域，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
7)加工形成SiC MOS器件的其他外延结构以及电极，SiC MOS器件的结构可以参考CN116364758A。
实施例3
请参阅图1，一种SiC MOS器件的制备方法，包括如下步骤：
1)提供SiC晶片，所述SiC晶片的表层区域包括第一区域以及沿第一方向与所述第一区域邻接的第二区域，所述第一方向可以理解为SiC晶片的横向方向，该表层区域后续将被氧化形成栅氧层；
2)采用等离子体增强化学的气相沉积工艺(PECVD，Plasma Enhanced ChemicalVapor Deposition)在SiC晶片的表面(该表面为靠近表层区域的表面)生长厚度为1μm的氮化硅(SiN)作为保护层，氮化硅层覆盖表层区域的第一区域和第二区域。
3)在氮化硅层的表面涂覆一层光刻胶。
4)曝光显影出需要刻蚀的氮化硅层，刻蚀除去覆设在第二区域的氮化硅层，以露出SiC晶片的表层区域的第一区域。
5)采用离子注入机向所述第一区域内注入P元素，注入剂量为5E16，注入能量为200Kev，注入深度大于等于第一区域的厚度，以使所述第一区域的SiC晶体非晶化。
6)先以有机溶液去除光刻胶，再使用H3PO4溶液去除氮化硅层，将注入N元素的SiC晶片注入高温氧化炉的反应室内，将反应室的气氛设置为氧气气氛、温度设置为1500℃，并保持60min，以将表层区域的SiC氧化形成氧化硅，其中，在所述第一区域氧化形成第一氧化硅层，在所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度为120nm，第二氧化硅层的厚度为60nm，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
需要说明的是，由于第一区域的SiC晶体被非晶化，非晶化的SiC的氧化速度大于SiC晶体的氧化速度，从而使得在相同条件下形成的第一氧化硅层的厚度大于第二氧化硅层的厚度，在栅氧层背对的第一表面和第二表面均形成有槽状结构，第二氧化硅层位于槽状结构的槽底之间，即可以理解的，所述第一氧化硅层和第二氧化硅层在第一表面、第二表面上均具有高度差。
在相同的氧化条件下对所述SiC外延片的第一区域和第二区域进行氧化处理，以将所述第一区域氧化形成第一氧化硅层，将所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度大于所述第二氧化硅层的厚度，其中，所述第二区域为沟道区域，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
7)加工形成SiC MOS器件的其他外延结构以及电极，SiC MOS器件的结构可以参考CN116364758A。
对比例1
一种SiC MOS器件的制备方法，包括如下步骤：
1)提供SiC晶片，将SiC晶片置于反应室内，将反应室的气氛设置为氧气气氛、温度设置为1300℃，并保持60min，将SiC晶片的表层区域氧化形成厚度为50nm的氧化硅层(SiO2)，并以该氧化硅层作为栅氧层；
2)加工形成SiC MOS器件的其他外延结构以及电极，SiC MOS器件的结构可以参考CN116364758A。
对比例2
一种SiC MOS器件的制备方法，包括如下步骤：
1)提供SiC晶片，所述SiC晶片的表层区域包括第一区域以及沿第一方向与所述第一区域邻接的第二区域，所述第一方向可以理解为SiC晶片的横向方向，该表层区域后续将被氧化形成栅氧层；
2)采用等离子体增强化学的气相沉积工艺(PECVD，Plasma Enhanced ChemicalVapor Deposition)在SiC晶片的表面(该表面为靠近表层区域的表面)生长厚度为1μm的氮化硅(SiN)作为保护层，氮化硅层覆盖表层区域的第一区域和第二区域。
3)在氮化硅层的表面涂覆一层光刻胶。
4)曝光显影出需要刻蚀的氮化硅层，刻蚀除去覆设在第二区域的氮化硅层，以露出SiC晶片的表层区域的第一区域。
5)采用离子注入机向所述第一区域内注入P元素，注入剂量为3E15，注入能量为30Kev，注入深度大于等于第一区域的厚度，以使所述第一区域的SiC晶体非晶化。
6)先以有机溶液去除光刻胶，再使用H3PO4溶液去除氮化硅层，将注入N元素的SiC晶片注入高温氧化炉的反应室内，将反应室的气氛设置为氧气气氛、温度设置为1500℃，并保持60min，以将表层区域的SiC氧化形成氧化硅，其中，在所述第一区域氧化形成第一氧化硅层，在所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度为60nm，第二氧化硅层的厚度为50nm，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
7)加工形成SiC MOS器件的其他外延结构以及电极，SiC MOS器件的结构可以参考CN116364758A。
对实施例1-3以及对比例1-2中的SiC MOS器件的击穿电压进行测试，测试所采用的设备以及方法均是本领域技术人员已知的，测试结果如表1所示。
表1为实施例1-3以及对比例1-2中的SiC MOS器件的击穿电压
项目 击穿电压(v)
实施例1 1452
实施例2 1447
实施例3 1442
对比例1 1265
对比例2 1257
由表1可以看出，直接氧化形成的栅氧的厚度薄，且当注入的N或P元素的剂量不足时形成的栅氧的厚度差异很小，导致当电压较大时，容易产生击穿，而通过对非沟道区域进行高剂量的N/P注入后再氧化形成的栅氧，非沟道区域的栅氧层的厚度更大，从而可以使得非沟道区域的耐压更强且不影响器件的开启和关断。
本发明提供的一种SiC外延结构的制备方法，采用高剂量的注入，并结合氧化的工艺，在除了沟道位置的栅氧相关区域增加栅氧的厚度，同时，由于高剂量的注入后，使得注入区域的晶体非晶化，当高温热氧时，注入区域的氧化速率更快，注入区域的栅氧厚度相对较厚，从而使得该区域的栅氧层的耐压增强，从而提高了器件的可靠性。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种SiC外延结构的制备方法，其特征在于，包括：
提供SiC外延片，所述SiC外延片的表层区域包括第一区域以及沿第一方向与所述第一区域邻接的第二区域；
向所述第一区域内注入选定元素，以使所述第一区域的SiC晶体非晶化；
在相同的氧化条件下对所述SiC外延片的第一区域和第二区域进行氧化处理，以将所述第一区域氧化形成第一氧化硅层，将所述第二区域氧化形成第二氧化硅层，所述第一氧化硅层的厚度大于所述第二氧化硅层的厚度，其中，所述第二区域为沟道区域，所述第一氧化硅层和所述第二氧化硅层整体作为栅氧层。
2.根据权利要求1所述的SiC外延结构的制备方法，其特征在于：采用离子注入的方式向所述第一区域内注入选定元素，注入剂量为5E15-5E16，注入能量为40Kev-200Kev。
3.根据权利要求1或2所述的SiC外延结构的制备方法，其特征在于：所述选定元素包括N元素或P元素。
4.根据权利要求1所述的SiC外延结构的制备方法，其特征在于：所述氧化条件包括氧化气氛、氧化温度和氧化时间，所述氧化气氛包括氧气气氛，所述氧化温度为1200-1500℃。
5.根据权利要求1所述的SiC外延结构的制备方法，其特征在于：所述栅氧层具有沿第二方向背对设置的第一表面和第二表面，所述第一表面形成有第一槽状结构，所述第二表面形成有第二槽状结构，所述第一槽状结构和所述第二槽状结构沿所述第二方向背对设置在所述第二氧化硅层的两侧，其中，所述第二方向与所述第一方向交叉。
6.根据权利要求5所述的SiC外延结构的制备方法，其特征在于：所述第一氧化硅层与所述第二氧化硅层的厚度差值为20-60nm；
优选的，所述第一氧化硅层的厚度为30-120nm；
优选的，所述第二氧化硅层的厚度为20-60nm；
优选的，所述第一槽状结构的深度为5-30nm；
优选的，所述第二槽状结构的深度为5-30nm。
7.根据权利要求1所述的SiC外延结构的制备方法，其特征在于，具体包括：
先在所述第二区域覆设保护层，并向所述SiC外延片的表层区域注入选定元素，以使未被所述保护层覆盖的所述第一区域的SiC晶体非晶化；
除去所述保护层后，对所述SiC外延片的第一区域和第二区域进行氧化处理。
向所述第一区域内注入选定元素，以使所述第一区域的SiC晶体非晶化。
8.根据权利要求7所述的SiC外延结构的制备方法，其特征在于：所述保护层的材质包括氮化硅。
9.由权利要求1-8中任一项所述的SiC外延结构的制备方法获得的SiC外延结构。
10.一种SiC器件，其特征在于包括由权利要求1-8中任一项所述的SiC外延结构的制备方法获得的SiC外延结构以及与所述SiC外延结构匹配的电极。
CN202311174813.8A 2023-09-12 2023-09-12 SiC外延结构及其制备方法和应用 Pending CN117153688A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311174813.8A CN117153688A (zh) 2023-09-12 2023-09-12 SiC外延结构及其制备方法和应用

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311174813.8A CN117153688A (zh) 2023-09-12 2023-09-12 SiC外延结构及其制备方法和应用

Publications (1)

Publication Number Publication Date
CN117153688A true CN117153688A (zh) 2023-12-01

Family

ID=88909911

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311174813.8A Pending CN117153688A (zh) 2023-09-12 2023-09-12 SiC外延结构及其制备方法和应用

Country Status (1)

Country Link
CN (1) CN117153688A (zh)

Similar Documents

Publication Publication Date Title
JP2670563B2 (ja) 半導体装置の製造方法
JPS60501284A (ja) 不揮発性半導体メモリー装置の製造方法
US6040249A (en) Method of improving diffusion barrier properties of gate oxides by applying ions or free radicals of nitrogen in low energy
CN105810722A (zh) 一种碳化硅mosfet器件及其制备方法
JPS62203380A (ja) 半導体素子の製造方法
CN105047539B (zh) 提高SiC MOSFET沟道迁移率的方法
CN116153789B (zh) 一种改善4H-SiC MOSFET沟道载流子迁移率及栅极漏电的工艺方法
CN105280503B (zh) 提高横向导电结构 SiC MOSFET 沟道迁移率的方法
TW434903B (en) Lateral diffused metal oxide semiconductor transistor
CN101488451B (zh) 在厚膜soi材料中形成图形化半导体埋层的方法
JP4145359B2 (ja) 半導体装置の製造方法
CN105161526B (zh) 提高垂直导电结构SiC MOSFET沟道迁移率的方法
CN117153688A (zh) SiC外延结构及其制备方法和应用
CN105551944B (zh) 功率晶体管的制造方法
CN105140285B (zh) 一种垂直导电结构SiC MOSFET功率器件
CN101577229B (zh) 半导体元件及其制作方法
CN105097937B (zh) 一种横向导电结构 SiC MOSFET 功率器件
CN112838118B (zh) 超低导通电阻ldmos的制作方法
KR19990051079A (ko) 절연막 경사식각을 이용한 전력소자 제조방법
US20020177327A1 (en) Method for forming a gate dielectric layer by a single wafer process
CN102543823A (zh) 一种浅沟槽隔离制作方法
JPH0689904A (ja) 絶縁ゲイト型電界効果半導体装置の作製方法
US20020102827A1 (en) Method for controlling multiple gate oxide growing by argon plasma doping
JPS59231863A (ja) 絶縁ゲ−ト半導体装置とその製造法
KR20010020834A (ko) 플루오르가 주입된 산화물 층을 갖는 집적 회로 디바이스

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination