TWI424477B - 藉由植入碳團簇之半導體裝置之製造系統及方法 - Google Patents

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Description

藉由植入碳團簇之半導體裝置之製造系統及方法
本發明係關於一種半導體製造方法，且更特定言之係關於一種將含碳團簇植入至一基板中之方法，其用於應力工程及擴散控制，以便在製造積體電路中之PMOS電晶體結構之過程中用硼、砷及磷摻雜基板時改良電晶體接面之特性。
 離子植入製程
製造半導體裝置部分地涉及藉由離子植入在矽基板內形成電晶體結構。如由Sferlazzo等人在美國專利第5,497,006號中所揭示者，離子植入設備包括：一離子源(其產生含有所要摻雜劑物質之離子流)；一射束線(其藉由提取電極自離子源提取並加速離子，且將離子流形成並聚焦成為具有良好界定之能量或速度之離子束)；一離子過濾系統(用以選擇所關注之離子，因為在離子束內可能存在不同種類之離子)；及一處理腔室(其容納矽基板；該離子束撞擊該矽基板且穿透該基板達良好界定之距離)。藉由使離子束穿過直接形成於基板表面上之遮罩而產生電晶體結構，該遮罩經建構為僅使基板之離散部分曝露至離子束。在摻雜劑離子穿透矽基板之情況下，基板之電特性局部改變，從而藉由引入電性載流子(諸如，藉由諸如硼或銦之p型摻雜劑之電洞及藉由諸如磷或砷之n型摻雜劑之電子)而產生源極、汲極及閘極結構。
半導體處理之新近發展為併入機械應力以增強電晶體效能。藉由將除矽之外的元素之原子納入晶格基板中而產生此應力。迄今為止之成功製程為將Ge原子併入至PMOS電晶體之源極區及汲極區。將Ge原子包括於矽基板中形成SiGe合金，其具有與Si晶格相容的晶格結構。然而，Ge原子大於Si原子，從而產生可由所納入之Ge之量控制的SiGe合金之較大晶格常數。藉由在PMOS電晶體之源極區及汲極區中形成此合金材料，其中之較大晶格可使通道區置於壓縮應力下，如此可增強電洞遷移率並增加PMOS電晶體之效能。Ge原子之納入僅適用於PMOS電晶體，因為壓縮應力對電子遷移率有害並降低NMOS電晶體之效能。
先前技術之離子源
習知地，已在離子植入設備中使用伯納(Bernas)型離子源。已知此等離子源將承載摻雜劑之進料氣體(諸如BF3 、AsH3 或PH3 )分解為該等氣體之原子或單體組份，從而產生大量下列離子：B＋ 、As＋ 及P＋ 。伯納型離子源被稱為熱電漿或電弧放電源且通常併入電子發射器(裸絲陰極或間接加熱陰極)。此類型之離子源產生受磁場限制之電漿。最近人們已將團簇植入離子源引入設備市場。此等離子源與伯納型離子源之不同之處在於：已設計此等離子源以產生"團簇"或分子形式之摻雜劑原子之聚結，例如，形式為Asn ＋ 、Pn ＋ 或Bn Hm ＋ 之離子，其中n及m為整數，且2n18。此等離子化團簇可更接近於矽基板之表面並以相對於該等團簇之單體(n＝1)對應物之較高劑量而被植入，並因此非常有益於形成(例如)65 nm、45 nm或32 nm代之電晶體裝置中之超淺p－n電晶體接面。此等團簇源保留被引入至離子源中的進料氣體之母體分子及蒸氣。此等離子源中之最成功者已使用電子衝擊離子化，且不產生密集電漿，而產生比由習知伯納型離子源所產生之離子密度小至少100倍的低離子密度。舉例而言，已由Horsky等人在以引用的方式併入本文中，已美國專利第6,452,338號及美國專利第6,686,595號中描述團簇植入之方法及團簇離子源。在Horsky等人的美國專利申請案第10/251,491號中(以引用的方式併入本文中，已公開為美國專利申請案公告第US 2004/0002202 A1號)揭示在製造PMOS裝置之過程中利用B1 8 H2 2 作為B1 8 Hx ＋ 之離子植入之植入物材料。
背景：USJ挑戰
隨著裝置技術在所有尺寸上繼續縮小，對於PMOS電晶體之適當形成而言，日益難以形成所需之p型超淺接面或USJ。PMOS電晶體之最具挑戰之特徵為源極/汲極延伸或SDE，其必須為有效之電晶體中之最淺接面。對於65 nm節點技術(如國際半導體技術藍圖或ITRS中所定義的)，要求PMOSSDE為約15－25 nm深，而45 nm技術將要求8－20 nm之PMOS SDE接面深度。控制接面深度有兩個主要方法：(1)控制硼摻雜劑之初始置放，及(2)控制其在活化期間之後續移動。當摻雜劑(諸如)在植入退火及活化處理期間經歷高溫時即會移動。由摻雜劑離子之植入能量來決定摻雜劑之初始置放。隨著該技術縮小至較小閘極長度，此等方法均已在以往用於縮小PMOS SDE之垂直尺寸。在當前世代中減小PMOS SDE接面深度之主要方法係減少活化步驟期間之退火時間，其可減少摻雜劑擴散並藉此引起較淺接面之形成。亦已減少植入能量以使初始摻雜劑置放較淺(亦即，較接近於矽表面)，但由於植入器射束電流需減至較低射束能量(且大體上在次90 nm特徵尺寸之硼植入所需之次keV硼能量下減小)，因而會顯著降低植入工具之生產力(晶圓產量)，且因此並非係減小接面深度之有效方法。
擴散控制
擴散為活化經植入之硼之需要(亦即，經植入之晶圓必須在高溫下退火以使經植入之硼在矽中變為電活性)的自然結果。每當含硼之矽曝露於高溫，硼皆會自高濃度區移動或擴散至低濃度區。此硼移動會向非常淺之接面的形成引起挑戰。退火發展中之主要趨勢為減少控制淨擴散之退火時間。現代晶圓處理納入"峰值"退火，其中快速上升至高溫(1000℃－1100℃)且再次下降。此技術在減少擴散並提供具有生產價值之製程解決辦法中非常有效。然而，對於次90 nm節點技術而言，要求有更少之硼擴散；已達到峰值退火系統之升降速率限制(高達150℃/sec)。降低熱預算此趨勢中之下一步驟將可能使用"快速退火"或雷射熱處理之"毫秒"技術。此等技術均仍不成熟且面臨提供具生產價值之解決辦法中的重大挑戰。同樣，由於熱預算藉由此等超快退火方法而降低至極小值，因而活化處理自身受到影響。舉例而言，達成較高薄層電阻且薄層電阻或Rs之空間不均勻性高於峰值退火所達成之空間不均勻性。
聯合植入
退火時間之連續減少之一替代方法為引入已知用以阻止硼之擴散的其他雜質，從而潛在地在相同熱預算下產生較淺接面。舉例而言，吾人熟知的係：歷史上在BF2 ＋ 植入步驟期間引入之F可減少硼擴散。因此，當使用相同退火處理時，由BF2 ＋ 植入形成之接面通常淺於等效B＋ 植入形成之接面。然而，因為在與硼(亦即，分子物質BF3 之部分)相同之植入製程中引入F，所以由BF2 ＋ 植入產生之as植入之F深度輪廓未經最佳化以減少B擴散；此隨著接面深度進一步減小而使BF2 植入較不具吸引力。
另一替代方法為碳之引入，此亦已知用以抑制擴散。例如，見2005年6月之Proceedings of the Eight International Workshop on：Fabrication,Characterization and Modelling of Ultra－Shallow Doping Profiles in Semiconductors，第327頁，E.J.Collart、S.B.Felch、H.Graoui、D.Kirkwood、B.J.Pawlak、P.P.Absil、S.Sevri、T.Janssens及W.Vandervorst的"Co－Implantation with Conventional Spike Anneal Solutions for 45nm Ultra－Shallow Junction Formation"；同上，第300頁，N.Cowern、B.Colombeau、J.Graoui及M.Foad的"Computational Modeling of Co－iimplanted Carbon for 65nm Node USJ Formation"；同上，第315頁，S.Rizk、Y.M.Haddara及A.Sibaja－Hernandez的"Modeling the Suppression of Boron Diffusion in Si/SiGe Due to Carbon Incorporation"；2000年，Mat.Res.Soc.Symp.第610卷，第B5.8.1－B5.8.6頁，L.S.Robertson、R.Brindos及K.S.Jones的"The effect of impurities and activation of ion implanted boron in silicon"；同上，第B7.4.1－B7.4.5頁，Mark E.Law、Michelle D.Griglione及Misty Northridge的"Influence of Carbon on the Diffusion of Interstitials and Boron in Silicon"；2005年，美國，Florida，6月5日至8日，Internal Conference on Ultra－Shallow Junctions,USJ2005，E.J.H.Collart等人的"Co－implantation with conventional spike anneal solutions for 45nm ultra－shallow junction formation"；1995年，Mat.Res.Soc.Symp.Proc.第354卷，第307－318頁，P.A.Stolk、H.－J.Gossmann、D.J.Eaglesham、D.J.Jacobson、H.S.Luftman及J.M.Poate的"Understanding and controlling transient enhanced dopant diffusion in silicon"；2001年，Nuclear Instruments and Methods in Physics Research B 175－177，第715－720頁，M.Ueda、H.Reuther、R.Gunzel、A.F.Beloto、E.Abramof及L.A.Berni的"High dose nitrogen and carbon shallow implantation in Si by plasma immersion ion implantation"；2001年，Nuclear Instruments and Methods in Physics Research B 178，第44－54頁，Jrg K.N.Lindner的"Ion beam synthesis of buried SiC layers in silicon：Basic physical processes"；1998年，Materials Science Forum，第264－268卷，第215－218頁，J.K.N.Lindner、W.Reiber及B.Stritzker的"Mechanisms of SiC Formation in the Ion Beam Synthesis of 3C－SiC Layers in Silicon"；2001年，Nuclear Instruments and Methods in Physics Research B 175－177，第715－720頁，M.Ueda等人的"High dose nitrogen and carbon shallow implantation in Si by plasma immersion ion implantation"；2005年12月，Washington,D.C.，IEDM Workshop，Kah－Wee Ang等人的"Thin body silicon－on－insulator N－MOSFET with silicon－carbon source/drain regions for performance enhancement"；1990年8月，Japanese Journal of Applied Physics，第29卷，第8期，Masahiro Deguchi、Akihisa Yoshida及Masatoshi Kitagawa的"B－SiC formation bylow－energy ion－doping technique"，所有文獻皆以引用的方式併入本文中。
應力工程及載流子遷移率增強
矽處理中之較新趨勢中之一者被稱為應力工程，藉此產生有目的地在歸因於晶格失配之機械應力下置放有效結構的結構。此努力之主要目的在於在應力下置放MOS電晶體之通道區以增強載流子遷移率。PMOS電晶體受益於壓縮應力，而NMOS電晶體受益於張應力。產生壓縮應力之前沿製程為將Ge併入至矽晶格中，且形成SiGe合金。Ge在此方面係有用的，因為Ge為比矽大的原子且Ge之併入迫使晶格膨脹，藉此在應力下置放相鄰區。此概念之最公用之使用為Intel 90 nm技術，藉此PMOS源極/汲極區磊晶成長在壓縮應力下置放通道區之SiGe合金結構，藉此增強PMOS電晶體及全部電路之效能。
用於次65 nm邏輯及記憶體應用之應力工程
65 nm技術節點要求進一步減小SDE接面深度以製造適當電晶體結構。由此節點開始，自製程控制與生產力之觀點，PMOS SDE變得極具挑戰性。硼植入之能量必須降至500 eV硼能量或更少，在此情況下生產力顯著降低。且，退火要求使得要求先進、低熱預算峰值退火且必須考慮更新的、替代性退火技術。由於達成此等製程目的之困難，必須考慮替代製程。用以製造較高效能電晶體之應力工程之引入可減輕減小閘極長度以便提高速度及驅動電流之即刻需要。此概念為：在有效通道永久處於應力下之處製造電晶體允許形成較高效能電晶體。用於此進步之機制為應力改變載流子遷移率，並藉此直接改良電晶體驅動電流及因此之電路速度。所需應力工程並不簡單，因為NMOS電晶體效能隨張應力而改良，而PMOS電晶體效能隨壓縮應力而改良。舉例而言，藉由引入在壓縮應力下置放PMOS通道並藉此改良PMOS之效能的SiGe源極/汲極技術並藉由使用在張應力中置放NMOS電晶體從而增強NMOS效能的選擇性氮化矽上覆層，Intel已在90 nm節點下整合應力工程。此等應力工程技術之組合產生整個電路之顯著效能增強。為與此等製程競爭，某些分析家認為：對於始於65 nm節點之所有高效能產品，應力工程應係所需的。
所謂之無擴散退火
為使減少退火時間之益處最大化，當前趨勢應不斷減少退火處理的時間(熱預算)並因此減少硼擴散。峰值溫度保持較高(通常高於1000℃)以便達成摻雜劑原子之高度活化。當前生產製程使用"峰值退火"，包括溫度快速上升、在最大溫度下零時間，及接著溫度快速下降返回至室溫。升降速率之典型值為100℃/s至1000℃/s，由加熱技術之選擇來激勵溫度之升降速率。除非使用主動冷卻，否則降溫速率通常限於400℃/s以下。一直不斷開發增加升降速率並藉此減少高溫下之總時間的新穎系統。
現正開發之此方法之限制一般標記為"無擴散退火"。存在可提供此製程選擇的正開發之兩種技術："快速"退火及"雷射熱退火"。此等技術均具有提供具有充分活化(峰值溫度通常為1300℃)及極少硼擴散之退火處理的潛力。因為矽經歷活化所需之高溫僅一毫秒或更少時間，所以此等技術亦被稱為"毫秒退火"。儘管此製程之替代極具吸引力，但此製程所需之技術與當前生產過程中之退火技術完全不同。此等工具較新且尚不滿足大規模生產之要求。不確定無擴散退火近期是否將提供穩固製造的解決辦法。
碳植入(吸集植入物)
碳植入已在一段時間內用作吸集缺陷或污染物之方法。例如，見上文Stolk等人及Ueda等人之參考文獻。因為已知缺陷會激勵矽中之B及P之瞬間增強擴散，所以人們已將截獲間隙缺陷視為限制擴散之候選方法。習知製程將CO2 或CO氣體源用於習知電漿離子源。產生C＋ 之射束且可藉由市售之離子植入系統來執行植入。使用CO2 或CO氣體時，由於習知電漿源中所發現之氧化效應及絕緣體之碳痕而會降低習知電漿源之使用壽命。
碳植入之一先前應用為藉由將高能(MeV)碳遠離電晶體結構而較深植入至矽中來提供金屬雜質之吸集。在矽中，存在的任何金屬原子會主要藉由增加洩漏而使有效結構之電效能降級。已有自主動裝置區移除金屬雜質之方法的大量研究。已使用之一方法為將碳遠離主動裝置而植入至矽中。因為矽中之碳充當雜質陷阱，所以與碳相互作用的之任何金屬原子將停留於彼位置；甚至當經歷高溫時亦如此。此機制被稱為吸集，且碳植入為吸集之選擇中之一者。
簡言之，本發明係關於一種方法，包括將一碳團簇植入至一基板中之過程，以便在製造積體電路中之PMOS電晶體結構之過程中用硼、砷及磷摻雜該等基板時，改良電晶體接面之特性。由此新穎方法產生兩個製程：(1)對USJ形成之擴散控制；及(2)用於應力工程之高劑量碳植入。連同PMOS中之源極/汲極結構之一硼或淺硼團簇植入來說明對USJ形成之擴散控制。更特定言之，以與後續硼植入大致相同之劑量將諸如C1 6 Hx ＋ 之一團簇碳離子植入至源極/汲極區中；然後進行形成源極/汲極延伸的一淺硼植入(較佳使用諸如B1 8 Hx ＋ 或B1 0 Hx ＋ 之硼氫化物團簇)。經後續退火及活化後，碳原子即可將間隙缺陷予以吸集而減少硼擴散。上述Stolk等人及Robertson等人的參考文獻確定，硼之瞬間增強擴散乃由矽晶格中之間隙缺陷所介導。
根據本發明之方法的次要益處(即，由該碳團簇植入及該後續硼團簇植入引起的矽之非晶化)亦具有巨大經濟價值。詳言之，此項技術中已知，較大硼團簇之植入會使結晶矽晶格非晶化，從而引起離子穿隧效應之大幅減少。已知穿隧效應會顯著增加一摻雜劑植入物之接面深度，致使USJ之形成變得困難。舉例言之，穿隧效應通常首先藉由Ge＋ 原子進行一損壞植入來控制，以便在藉由植入硼而形成PMOS源極/汲極延伸之前使該矽非晶化。執行Ge＋ 植入係昂貴的，且亦已知會產生其後植入區(end－of－range)處之缺陷(其在某些狀況下以若干數量級增加USJ電晶體中之漏電流)。因此，以一硼團簇(諸如B1 8 HX ＋ )替代該習知硼植入物可消除對許多狀況下之該Ge植入物之需要，且不產生與洩漏相關聯之缺陷結構。由於能自製程流程移除昂貴植入物、增加產量、並減少積體電路中之漏電流，故具有巨大經濟價值。不幸地，硼團簇植入絕不可能完全消除穿隧效應(因為在達到用於非晶化之臨界劑量之前，硼團簇植入之一小部分已被執行，並促進形成一穿隧效應尾部)。舉例而言，雖已藉由植入B1 8 HX ＋ 離子以形成源極/汲極延伸而證明穿隧效應之80%減少，但為達成最淺接面，則仍需要一損壞植入。然而，若按照根據本發明之方法，植入一碳團簇，繼之以植入硼團簇或單體硼，則藉由碳植入使該矽完全非晶化，則可完全消除穿隧效應。
最終，若可藉由適當碳聯合植入使熱激勵硼擴散達最小化，則可避免對無擴散退火之需要。舉例而言，圖3至圖7建議一標準、商業可行之峰值退火應足以形成USJ結構。此對晶片製造業具有重大經濟利益而不需要下一代外來退火技術。
因此，此方法之益處為：．該PMOS USJ形成之前，使矽非晶化；．消除該後續硼或硼團簇植入中之該穿隧效應尾部，從而產生最淺as植入輪廓；．在退火步驟期間，顯著降低硼擴散；．消除預非晶化或損壞植入；．放寬該退火處理中之該熱預算要求，從而能在峰值退火之情況下形成USJ。
此外，當需要非常淺之碳植入時，藉由根據本發明之方法使用碳團簇會相對於執行單體碳植入而增加有效劑量率(及因此之晶圓產量)，從而提供藉由以硼團簇替代單體硼所達成之產量之類似增加。
磷擴散控制
先前討論集中於使用碳來抑制硼植入物之擴散以形成該PMOS電晶體。同樣，當將磷用作該摻雜劑原子時，相同討論適用於形成NMOS電晶體。習知地，砷植八用以形成該NMOS SDE結構，且砷在矽中顯示較慢擴散，因此無需用以形成適當結構之額外方法。然而，在先進技術中存在可能排除砷在SDE中之使用的問題。在此等狀況下，磷可成為可行之替代，但磷在矽中顯示較快擴散且因此藉由碳之擴散抑制變為具吸引力之處理。展示碳適用於對磷植入物之擴散控制的結果之一實例為2006年6月之Proceedings of the 16t h International Conference on Ion Implantation Technology，第41頁，A.Vanderpool、A.Budrevich及M.Taylor的"Control of Phosphorus Transient Enhanced Diffusion using Co－Implantation"。
碳及/或硼之離子化團簇之使用要求(例如)如以引用的方式併入本文中美國專利第6,686,595號中所揭示之新穎離子源。較佳，將烴之蒸氣引入至該離子源中。該離子源在不解離之情況下離子化分子。提取系統接著提取該離子化碳分子之一離子束，其接著沿一習知離子植入器之射束線傳輸以衝擊矽晶圓。如第'595號專利中所揭示的由SemEquip開發之ClusterIon離子源(例如)可用於植入諸如B1 8 H2 2 之ClusterBoron分子。
現已證明相同技術對較大烴饋入材料起作用。舉例而言，可能使用下列烴：．2,6二異丙基萘(C1 6 H2 0 )．正十八烷(C1 8 H3 8 )．對聯三苯(C1 8 H1 4 )．聯苄(bibenzyl)(C1 4 H1 4 )．1－苯基萘(C1 6 H1 2 )．螢蒽(Flouranthene)(C1 6 H1 0 )
螢蒽為用以產生包括於此揭示案中之大量資料之材料。大體而言，具有形式CnHy(其中n4且y0)之化學式之任何烴將提供上述特徵及益處，即，增加進入矽中之有效碳劑量率並提供不同程度之非晶化，在所有狀況下皆比單體碳植入有益。
如上述申請中之美國專利申請案第10/251,491號中所揭示，C1 6 H1 0 在良好適合於該新穎離子源並類似於B1 8 H2 2 之汽化溫度的100℃之溫度下汽化。0.5 mA之射束電流在極低之能量(每一碳原子約1 keV)下賦能該晶圓上之碳的8 mA之當量。使用ClusterIon離子源，容易實現大於1 mA之射束電流。
單體與團簇碳植入
基本上自始於20世紀70年代中期引入用於半導體製造之商用離子植入系統以後，碳植入一直係可用的。無關於所使用之饋入材料，可用之植入技術一次一個原子地執行植入。發生此情況，因為習知離子源技術使用強電漿以離子化材料且電漿將分子分裂為其組成原子。對於大多數應用，此良好地起作用。習知技術之問題在於單原子之植入在離子之能量必須較低(例如，1 keV或2 keV)以便提供較淺植入時變得非常低效。習知系統不能在較低提取能量下產生較高電流且因此植入製程具有極低之生產力。此恰好為關於低能硼植入之問題，且物理性質對低能碳植入係相同的。此處所描述之本發明賦能以極高之生產力在低能下植入碳團簇。藉由植入含碳分子而非個別原子，低能植入之物理性質顯著改變。因為分子需要用於每一碳原子之處理能量，因而提取能量高得多，此使提取系統能夠有效操作並產生較高射束電流。
藉由團簇摻雜之電漿
用於半導體之摻雜之射束線離子植入的一替代方法為所謂的"電漿浸沒"。此技術在半導體工作中被稱為若干其他名稱，諸如電漿摻雜(PLAD)、脈衝電漿摻雜(PPLAD)及電漿浸沒離子植入(PI3 )。電漿摻雜在此項技術中係熟知。例如見：2002年9月22日至27日，美國NM，Taos之IEEE Proceedings of the 2002 14th International Conference on Ion Implantation Technology，第151－156頁，A.Renau及J.T.Scheuer的"Comparison of Plasma Doping and Beamline Technologies for Low energy Ion Implantation"；2000年，Proceedings,13th Int.Conf.Ion Implant.Tech.,IEEE，第472－475頁之R.B.Liebert、S.R.Walther、S.B.Felch、Z.Fang、B.Pedersen、D.Hacker的"Plasma Doping System for 200mm and 300mm Wafers"；及美國專利第5,354,381號；5,558,718及6,207,005號，所有參考文獻皆以引用方式併入本文中。
使用此等技術之摻雜要求在已被抽真空並接著被回填含有諸如三氟化硼、二硼烷、砷化氫或磷化氫之精選摻雜劑之氣體的一大型真空容器中觸發一電漿。根據定義，電漿中具有正離子、負離子及電子。接著負偏壓該目標，因此導致該電漿中之該等正離子朝向該目標加速。該等離子之能量由等式U＝QV來描述，其中U為該等離子之動能，Q為該離子上之電荷，且V為該晶圓上之偏壓。關於此技術，不存在質量分析。使該電漿中之所有正離子加速並將其植入至該晶圓中。因此必須產生非常清潔之電漿。藉由此摻雜技術，可將硼團簇(諸如B1 8 H2 2 )或形式為Asn Hx 及Pn Hx (其中n為一整數且x0)之砷或磷團簇之一蒸氣引入至該容器中並引燃電漿，接著將一負偏壓施加於該晶圓上。該偏壓可為隨時間恆定、隨時間變化或脈衝的。因為摻雜劑原子與氫之比(例如，使用B1 8 H2 2 對B2 H6 及(例如)As4 Hx 對AsH3 )對於氫化物團簇而言比對於簡單氫化物而言大，且劑量率當使用團簇時亦可能高得多，所以使用此等團簇將係有益的。
電漿摻雜亦可用於碳團簇植入。更特定言之，在使用AS、B或P執行導電植入之前，可對使用形式為Cn Hx 之碳團簇以在一電漿摻雜系統中摻雜並預非晶化矽晶圓進行類似論證。在一電漿摻雜系統中，可藉由瞭解該容器中之該蒸氣之壓力、溫度、該偏壓之量值與該偏壓之工作週期與該目標上之離子到達率之間的關係而參數控制劑量。亦可能直接量測該目標上之電流。舉例而言，如同射束線植入一樣，使用C1 6 Hx ＋ 離子將產生劑量率之一16倍增強及比CHx ＋ 離子高18倍之所需加速電壓。
植入深度之重要性
隨著接面要求變得較淺，必須減少硼植入能量。同樣，亦必須減少有效減少擴散所需之碳植入能量。使用碳團簇或分子賦能先進技術所需之極低之能量下的極高之生產力。將碳植入製程激發至較低能量之另一關鍵關注為漏電流之控制。一接面區中之高濃度碳已知危及較低洩漏操作。由於活性接面之大部分比該源極/汲極延伸接面深，因而較高能量下之碳恰好被置放於具最高洩漏風險之區中。控制此問題之一方法為保持該碳團簇盡可能淺，並最小化劑量。以此方式，最小化接面漏電流之任何增強。
預非晶化
支持用於擴散控制的藉由團簇之碳植入之使用的又一優點為預非晶化。為使硼植入輪廓盡可能淺，必須避免離子穿隧效應。由於電晶體形成之幾何結構要求植入應以正入射角來執行，因而傾斜植入不能用以防止離子穿隧效應。習知方法為在執行硼植入之前使用另一植入以破壞矽晶格結構，且此通常被稱為"PAI"或預非晶化植入。通常使用Ge＋離子來執行該植入，因為該等離子具有高質量(並進而以相對較低劑量產生一非晶矽層)且在不具有對該等裝置之電性質之較多影響的情況下將Ge併入至矽中。然而，該Ge植入係困難且昂貴的並產生具產生接面洩漏之風險的另一損害網路。在所提議之技術中，該碳團簇植入物因為其係具有顯著質量之團簇而提供一PAI益處。必須在硼植入之前執行碳植入以具有最大效應，且該團簇之使用亦藉此執行該PAI接面。根據本發明之一重要態樣，經植入之硼深度輪廓之顯著降低因該碳團簇之此使用而產生。
製程流程
在文獻中存在指示必須在硼植入之前執行碳植入以最有效地控制擴散的資訊。此意謂在閘極堆疊形成及圖案化之後且在硼SDE植入之前發生碳植入。所需之遮蔽操作與硼植入相同，因此不需要額外或修改的微影。實際上，可在未自該離子植入器移除該等晶圓的情況下在一鏈中執行碳團簇及硼或團簇硼植入；此對分批工具具有顯著經濟利益。
應力工程
如上述Ang等人的參靠文獻中所論述的，已展示，併入至矽中之電晶體之源極/汲極區的碳可形成將晶格失配提供至純矽並因此機械壓迫電晶體通道之Six Cy 材料，從而增加載流子遷移率。該Six Cy 材料具有比矽小的晶格，因此此材料可在通道中產生適於改良NMOS電晶體之遷移率的張應力。同樣，根據本發明之一重要態樣，(諸如)藉由C1 6 H1 0 ＋ 之碳團簇植入用以執行高劑量植入作為在一NMOS電晶體之源極/汲極區中將矽選擇性地轉化為Six Cy 之方法。在一給定離子電流下，使用如C1 6 H1 0 之團簇使碳劑量倍增十六之因數，並賦能高劑量下之超淺植入。
藉由植入形成該Six Cy 材料之一額外益處為由植入設備提供之控制。離子植入通常為半導體製造中之成功製程，因為設備之精度及控制遠超越其他形式之半導體處理設備之能力。詳言之，對於所提議之應用，可藉由植入能量及劑量之控制而詳細管理碳濃度之深度輪廓。確實，吾人可以想像具有各種劑量及能量之一序列之植入步驟以使碳輪廓符合任何所要輪廓。因為不清楚何種詳細製程將產生最有利之結果，所以可經由離子植入而獲得之碳輪廓之控制將賦能最終電晶體特性之詳細最佳化。
使用碳團簇以併入碳而用於應力工程之另一益處與團簇植入之自非晶化特徵相關。為產生適當應力，所包括之碳必須由SiC晶格結構佔據取代位置。取代位置中之內含物的程度視併入碳之方法與材料之溫度曝露而定。併入碳之習知方法(無論係磊晶抑或單體植入)包括將碳添加至一結晶結構，而團簇碳植入提供一自非晶化層。必須再結晶由團簇碳植入形成之非晶層，但藉由摻雜劑植入之退火自動達成此情況。然而，再結晶製程有助於將碳併入至取代位置中。此製程類似於將摻雜劑原子併入至取代位置中，其係因再結晶製程而熟知的。
將SiC應力工程晶格併入至CMOS製程流程中之方法
為產生應力工程裝置，本發明包含：在執行硼或硼團簇S/D植入或SDE植入之前，至P型較深源極/汲極區中的(例如)每一碳約10 keV且在1E15/cm2 與5E15/cm2 之間的高劑量下之相當深之碳植入。此可為單體碳植入或團簇碳植入。較佳實施例將包含團簇碳植入。為避免將該碳團簇植入至多晶矽閘極結構中，可在閘極多晶矽之頂部上沈積氮化物蓋罩。在將碳植入至該P型源極/汲極(S/D)區中之後，一低溫退火可用以使碳佔據Si晶格中之取代位置。諸如5 sec RTA處理之約600℃與900℃之間的峰值退火應實現所要結果。在圖10中展示，在約80 kV提取下使用C7 Hx ＋ 植入而使用10 keV有效C植入，繼之以700℃、900℃及1100℃ RTA退火，吾人已在裸Si晶圓上所產生之資料。最低溫度退火產生最佳結果，亦即，最高應變值。在此退火之後，圖12至圖17中所概括之CMOS結構可經執行以製成成品應力工程裝置。若在碳植入之前，將氮化物蓋罩或其他遮罩障壁沈積至該多晶矽閘極上，則應在植入該等S/D結構之前移除該障壁。
或者，吾人可如圖11中所示而僅植入碳並放棄退火步驟直至已執行S/D植入為止。儘管似乎較高退火溫度下存在某一應力損失，但此時未知哪一退火序列將產生最高遷移率裝置。
圖1展示如由離子植入系統所產生之B1 8 H2 2 之質譜。(例如)如上所述之ClusterIon源用以產生在20 kV下被提取並經由分析器磁鐵傳輸之離子。解析孔徑在存在磁鐵之情況下提供M/△M＝15之適度質量解析度；跨越解析孔徑來掃描射束且離子電流通過解析孔徑並由位於來源約2公尺處之法拉第(Faraday)來量測。210 amu下之母峰由B1 8 HX ＋ 構成；存在擴大峰值的可能為10<x<22之一範圍之殘留H原子。曲線之y軸為被18(由於每一單位電荷存在18個硼原子)所乘之射束電流，使得法拉第電流在質量210下為約400 μA。在團簇中，有效硼植入能量為約20 kV/20(由於平均天然豐度硼質量為10.8 amu且離子質量約為210 amu)＝每一硼原子1 keV。圖2展示如由離子植入系統所產生之螢蒽(C1 6 H1 0 )之質譜。母峰C1 6 Hx ＋ 處於211 amu，且法拉第電流在17 kV提取電壓下為約500 μA。因此，每一碳原子之有效植入能量為約1 keV，且有效碳電流為約8 mA。應注意，圖2之C與圖1之B的質量、有效電流及植入能量大約相同。藉由將固態螢蒽置放於保持於100℃的離子源(諸如ClusterIon源)之汽化器中而產生圖2之譜圖。將離子源安裝於離子植入器(例如，Eaton NV－100 GSD植入器)中。將晶圓植入分批型旋轉碟片上以產生圖3至圖7之資料。
如此項技術中已知的，形成離子植入器之部分的離子源用以產生用於植入至目標基板中之離子化原子或分子。諸如上述離子植入器之離子植入器選擇所關注之離子化分子並藉由電場使此等分子加速進入目標。
圖3展示藉由在6 kV下提取(產生300 eV之有效每一硼植入能量)之B1 8 HX ＋ 而植入至矽中之硼的次級離子質譜分析(SIMS)深度輪廓及C1 6 Hx ＋ 聯合植入對活化輪廓之影響。B1 8 Hx ＋ 之5.6E13劑量(亦即，1E15有效硼劑量(標記為As植入之B18))之as植入輪廓在Axcelis Summit快速高熱退火系統(例如，見www.axcelis.com/products/summitXT.html 來獲得Axcelis之快速高熱退火系統之描述)中在950℃下被退火5秒。後退火硼輪廓被標記為(B18)。有效接面深度已歸因於退火期間之硼的瞬間增強擴散而自約10 nm向外擴散至約25 nm(吾人將5E18cm－ 2 之摻雜劑濃度用作接面深度之參考點)。藉由此過程而使其他晶圓退火，首先使用碳團簇C1 6 Hx ＋ 以1 keV、2 keV、3 keV、4 keV或5 keV有效碳劑量之1E15劑量來植入。在圖3中展示(B18＋1 keV C)及(B18＋5 keVC)之經退火之硼SIMS輪廓。接面深度對於指示碳植入已成功限制硼擴散的輪廓會淺得多。此等輪廓之形狀亦相當不同。雖然藉由(B18＋1 keV C)而獲得約15 nm之最淺退火接面(與無碳情況下之25 nm之接面深度相比)，但藉由過程(B18＋5 keV C)而在約18 nm之接面深度下獲得非常陡之箱狀接面。
圖4展示藉由分別在約17 kV、34 kV、51 kV、68 kV及85 kV之提取電壓下使用C1 6 Hx ＋ 的在1 keV、2 keV、3 keV、4 keV及5 keV之有效植入能量下的as植入之SIMS碳輪廓。植入深度良好對應於在有效植入能量下使用單體C＋ 植入而獲得之植入深度。
圖5展示在1 keV碳植入之後的經as植入及退火之300 eV硼植入之SIMS輪廓。亦展示碳輪廓(退火之前及之後)，其指示，與硼不同，碳在退火期間不擴散或改變濃度。經as植入並經退火之硼輪廓類似於圖3中所展示之硼輪廓，不同之處在於圖5之as植入硼輪廓指示其不具有穿隧效應。當與圖3之as植入硼輪廓相比時會清楚看到此情況，圖3展示在低於8E17cm－ 2 之濃度下之較長較深尾部。此效應因此單獨歸因於首先在圖5之資料中進行但未在圖3之硼團簇植入之前進行的碳團簇之植入。因此，碳團簇植入提供兩個顯著益處：(1)矽之預非晶化，從而減少或消除後續硼植入的穿隧效應，及(2)退火期間之擴散控制。甚至當硼植入不使用團簇而亦用單體B進行時亦提供該兩個益處。
圖6展示退火之後的用於各種碳＋硼植入條件之接面深度。如所預期的，300 eV硼接面淺於500 eV接面。最淺接面係對於約2 keV之碳植入能量。存在較淺而非較深地植入碳之益處，因為應在淺(S/D延伸區)接面而非在較深(深S/D區)接面處降低歸因於碳的產生洩漏之風險。理想地，吾人希望碳處於與最淺硼植入相同之範圍內以最小化洩漏。使用碳之團簇賦能在最低植入能量下的高於單體碳之劑量之淺碳植入。
圖7展示與圖6中所產生之接面相關聯之薄層電阻值。因為較淺接面傾向於產生較高薄層電阻，所以圖7之趨勢與圖6之趨勢不同。然而，相對於使用1 keV碳植入之資料，2 keV碳＋300 eV或500 eV硼資料展示接面深度之減少與薄層電阻之減少。此指示當使用較高碳能量時之活化之真實改良。
圖8展示由聯苄(bibenzyl)(亦被稱為聯苄(dibenzyl)或1,2－二苯乙烷)或C1 4 H1 4 產生之離子束之質譜。質譜展示對應於C7 H7 ＋ 離子物質的約91 amu下之強峰值。在離子化期間，聯苄分子分裂為兩個C7 H7 分子。約182 amu下之峰值對應於C1 4 H1 4 。亦看到，可形成諸如C2 Hx ＋ 、C3 Hx ＋ 、C4 Hx ＋ 、C5 Hx ＋ 、C6 Hx ＋ 及C8 Hx ＋ 之其他碳團簇物質之離子物質且此等物質因各種技術原因而可用以將碳植入至矽中，諸如用以在給定分析磁鐵之限制內在較高處理能量下植入。
圖9展示三種不同劑量(每一平方公分2E15、4E15及8E15個原子)的在10 keV下之C7 H7 植入的SIMS輪廓(碳濃度對深度)。圖10展示以2e15劑量並經700℃、900℃及1100℃退火5秒之C7 H7 植入(每一碳原子10 keV)的拉曼譜圖。每一樣本之拉曼峰值之變動經量測並被轉換為以Gdyne/cm2 為單位之應力值。所獲得之值展示700℃下之較低退火溫度與較高退火溫度相比提供較高應力值。據展示，可藉由使用此碳分子植入而達成顯著取代碳。
形成N型及P型之淺接面
此方法之重要應用為作為CMOS製造序列之部分的用以形成N型及P型淺接面之團簇離子植入之使用。CMOS為當前所使用之主要數位積體電路技術且具名稱表示在同一晶片上形成N通道與P通道MOS電晶體(互補MOS：N與P)。CMOS之成功之處在於電路設計者可利用相對電晶體之互補性質以產生較佳電路，特別係較替代技術汲取較少有效功率之電路。應注意，N及P術語基於負性及正性(N型半導體具有負性多數載流子，且P型半導體具有正性多數載流子)，且N通道及P通道電晶體在每一區之類型(極性)反向之情況下為彼此之重複。在同一基板上製造兩種類型之電晶體要求順序植入N型雜質及接著P型雜質，同時藉由光阻遮蔽層來保護其他類型之裝置。應注意，每一電晶體類型要求兩種極性之區正確操作，但形成淺接面之植入物之類型與電晶體類型相同：至N通道電晶體中之N型淺植入物及至P通道電晶體中之P型淺植入物。在圖12及圖13中展示此過程之實例。
在圖11中，展示部分完成之過程。完成之過程包括：形成井(N井81及P井82)、形成溝槽隔離結構85、形成閘極介電質84及沈積並圖案化閘電極材料83。此外，已沈積並圖案化適當光阻遮罩材料86以用於形成NMOS電晶體。在本發明之內容中，如圖11中所說明，首先將團簇碳離子88植入稍後將成為NMOS汲極延伸及NMOS源極/汲極結構之區中之基板的未遮蔽區(並非89，類似但不同之區)中直至通常20 nm至50 nm或僅低於(例如)預期裝置之接面深度的深度。除用碳摻雜矽之外，3E14至2E15之如上所述之團簇碳離子植入將非晶化較淺的矽層。
一旦植入碳團簇離子植入物，圖12即說明經由N型團簇植入物88形成N通道汲極延伸89之方法，而圖13即展示藉由P型團簇植入物91形成P通道汲極延伸90。應注意，N型與P型電晶體要求類似幾何結構之較淺接面，且因此具有N型與P型團簇植入物有利於形成先進CMOS結構。
在圖14中展示用於形成NMOS電晶體之狀況下的此方法之應用之實例。此圖展示已經歷製造半導體裝置之前端製程步驟中之一些的半導體基板41。舉例而言，該結構由經由P井43、溝槽隔離42及閘極堆疊形成44、45步驟所處理之N型半導體基板41組成。在以引用的方式併入本文中的2004年1月8日出版之標題為"An Ion Implantation Device and a Method of semiconductor Manufacturing By the Implantation of Boron Hydride Cluster Ions"之國際申請案第WO 2004/003973 A2號中揭示形成閘極堆疊、P井及溝槽隔離之例示性製程。
砷植入已在歷史上用以形成NMOS SDE結構，且因為As在矽中顯示較慢的擴散，所以無需用以形成適當結構之額外方法。然而，在先進技術中存在可能排除As在SDE中之使用的問題。舉例而言，因為矽對於磷比對於砷具有較高固體溶解度，所以可在比砷高的濃度下使磷活化。因此，磷可產生比砷低之電阻率S/D區，此係重要特徵，因為在先進裝置中電阻率傾向於隨裝置變淺(小)而增加。在此等狀況下，磷可成為可行之替代，但與砷不同，磷在矽中顯示較快擴散且因此藉由碳之擴散抑制變為具吸引力之處理。P井43與向井43中之電晶體提供接面隔離之N型基板41形成接面。溝槽隔離42在N井與P井之間(亦即，在整個CMOS結構中)提供橫向介電隔離。藉由閘極氧化層44及多晶矽閘電極45而建構閘極堆疊，經圖案化以形成電晶體閘極堆疊。塗覆並圖案化光阻46，使得曝露NMOS電晶體之區域，而遮蔽基板41之其他區域。在塗覆光阻46之後，基板41為汲極延伸植入物作好準備，該汲極延伸植入物為裝置製造製程所需之最淺摻雜層。
0.10 μm技術節點之前沿裝置之典型製程要求為1 keV與2 keV之間的砷植入能量及5×101 4 cm－ 2 之砷劑量。將團簇離子束47(在此狀況下為As4 H× ＋ )對準半導體基板，通常使得離子束之傳播方向與基板垂直以避免被閘極堆疊遮蔽。As4 H× ＋ 團簇之能量應為所要As＋ 植入能量之四倍，例如，在4 keV與8 keV之間。團簇一旦衝擊基板即解離，且摻雜劑原子在半導體基板之表面附近的較淺層中停住，此形成汲極延伸區48。應注意，相同植入物進入閘電極49之表面層，從而為閘電極提供額外摻雜。圖14中所描述之製程因此為經提議之本發明之一重要應用。
在圖15中展示此方法之應用之另一實例：形成較深源極/汲極區。此圖展示在執行半導體裝置之製造中的進一步製程步驟之後的圖14之半導體基板41。額外製程步驟包括形成襯墊氧化物51及在閘極堆疊之側壁上形成隔片52。重複圖14中所述但在圖15中為清楚起見而鑑別之製程步驟。P井43與為井43中之電晶體提供接面隔離之N型基板41形成接面。溝槽隔離42提供N井與P井之間(亦即，在整個CMOS結構中)的橫向介電隔離。藉由閘極氧化層44及多晶矽閘電極45而建構閘極堆疊，經圖案化以形成電晶體閘極堆疊。塗覆並圖案化光阻46，使得曝露NMOS電晶體之區域，而遮蔽基板41之其他區域。之後，塗覆光阻46。儘管可替代使用類似劑量之磷植入物，但將團簇離子束54(在此狀況下為As4 H× ＋ )對準半導體基板，通常使得離子束之傳播方向與基板垂直以避免被閘極堆疊遮蔽。摻雜劑原子在半導體基板之表面附近的較淺層中停住，此形成汲極延伸區48。應注意，相同植入物進入閘電極49之表面層，從而為閘電極提供額外摻雜。襯墊氧化物51為用以保護曝露之基板區域、閘電極49之頂部及潛在曝露之閘極介電質邊緣之薄層氧化物(二氧化矽)。襯墊氧化物51通常熱成長至5 nm－10 nm之厚度。另一方面，隔片52為駐留於閘極堆疊之側面上並用以使閘電極絕緣之介電質(二氧化矽、氮化矽或其組合)之區。該隔片52亦用作用於源極/汲極植入物(例如，54)之對準導向，該對準導向必須與閘極邊緣向後間隔以使電晶體正常操作。藉由沈積二氧化矽及/或氮化矽層而形成隔片52，接著以一方式對其進行電漿蝕刻以將殘餘層留在閘極堆疊之側面上同時自源極/汲極區清除介電質。在蝕刻隔片52之後，塗覆並圖案化光阻層53以曝露待植入之電晶體(在此實例中為NMOS電晶體)。其次，執行用以形成源極及汲極區55之離子植入。因為此植入要求在低能量下之高劑量，所以係經提議之團簇植入方法之適當應用。0.13 μm技術節點之典型植入參數為在5×101 5 cm－ 2 之砷劑量下每一砷原子(54)約6 keV，因此其要求：24 keV，1.25×101 5 cm－ 2 As4 H× ＋ 植入；12 keV，2.5×101 5 cm－ 2 As2 H× ＋ 植入；或6 keV，5×101 5 cm－ 2 As＋ 植入。
如圖14中所示，藉由此植入形成來源極及汲極區55。此等區提供(在該製程中稍後將形成的)電路互連與由汲極延伸48連同通道區56及閘極堆疊44、45界定之本質電晶體之間的高傳導性連接。可將閘電極45曝露於此植入(如圖示)，且若如此，則源極/汲極植入物為閘電極提供初級摻雜源。在圖15中將此展示為多晶矽摻雜層57。
展示形成PMOS汲極延伸148及PMOS源極及汲極區155之詳細圖式分別在圖16及圖17中得以展示。結構及製程與圖14及圖15中之結構及製程相同，其中使摻雜劑類型相反。因此，圖16展示已經歷製造半導體裝置之前端製程步驟中之一些的半導體基板141。舉例而言，該結構由經由N井143、溝槽隔離142及閘極堆疊形成144、145步驟所處理之P型半導體基板141組成。硼植入已在歷史上用以形成PMOS SDE結構，然而在本發明中使用諸如B1 8 Hx ＋ 之硼團簇離子。
N井143與向井143中之電晶體提供接面隔離之P型基板141形成接面。溝槽隔離142在N井與P井之間(亦即，在整個CMOS結構中)提供橫向介電隔離。藉由閘極氧化層144及多晶矽閘電極145而建構閘極堆疊，其經圖案化以形成電晶體閘極堆疊。塗覆並圖案化光阻146，使得曝露PMOS電晶體之區域，而遮蔽基板141之其他區域。在塗覆光阻146之後，基板141為汲極延伸植入物作好準備，該汲極延伸植入物為裝置製造製程所需之最淺摻雜層。0.10 μm技術節點之前沿裝置之典型製程要求為0.5 keV與1 keV之間的硼植入能量及5×101 4 cm－ 2 之硼劑量。將團簇離子束147(在此狀況下為B1 8 Hx ＋ )對準半導體基板，通常使得離子束之傳播方向與基板垂直以避免被閘極堆疊遮蔽。B1 8 Hx ＋ 團簇之能量應為所要B＋ 植入能量之20倍，例如，在10 keV與20 keV之間，且B1 8 Hx ＋ 劑量應為硼劑量之十八分之一，約2.8E13。團簇一旦衝擊基板即解離，且摻雜劑原子在半導體基板之表面附近的較淺層中停住，此形成汲極延伸區148。應注意，相同植入物進入閘電極149之表面層，從而為閘電極提供額外摻雜。圖16中所描述之製程因此為經提議之本發明之一重要應用。
在圖17中展示此方法之應用之另一實例：形成較深源極/汲極區。此圖展示在執行半導體裝置之製造中的進一步製程步驟之後的圖16之半導體基板141。額外製程步驟包括形成襯墊氧化物151及在閘極堆疊之側壁上形成隔片152。重複圖16中所述但在圖17中為清楚起見而鑑別之製程步驟。N井143與為井143中之電晶體提供接面隔離之P型基板141形成接面。溝槽隔離142在N井與P井之間(亦即，在整個CMOS結構中)提供橫向介電隔離。藉由閘極氧化層144及多晶矽閘電極145而建構閘極堆疊，其經圖案化以形成電晶體閘極堆疊。塗覆並圖案化光阻146使得曝露PMOS電晶體之區域，而遮蔽基板141之其他區域。之後，塗覆光阻146。將團簇離子束154(在此狀況下為B1 8 Hx ＋ )對準半導體基板，通常使得離子束之傳播方向與基板垂直以避免被閘極堆疊遮蔽。摻雜劑原子在半導體基板之表面附近的較淺層中停住，此形成汲極延伸區148。應注意，相同植入物進入閘電極149之表面層，從而為閘電極提供額外摻雜。襯墊氧化物151為用以保護曝露之基板區域、閘電極149之頂部及潛在曝露之閘極介電質邊緣之薄層氧化物(二氧化矽)。襯墊氧化物151通常熱成長至5 nm－10 nm之厚度。另一方面，隔片152為駐留於閘極堆疊之側面上並用以使閘電極絕緣之介電質(二氧化矽、氮化矽或其組合)之區。該隔片152亦用作用於源極/汲極植入物(例如，154)之對準導向，該對準導向必須與閘極邊緣向後間隔以使電晶體正常操作。藉由沈積二氧化矽及/或氮化矽層而形成隔片152，接著以一方式對其進行電漿蝕刻以將殘餘層留在閘極堆疊之側面上同時自源極/汲極區清除介電質。
在蝕刻隔片152之後，塗覆並圖案化光阻層153以曝露待植入之電晶體(在此實例中為PMOS電晶體)。其次，執行用以形成源極及汲極區155之離子植入。因為此植入要求在低能量下之高劑量，所以係經提議之團簇植入方法之適當應用。0.10 μm技術節點之典型植入參數為在5×101 5 cm－ 2 之硼劑量下每一硼原子(154)約4 keV，因此該植入要求：80 keV，2.8×101 4 cm－ 2 B1 8 Hx ＋ 植入；或4 keV，5×101 5 cm－ 2 B＋ 植入。此等區提供(在該製程中稍後將形成的)電路互連與由汲極延伸148連同通道區156及閘極堆疊144、145界定之本質電晶體之間的高傳導性連接。可將閘電極145曝露於此植入(如圖示)，且若如此，則源極/汲極植入物為閘電極提供初級摻雜源。在圖17中將此展示為多晶矽摻雜層157。
通常，離子植入獨自不足以形成有效半導體接面：需要熱處理以電活化經植入之摻雜劑。在植入之後，半導體基板之晶體結構被嚴重損壞(基板原子被移出晶格位置)，且經植入之摻雜劑僅微弱結合至基板原子，使得植入層具有較差電特性。高溫(大於900℃)下之熱處理或退火通常經執行以修復半導體晶體結構，並用以定位摻雜劑原子取代烯丙基(亦即，在晶體結構中之基板原子中之一者的位置中)。此取代允許摻雜劑與基板原子結合並變為電活性的；亦即，改變半導體層之傳導性。然而，因為在熱處理期間發生經植入之摻雜劑之擴散，所以此熱處理妨礙形成較淺接面。熱處理期間之硼擴散實際上係在次0.1微米能譜中達成USJ中的限制因素。已開發諸如"峰值退火"之先進製程用於此熱處理以最小化較淺植入摻雜劑的擴散。峰值退火為快速熱處理，其中最高溫度下之駐留時間接近零：溫度盡可能快地升降。以此方式，在最小化植入摻雜劑之擴散的同時，達到活化經植入之摻雜劑所需之高溫。預期，將結合本發明而利用此等先進熱處理以最大化本發明在製造最終半導體裝置過程中的益處。詳言之，經植入之碳減少熱活化處理期間的摻雜劑之瞬間增強擴散。
顯而易見，根據上述教示，本發明之許多修改及變化係可能的。因此，應瞭解，在隨附申請專利範圍之範疇內，可不同於上文特定描述地實踐本發明。
在隨附申請專利範圍中陳述希望由專利證保證之內容。
41,141．．．半導體基板
42,142．．．溝槽隔離
43,82．．．P井
44,45,144,145．．．閘極堆疊
46,146．．．光阻
47,54,147,154．．．團簇離子束
48,148．．．汲極延伸區
49,149．．．閘電極
51,151．．．襯墊氧化物
52,152．．．隔片
53,153．．．光阻層
55,155．．．源極及汲極區
56,156．．．通道區
57,157．．．多晶矽摻雜層
81,143．．．N井
83．．．閘電極材料
84．．．閘極介電質
85．．．溝槽隔離結構
86．．．光阻遮罩材料
88．．．團簇碳離子
89．．．N通道汲極延伸
90．．．P通道汲極延伸
91．．．P型團簇植入物
圖1展示如由離子植入系統所產生之B1 8 H2 2 之質譜。
圖2展示如由離子植入系統所產生之C1 6 H1 0 之質譜。
圖3展示藉由B1 8 HX ＋ 而植入至矽中之硼的次級離子質譜分析(SIMS)深度輪廓及C1 6 Hx ＋ 聯合植入對活化輪廓之影響。
圖4展示使用C1 6 Hx ＋ 在1 keV、2 keV、3 keV、4 keV及5 keV之碳植入能量下之as植入SIMS碳輪廓。
圖5展示在1 keV碳植入之後的經as植入並退火之300 eV硼植入之SIMS輪廓。亦展示碳輪廓(在退火之前及之後)。
圖6展示用於各種碳＋硼植入條件之接面深度。
圖7展示與圖6中所產生之接面相關聯之薄層電阻值。
圖8展示由聯苄(bibenzyl)(亦被稱為聯苄(dibenzyl)或1,2－二苯乙烷)或C1 4 H1 4 產生之離子束之質譜。該質譜展示對應於C7 Hx ＋ 離子物質之91 amu下之強峰值及對應於C6 Hx ＋ 、C5 Hx ＋ 、C4 Hx ＋ 、C3 Hx ＋ 及C2 Hx ＋ 之一範圍之較小峰值。
圖9展示三種不同劑量(每一平方公分2E15、4E15及8E15個原子)的在10 keV下之C7 H7 植入的SIMS輪廓(碳濃度對深度)。
圖10展示以2e15劑量並經700℃、900℃及1100℃退火5秒之C7 H7 植入(每一碳原子10 keV)的拉曼譜圖。每一樣本之拉曼峰值之變動經量測並被轉換為以Gdyne/cm2 為單位之應力值。
圖11為藉由植入碳團簇而形成碳摻雜且非晶化層期間之CMOS製造序列的圖式。展示對應於非晶化層之區域。
圖12為形成NMOS汲極延伸期間之CMOS製造序列的圖式。
圖13為形成PMOS汲極延伸期間之CMOS製造序列的圖式。
圖14為在製造NMOS半導體裝置之製程中的在N型汲極延伸植入之步驟處之半導體基板的圖式。
圖15為在製造NMOS半導體裝置之製程中的在源極/汲極植入之步驟處之半導體基板的圖式。
圖16為在製造PMOS半導體裝置之製程中的在P型汲極延伸植入之步驟處之半導體基板的圖式。
圖17為在製造PMOS半導體裝置之製程中的在源極/汲極植入之步驟處之半導體基板的圖式。
81．．．N井
82．．．P井
83．．．閘電極材料
84．．．閘極介電質
85．．．溝槽隔離結構
86．．．光阻遮罩材料
88．．．團簇碳離子

Claims (17)

  1. 一種植入離子之方法，其包含下列步驟：(a)產生一體積之形式為Cn Hx 之材料的氣相分子，其中n及x為整數，且2n，且x0；(b)離子化該等Cn Hx 分子以形成Cn Hy + 或Cn Hy - ，其中y為使得y>0的整數；及(c)藉由電場使該等離子化分子加速至一目標中，其中步驟(a)包含產生一體積之螢蒽C16 H10 之氣相分子。
  2. 一種植入離子之方法，其包含下列步驟：(a)產生一體積之形式為Cn Hx 之材料的氣相分子，其中n及x為整數，且2n，且x0；(b)離子化該等Cn Hx 分子以形成Cn Hy + 或Cn Hy - ，其中y為使得y>0的整數；及(c)藉由電場使該等離子化分子加速至一目標中，其中步驟(a)包含產生一體積之聯苄C14 H14 之氣相分子，及步驟(b)產生C7 Hy 離子之離子束。
  3. 一種植入離子之方法，其包含下列步驟：(a)產生一體積之形式為Cn Hx 之材料的氣相分子，其中n及x為整數，且4n，且x0；(b)形成含有Cn Hx 分子、Cn Hy + 、Cn Hy - 離子及電子之電漿，其中y為使得y>0的整數；及(c)藉由電場使該等離子中之一部分加速以植入至一目標中，以執行半導體之摻雜。
  4. 一種形成具有基板之金屬氧化物半導體(MOS)裝置的方 法，該方法包含下列步驟：(a)在該基板之第一區中形成井及相對溝槽隔離；(b)在界定該基板之曝露部分之該等相對溝槽隔離之間，在該基板上形成閘極堆疊，該形成包含下列步驟：i)沈積或成長閘極介電質；ii)沈積多晶矽閘電極，及iii)圖案化以形成該閘極堆疊，(c)將襯墊氧化物沈積至該基板之該等曝露部分上及沈積於該閘極堆疊之頂部上；(d)植入Cn Hx + 離子以在源極及汲極區內形成SiC合金；(e)植入P+ 或磷團簇離子以在該閘極堆疊與該等相對溝槽隔離之間形成汲極延伸；(f)形成隔片相鄰於該閘極堆疊；(g)植入N型團簇離子以形成源極及汲極區；及(h)提供熱處理以活化由該摻雜步驟植入之材料，及將碳併入至該源極及該汲極中之晶格結構中，藉此形成一N型金屬氧化物半導體(MOS)裝置(NMOS)，其進一步包括下列步驟：(i)隔離該基板上之第一區與第二區；(ii)在第一區中形成該NMOS裝置；及(iii)在第二區中形成PMOS裝置。
  5. 一種植入離子之方法，其包含下列步驟：(a)產生一體積之形式為Cn Hx 之材料的氣相分子，其中n及x為整數，且4n，及x0； (b)形成含有Cn Hx 分子、Cn Hy + 或Cn Hy - 離子之電漿，其中y為使得y>0的整數；及(c)藉由電場使該等離子化分子加速至一目標中。
  6. 一種植入離子之方法，其包含下列步驟：(a)產生一體積之聯苄(bibenzyl)C14 H14 之氣相分子；(b)離子化該C14 H14 分子以產生C7 Hy 離子之離子束；及(c)藉由電場使該C7 Hy 離子加速至一目標中。
  7. 一種植入離子之方法，其包含下列步驟：(a)產生一體積之形式為C14 H14 之材料的氣相分子；(b)離子化該C14 H14 分子以形成C7 Hx + 離子；及(c)藉由電場使該C7 Hx + 離子加速至一目標中。
  8. 一種植入離子之方法，其包含下列步驟：(a)產生一體積之形式為C14 H14 之材料的氣相分子；(b)離子化該C14 H14 分子以形成Cn Hx + 及Cn-1 Hx + 離子，其中n為整數，且3<n<8；及(c)藉由電場使該離子化之分子加速至一目標中。
  9. 一種摻雜半導體之方法，其包含下列步驟：(a)產生形式為Cn Hx + 之離子，其中n及x為整數，且2≦n及x≧0；(b)藉由電場使該離子加速至一半導體中；(c)產生摻雜離子；及(d)將該摻雜離子植入至該半導體中，其中步驟(a)及(b)包含：(i)產生形式為C2 Hx + 之離子；及 (ii)藉由電場使該C2 Hx + 離子加速至該半導體中。
  10. 一種摻雜半導體之方法，其包含下列步驟：(a)產生形式為Cn Hx + 之離子，其中n及x為整數，且2≦n及x≧0；(b)藉由電場使該離子加速至一半導體中；(c)產生摻雜離子；及(d)將該摻雜離子植入至該半導體中，其中步驟(a)及(b)包含：(i)產生形式為C3 Hx + 之離子；及(ii)藉由電場使該C3 Hx + 離子加速至該半導體中。
  11. 一種摻雜半導體之方法，其包含下列步驟：(a)產生形式為Cn Hx + 之離子，其中n及x為整數，且2≦n及x≧0；(b)藉由電場使該離子加速至一半導體中；(c)產生摻雜離子；及(d)將該摻雜離子植入至該半導體中，其中步驟(a)及(b)包含：(i)產生形式為C4 Hx + 之離子；及(ii)藉由電場使該C4 Hx + 離子加速至該半導體中。
  12. 一種摻雜半導體之方法，其包含下列步驟：(a)產生形式為Cn Hx + 之離子，其中n及x為整數，且2≦n及x≧0；(b)藉由電場使該離子加速至一半導體中；(c)產生摻雜離子；及 (d)將該摻雜離子植入至該半導體中，其中步驟(a)及(b)包含：(i)產生形式為C5 Hx + 之離子；及(ii)藉由電場使該C5 Hx + 離子加速至該半導體中。
  13. 一種摻雜半導體之方法，其包含下列步驟：(a)產生形式為Cn Hx + 之離子，其中n及x為整數，且2≦n及x≧0；(b)藉由電場使該離子加速至一半導體中；(c)產生摻雜離子；及(d)將該摻雜離子植入至該半導體中，其中步驟(a)及(b)包含：(i)產生形式為C6 Hx + 之離子；及(ii)藉由電場使該C6 Hx + 離子加速至該半導體中。
  14. 一種摻雜半導體之方法，其包含下列步驟：(a)產生形式為Cn Hx + 之離子，其中n及x為整數，且2≦n及x≧0；(b)藉由電場使該離子加速至一半導體中；(c)產生摻雜離子；及(d)將該摻雜離子植入至該半導體中，其中步驟(a)及(b)包含：(i)產生形式為C7 Hx + 之離子；及(ii)藉由電場使該C7 Hx + 離子加速至該半導體中。
  15. 一種摻雜半導體之方法，其包含下列步驟：(a)產生形式為Cn Hx + 之離子，其中n及x為整數，且2≦ n及x≧0；(b)藉由電場使該離子加速至一半導體中；(c)產生摻雜離子；及(d)將該摻雜離子植入至該半導體中，其中步驟(a)及(b)包含：(i)產生形式為C8 Hx + 之離子；及(ii)藉由電場使該C8 Hx + 離子加速至該半導體中。
  16. 一種摻雜半導體之方法，其包含下列步驟：(a)產生形式為Cn Hx + 之離子，其中n及x為整數，且2≦n及x≧0；(b)藉由電場使該離子加速至一半導體中；(c)產生摻雜離子；及(d)將該摻雜離子植入至該半導體中，其中步驟(a)及(b)包含：(i)產生形式為C14 Hx + 之離子；及(ii)藉由電場使該C14 Hx + 離子加速至該半導體中。
  17. 一種摻雜半導體之方法，其包含下列步驟：(a)產生形式為Cn Hx + 之離子，其中n及x為整數，且2≦n及x≧0；(b)藉由電場使該離子加速至一半導體中；(c)產生摻雜離子；及(d)將該摻雜離子植入至該半導體中，其中步驟(a)及(b)包含：(i)產生形式為C16 Hx + 之離子；及(ii)藉由電場使該C16 Hx + 離子加速至該半導體中。
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