JP4526819B2 - キセノン（Ｘｅ）による事前非晶質化のためのインプランテーション - Google Patents

キセノン（Ｘｅ）による事前非晶質化のためのインプランテーション Download PDF

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Description

本発明は一般に半導体装置の製造に関し、さらに詳細には極浅接合深さ（ultra-shallow junction depths）を持つ超微細化半導体装置に関する。
半導体製造技術は、設計構造がサブミクロン時代にさらに深く突入するにつれ、すなわち製造されるデバイスのデザインルールがおおよそ０．１２ミクロン以下にまでなるにつれて、継続的に様々な問題に直面している。特に、極浅接合深さ（Xj）を、効率的に高い信頼性で正確に形成するのは、困難な課題である。
ドーパントの注入およびアニーリングに先だって、ソース・ドレイン領域の輪郭（contour）を定義するためにシリコン（Si）やゲルマニウム（Ge）をイオン注入する事前非晶質化技術（プリアモルファス化技術、Preamorphization technique）が、チャネリング効果を減少させ、過渡増速拡散(TED: Transient Enhanced Diffusion)を減少させ、活性化温度（activation temperature）を減少させるために採用されている。しかしながら、このような事前非晶質化（SPE）技術は、不都合な結果をもたらさないものではない。例えば、注入されたSiまたはGeイオンは目的のソース・ドレイン領域を越えて移動しがちであり、垂直方向および水平方向に、注入伸び広がり（implantation straggle）と呼ばれる結果を生じさせ、極浅ソース・ドレイン拡張部（extension）を、例えば４００オングストローム未満に、精密に定義することが非常に難しくなる。
デザインルールがサブミクロンのレンジ深くに突入するにつれ、チャネル長、つまり接合と接合の間のチャネルのさしわたしの距離が次第に重要な寸法になってきた。これは、特に、チャネル長がおおよそ１０００オングストローム以下に縮小されてきてから顕著である。プロセスにおける変動とともに、接合位置の自然の変動も精密なデバイス設計を困難にする。TEDによるドーピング輪郭（プロファイル）の変化は、注入伸び広がりとともに、設計上の問題点を悪化させる。
従来のシリコン・オン・インシュレータ（Silicon-on-insulator, SOI）タイプの基板は発展してきており、基本的に、基板、その上の埋め込み（buried）酸化膜、そしてトランジスタの本体をなす埋め込み酸化膜上の半導体層を含んでいる。そのようなSOIデバイスでは、本体は浮いており、直接の電気的接続は存在しない。ソース・ドレイン領域が基板から分離されているので、接合キャパシタンスが減少する。すなわち、電子的信号がソースまたはドレインで、またはその両方で変化した場合、基板に対する容量性結合（静電結合）がかなり小さいということである。SOI構造を採用することで電気的分離が容易になり、回路のいくつかの電気的要素を互いにより接近させて配置することが可能になり、それによってダイの大きさを縮小することができる。また、SOI構造には高速なスイッチングを可能にするという特長がある。さらに、標準的なCMOSデバイスで一般に生じるラッチアップ（latchup）も、SOI基板を採用することによって起こらなくなる。その理由は、基板が埋め込み酸化膜から分離されているからである。スタティックまたはプラズマアーク放電の問題もSOIデバイスでは少なくなる。
しかしながら、SOI構造を採用することに伴う、半導体装置製造上の問題点もある。大きな問題の一つは、「フローティング・ボディ効果（floating body effect）」と呼ばれるものである。例えば、放出された電荷を漏出させるためにはかなりの時間が必要となる。結果として、寄生バイポーラトランジスタがMOSFETとパラレルにターンオンする、遷移バイポーラ効果（transient bipolar effect）が発生する。さらに、ヒステリシス効果も生じる。
従って、正確な極浅接合をもつ半導体装置を製造するための、効率的な方法が必要とされている。さらに、SOI基板上に、フローティングボディ効果のない、正確な極浅接合をもつ半導体装置を製造するための効率的な方法が必要とされている。
発明の概要
本発明の特徴の一つは、SOI構造をもち、フローティングボディ効果を減少させた半導体装置の製造方法である。
本発明の他の特徴は、極浅接合を持ち、ソース・ドレインの拡張部（extension）および領域が正確に形成されている半導体装置の製造方法である。
本発明のさらに他の特徴は、後述の説明文において説明され、および部分的には説明文を検討する当業者にとって明らかになるものであり、または本発明の実施によって理解される。本発明の特徴は、添付の特許請求の範囲に特に指摘されているように、実現され、または得られるであろう。
本発明に従って、上記の、およびその他の特徴の一部は、半導体装置の製造方法であって、下部シリコン基板、前記基板上の埋め込み絶縁層、前記絶縁層上の結晶シリコンの上部層を含むシリコン・オン・インシュレータ（ＳＯＩ）構造を形成するステップと、前記上部シリコン層にキセノン（Xe）をイオン注入して、前記上部シリコン層の上面から前記埋め込み絶縁層に向かって伸びる非晶質（アモルファス）領域を形成するステップと、ドーパント不純物をイオン注入してソース／ドレイン拡張部インプラントおよびソース／ドレイン・インプラントを形成するステップと、浅いソース／ドレイン拡張部およびソース／ドレイン領域を活性化させ、非晶質領域を結晶化するためにアニーリングするステップとを含む方法によって実現される。
本発明の実施形態において、シリコン酸化物の埋め込み絶縁層を有するSOI構造を形成するのに、おおよそ１×１０１４からおおよそ５×１０１４イオン／ｃｍ２の注入量で、かつおおよそ１KeVからおおよそ２００KeVの注入エネルギーでXeをイオン注入する。本発明の実施形態において、おおよそ摂氏５００度からおおよそ摂氏６５０度、例えばおおよそ摂氏５５０度からおおよそ６００度の温度でアニーリングを行い、ソース／ドレイン拡張部を、そしてソース／ドレイン領域を活性化するとともに、Xeイオン注入によって生じた非晶質領域を再結晶化する。本発明の実施形態では、ソース／ドレイン領域を形成する前に、ソース／ドレイン拡張部を形成する。また、本発明の実施形態は、ソース／ドレイン拡張部の形成に先立ってソース／ドレイン領域を形成する除去可能なスペーサ（removable spacer）技術をも含む。
本発明の他の特徴は、半導体装置の製造方法であって、本質的にキセノンの二量体（xenon dimer，Xe２ ＋）からなるイオンビームを供給するステップと、結晶質半導体基板にXe２ ＋を注入してそこに非晶質領域を形成するステップと、ドーパント不純物をこの非晶質領域にイオン注入してソース／ドレインの拡張部およびソース／ドレイン・インプラントを形成するステップと、このソース／ドレインの拡張部およびソース／ドレイン領域を活性化させ、非晶質領域を再結晶化させるためにアニーリングをするステップとを含む方法である。
本発明の実施形態において、Xeの一次イオンビームをアナライザ（分析装置）にかけ、Xe2 +のビームを選択的に取り出すこともできる。本発明の実施形態において、バルクのシリコンおよびSOI基板を含む基板にＸｅ２ ＋をイオン注入して、ドーパント不純物をイオン注入する前に領域を事前アモルファス化しておき、続いておおよそ摂氏５００度からおおよそ６５０度の温度でアニーリングを行う。本発明の実施形態において、バルクのシリコン基板にＸｅ２ ＋をイオン注入し、非晶質領域を形成する。この非晶質領域の深さはおおよそ２５０オングストロームを超えない（例えばおおよそ１００オングストロームからおおよそ２５０オングストローム）ようにする。次に、摂氏おおよそ５００度からおおよそ６５０度の温度のアニーリングを繰り返すことにより、ソース／ドレインの拡張部およびソース／ドレイン領域を形成する。
本発明のその他の特徴は、本発明を実施するのに最良の形態と考えられるものを示ことによって、本発明の実施形態を説明する、後述の詳細な説明から当業者に明白になるであろう。本発明は、その他の、および異なった実施形態においても実施可能であることは理解できるであろう。いくつかの細部は、本発明から離れることなしに、様々な容易に思いつく実施形態において変更を加えることができる。従って、添付の図面および説明は、本質的に説明のための実例として取り扱われるべきであって、本発明を限定するものとして取り扱われるべきではない。
本発明は、垂直および水平方向の伸び広がりを、特にＳＯＩ基板の半導体装置において効果的に減少させることにより、よく定義された極浅接合を持つ半導体装置の製造を可能にする方法を提供する。
本発明はさらに、Xeイオン注入により、特にXe２ ＋のイオン注入により、よく定義された極浅接合を持つ半導体装置の効率的な製造方法を提供する。本発明はさらに、SOI基板を含み、フローティングボディ効果をかなり減少させた半導体装置の製造を可能にする方法を提供する。ソース／ドレインの拡張部およびソース／ドレイン領域の形成に先立ってプリアモルファス（事前非晶質）化を行うためにXeイオン注入を採用することによって、SOIタイプの構造におけるフローティングボディ効果が有利に減少することの根底にある詳しい仕組みはよくわかっていない。しかしながら、GeやSiなどの原子と比較して、Xeの高い原子量（atomic weight）と大きなイオンサイズの組み合わせにより、そして水平および垂直方法の伸び広がりが抑えられることによって、なんらかの方法で再結晶化した格子内のドーパント活性化とXeの内包化が促進され、通常イオン注入による結晶損傷によって生じる過剰な漏れ電流なしに、フローティングボディ効果を事実上除去し、またははっきりと減少させる。
本発明の実施形態においては、基板、シリコン酸化物のような埋め込み絶縁層およびその上の上部の結晶質層を含むSOI構造の上部の結晶質層にXeイオンを注入して、この上部のシリコン層を事前にアモルファス化する工程を含む。次に、イオン注入とアニーリングが続けて行われ、ゲート電極のサイドウォールスペーサを用いたソース／ドレインの拡張部およびソース／ドレイン領域が形成される。Xeイオン注入の後の活性化アニーリングは、従来のアニーリング温度（おおよそ摂氏８００度からおおよそ１０５０度）に比較して、低い温度（摂氏おおよそ５００度からおおよそ６５０度）で有利に実行できる。従って、本発明の実施形態においては、ソース／ドレイン領域の形成の前でも、またはその後でも、ソース／ドレインの拡張部を形成することができる。
本発明の実施形態において、SOI構造の上部結晶質シリコン層上にゲート電極構造を形成する、そしてXeをイオン注入して、前記上部シリコン層を前記埋め込み絶縁層に向かって非晶質化する。Xeのイオン注入は、おおよそ１×１０１４からおおよそ５×１０１４イオン／ｃｍ２の注入量で、かつおおよそ１KeVからおおよそ２００KeVの注入エネルギー（例えば、おおよそ１０KeVからおおよそ１３０KeV）で行われる。
図１から図４に、本発明の一実施形態である方法が概略的に示されている。図中、類似の構造または要素は、類似の参照符号で示されている。SOI基板１０１は、基板１０、シリコン酸化物のような埋め込み絶縁層１１、および上部の結晶質シリコン層１２を含んで形成されている。上部のシリコン層１２は、典型的にはおおよそ１００オングストロームからおおよそ１０００オングストロームの厚みを持つ。ゲート電極１４が上部シリコン層１２の上に、ゲート絶縁膜１３を間にはさんで形成される。図１に示されるように、Xeのイオン注入を行って、上部シリコン層１２の上部を、予想される深さまで事前に非晶質化して、ゲート電極１４の両側において非晶質領域１２Aを形成する。本発明の実施形態では、おおよそ４００オングストロームの深さ（例えば、おおよそ５０からおおよそ３００オングストローム）まで上部シリコン層１２を事前に非晶質化してもよい。埋め込み絶縁層１１まで事前の非晶質化を実行することも可能である。
続いて、N型のドーパント、例えば砒素（arsenic）またはリン（phosphorous）などのドーパント種のイオン注入が矢印２０で示されるように実行される。典型的には、このようなイオン注入は、おおよそ１×１０１４からおおよそ５×１０１４イオン／ｃｍ２の注入量で、かつおおよそ２００eVからおおよそ１０KeVの注入エネルギーで行われて、浅いソース／ドレインの拡張部インプラントを形成する。次に、おおよそ摂氏５００度からおおよそ摂氏６５０度、例えばおおよそ摂氏５５０度からおおよそ６００度の温度でアニーリングを行い、ソース／ドレイン拡張部２１を活性化するとともに、非晶質領域１２Aを再結晶化する。典型的には、ソース／ドレイン拡張部２１は、上部シリコン層１２の表面からおおよそ５０からおおよそ３００オングストロームの深さまで伸びている。
続いて、図３に示されるように、サイドウォールスペーサ３０がゲート電極１４の側面に形成される。サイドウォールスペーサ３０は、シリコン酸化物またはシリコン窒化物のような絶縁材料を含んでいてもよい。矢印３０で示されるXeイオン注入が再度行われ、ソース／ドレイン拡張部２１に隣接する非晶質領域１２Bを形成する。このようなXeの注入は、すでに図１について説明した条件で実行できる。
続いて、図４に示されるように、矢印４０で示されるイオン注入が、典型的には、おおよそ１×１０１４からおおよそ５×１０１４イオン／ｃｍ２の注入量で、かつおおよそ１０KeVからおおよそ６０KeVの注入エネルギーで行われて、ソース／ドレイン・インプラントが形成される。次に、おおよそ摂氏５００度からおおよそ摂氏６５０度の温度でアニーリングを行い、ソース／ドレイン領域４１を活性化するとともに、非晶質領域１２Bを再結晶化する。SOI構造上に半導体装置を製造する際、事前の非晶質化のためにXeイオン注入を用いることで、フローティングボディ効果を有利に除去し、またははっきりと減少させ、これによって装置の信頼性を向上させる。図１から図４に示された実施形態において、ソース／ドレインの拡張部は、ソース／ドレイン領域の形成の前に形成されている。しかしながら、Xeイオン注入に起因したドーパント活性化のために有利に用いることが可能な非常に低いアニーリング温度を鑑みると、ソース／ドレイン拡張部の形成に先立ってソース／ドレイン領域を形成するために除去可能なスペーサ技術を用いることもできる。そのような実施形態の概略が図５、図６に示されている。図１乃至４に示された要素または構造と同様に、類似の構造または要素は、類似の参照符号で示されている。図５を参照して、SOI構造１０５は、基板１０、埋め込み絶縁層１１、および上部の結晶質シリコン層１２を含んで形成されている。ゲート電極１４が上部シリコン層１２の上に、ゲート絶縁膜１３を間にはさんで形成される。続いて、サイドウォールスペーサ１５がゲート電極１４およびゲート絶縁膜１３の側面に形成される。Xeのイオン注入を行って、上部シリコン層１２の領域を、埋め込み絶縁層１１まで、サイドウォールスペーサ１５の反対の側で非晶質化する。これに続いて、ソース／ドレイン・インプラントを形成するためのイオン注入を行い、その後摂氏おおよそ５００度からおおよそ６５０度の温度でアニーリングを行って、ソース／ドレイン領域１６を形成する。
続いて、図６に示されるように、サイドウォールスペーサ１５を取り除く。Xeイオン注入を再度行って、上部シリコン層１２内に予想される深さまで上部非晶質領域を形成する。続いて、ソース／ドレインの拡張部インプラントを形成するためにドーパントイオン注入が行われる。本発明の実施形態として、おおよそ４００オングストロームの深さ（例えば、おおよそ５０からおおよそ３００オングストローム）まで非晶質領域を形成してもよい。もっとも、埋め込み絶縁層１１まで非晶質領域とすることも可能である。次に、おおよそ摂氏５００度からおおよそ摂氏６５０度の温度でアニーリングを行い、ソース／ドレインの拡張部２０を活性化するとともに、非晶質領域を再結晶化して、図６に示される構造が形成される。
本発明の他の態様において、キセノン二量体（Xe2 +）をイオン注入することによる事前の非晶質化のステップを含み、これによって、極浅接合深さと、精密に制御されたソース／ドレイン拡張部および領域の形成を可能にする。Xe２ ＋はXeのイオン源から低い引出し電圧で取り出され、イオン注入装置の分析磁石で分析される。本発明の実施形態における事前の非晶質化のためのXe２ ＋は、SOI構造に対してのみならず、従来の基板構造、例えばバルクシリコン構造に対しても用いられる。
図７に、Xe２ ＋イオン注入を含む本発明の実施形態を実施するためのイオン注入システムの平面図が概略的に示されている。図示されているように、イオン注入システム７０は、イオン源チャンバ７２、分析磁石７４、加速器７６およびエンドステーション７８を含んでいる。引き出し電源８０が、引き出し電極８１およびイオン源チャンバ７２内に配置されるイオン源（図示せず）に電気的に接続される。加速用電源８２が、加速器７６の加速電極８３および反対側の加速電極８４にそれぞれ電気的に結合される。
動作時には、引き出し電極８１がイオン源チャンバ７２から入射イオンビーム８５を引き出す。入射イオンビーム８５は、分析磁石７４によって分析され、イオンビーム８５から所望のイオン種が選択される。分析磁石７４は、分析されたイオンビーム８６を送り出し、このビームを電極８３に設けられたアパーチャ８７に導く。分析磁石７４は入射イオンビーム８５から所望の単一の種のみを残してその他をフィルタリングし、分析されたイオンビーム８６を形成する。分析磁石７４内に形成された磁場が、イオンビーム８５の各イオンに、それが分析磁石７４を通り抜ける間に、アーチ状の軌道を取らせる。あるイオンの軌道半径は、イオンの質量および速度、および分析磁石７４の中の磁場の強度に依存する。分析磁石７４の中の機械的な障害物が、分析磁石７４の出口を通る固有の曲率を持たない軌道を持つすべてのイオンをブロックする。従って、所望のイオン（Xe２ ＋）のみが分析磁石７４を出て、分析されたイオンビーム８６を構成する。
アパーチャ８７に入ると、分析されたイオンビーム８６は加速器７６によって加速され、エンドステーション７８に向かって導かれる。商業ベースのイオン注入システムは、通常追加の焦点合わせ（フォーカシング）システムを有し、加速器７６から出たビームの適切な焦点合わせ（フォーカシング）を行うことを認識するべきである。また、イオン注入システムにおいて使用可能な特定のビームに応じて、エンドステーションの構成には多くの異なったタイプがありうることを認識するべきである。
最初に引き出し電極８１によって加速されてはいるものの、加速器７６によって、所望の注入深さに応じて、イオンをさらに特定のエネルギーレベルまで加速することができる。典型的には、Xe２ ＋の引き出し電圧はおおよそ１０KeVからおおよそ８０KeVの範囲（例えば、おおよそ２０KeVからおおよそ５０KeV）である。
イオン注入を実行する場合、バルクシリコン基板８８などの基板は、エンドステーション７８内に、分析されたイオンビーム８６と位置合わせされて配置される。実際のイオン注入の前に、エンドステーション７８は真空にされて、シリコン基板８８の周囲の環境ガスを取り除く。Xe２ ＋の注入の間、分析されたイオンビーム８６が電極８４のアパーチャ８９を通って出てくる。アパーチャ８９はエンドステーション７８と加速器７６のあいだの気体の通過を可能にしている。
本発明の実施形態に従って、Xeのイオン源から生成される完全なスペクトルは、比較的低い引出し電圧、おおよそ１０KeVからおおよそ５０KeVまたはそれより低い電圧における動作によってもっとも明確に得られる。
図７に示される基板８８はバルクシリコン基板を含む、従来型のどのようなタイプの基板であってもよい。Xe２ ＋を用いてバルクシリコン基板の非晶質化とソース／ドレイン拡張部および領域を形成するシーケンスは、図１から図４に示されたシーケンスまたは図５および図６に示されたシーケンスと同様である。図７に記載された基板８８はSOI構造のものであってもよく、図１から図４に示された実施形態および図５および図６に示された実施形態に関して採用されたXe２ ＋のイオン注入は、Xe２ ＋を用いても実行可能であることを認識する必要がある。Xe２ ＋のイオン注入を実施する場合、Xeのイオン注入を実施する場合よりも低い注入エネルギーを用いることができる。それは、注入エネルギーが２つのイオン間で分割されるからである。したがって、Xe２ ＋を用いて事前に非晶質化をする場合、おおよそ１KeVからおおよそ２００KeVのエネルギーが効果的に用いられる。
本発明は、実質的にフローティングボディ効果のない、または同効果をはっきりと減少させるとともに、正確に位置決めされ、大きさが決定されるソース／ドレイン拡張部および領域をもつ、SOI構造を有する半導体装置の製造を可能にする。本発明はまた、バルクシリコン基板に、極浅接合、例えばおおよそ４００オングストローム未満、例えばおおよそ２５０オングストロームを超えない接合を持つ、正確に位置決めされ、大きさが決定されたソース／ドレイン拡張部を形成するための効果的な方法を提供する。事前の非晶質化のためにXeイオン注入を用いることにより、ドーパント不純物の優れた活性化を可能にし、これによって装置の信頼性を高くし、ウェハ間の均一性を改善する。
本発明は、様々なタイプの半導体装置の製造において産業上の利用性を有する。本発明は特に、サブミクロンの構造を持つ半導体装置の製造に適用可能である。
以上の説明において、様々な特定の細かい事柄、例えば特定の材料、構造、化学材料、プロセスなどについて、本発明のよりよい理解のために説明を行った。しかしながら、本発明は、上述の特定の事柄に頼ることなく実施可能である。その他の例としては、周知のプロセスや材料については詳しく解説していないが、これは本発明を不必要に不明確なものにしないためである。
本発明の好適な実施形態およびその特徴のいくつかの例しか本明細書には示しておらず、または説明してない。本発明は、その他の様々な組み合わせや環境において用いることができ、ここに開示した発明の概念の範囲内で変更または変形可能なものであることを理解するべきである。
本発明の実施形態である方法の段階を示す図。 本発明の実施形態である方法の段階を示す図。 本発明の実施形態である方法の段階を示す図。 本発明の実施形態である方法の段階を示す図。 本発明の他の実施形態である方法の段階を示す図。 本発明の他の実施形態である方法の段階を示す図。 本発明の実施形態において好適に使用可能なイオン注入装置の概略図。

Claims (8)

  1. 半導体装置の製造方法であって、
    下部シリコン基板、前記基板上の埋め込み絶縁層、前記埋め込み絶縁層上の結晶質上部シリコン層及び前記結晶質上部シリコン層の上にゲート絶縁膜を間にはさんで形成されたゲート電極を含むシリコン・オン・インシュレータ（ＳＯＩ）構造を形成するステップと、
    １次キセノン（Xe）イオンビームをイオン源から引き出し、前記１次キセノンイオンビームを分析し、前記１次キセノンイオンビームから一価に帯電したキセノンの二量体イオン（Xe2 +）を選択して、当該キセノンの二量体イオンからなるイオンビームを生成し、前記結晶質上部シリコン層に前記キセノンの二量体イオンを前記生成されたイオンビームにより注入して、前記結晶質上部シリコン層の上面から前記埋め込み絶縁層に向かってのびる第１非晶質領域を形成するステップと、
    前記第１非晶質領域に第１ドーパントイオン不純物を注入して、ソース／ドレイン拡張部ドープ領域を形成するステップと、
    前記ソース／ドレイン拡張部ドープ領域中の前記第１ドーパントイオン不純物を活性化してソース／ドレイン拡張部を形成するとともに、前記第１非晶質領域を再結晶化するために第１アニーリングをするステップと、
    前記結晶質上部シリコン層に前記キセノンの二量体イオンを注入して、前記結晶質上部シリコン層の上面から前記埋め込み絶縁層に向かってのびる第２非晶質領域を形成するステップと、
    前記ソース／ドレイン拡張部ドープ領域を形成するステップとは別に、前記第２非晶質領域に第２ドーパントイオン不純物を注入して、ソース／ドレインドープ領域を形成するステップと、
    前記ソース／ドレインドープ領域中の前記第２ドーパントイオン不純物を活性化してソース／ドレイン領域を形成するとともに、前記第２非晶質領域を再結晶化するために第２アニーリングをするステップとを含み、前記各ステップをこの順で実行する製造方法。
  2. 前記キセノンの二量体イオンの注入を、１×１０１４から５×１０１４イオン／ｃｍ２の注入量で、かつ３KeVから１５０KeVの注入エネルギーで行ない、
    前記第１アニーリング及び前記第２アニーリングを、摂氏５００度から摂氏６５０度の温度で行う、請求項１記載の製造方法。
  3. 前記ソース／ドレイン拡張部ドープ領域を形成するステップの後であって、前記第２非晶質領域を形成するステップの前に、サイドウォールスペーサを前記ゲート電極の側面に形成する、請求項１記載の製造方法。
  4. 半導体装置の製造方法であって、
    下部シリコン基板、前記基板上の埋め込み絶縁層、前記埋め込み絶縁層上の結晶質上部シリコン層及び前記結晶質上部シリコン層の上にゲート絶縁膜を間にはさんで形成されたゲート電極を含むシリコン・オン・インシュレータ（ＳＯＩ）構造を形成するステップと、
    サイドウォールスペーサを前記ゲート電極の側面に形成するステップと、
    １次キセノン（Xe）イオンビームをイオン源から引き出し、前記１次キセノンイオンビームを分析し、前記１次キセノンイオンビームから一価に帯電したキセノンの二量体イオン（Xe2 +）を選択して、当該キセノンの二量体イオンからなるイオンビームを生成し、前記結晶質上部シリコン層に前記キセノンの二量体イオンを前記生成されたイオンビームにより注入して、前記結晶質上部シリコン層の上面から前記埋め込み絶縁層に向かってのびる第１非晶質領域を形成するステップと、
    前記第１非晶質領域に第１ドーパントイオン不純物を注入して、ソース／ドレインドープ領域を形成するステップと、
    前記ソース／ドレインドープ領域中の前記第１ドーパントイオン不純物を活性化してソース／ドレイン領域を形成するとともに、前記第１非晶質領域を再結晶化するためにアニーリングをするステップと、
    前記サイドウォールスペーサを取り除くステップと、
    前記結晶質上部シリコン層に前記キセノンの二量体イオンを注入して、前記結晶質上部シリコン層の上面から前記埋め込み絶縁層に向かってのびる第２非晶質領域を形成するステップと、
    前記ソース／ドレインドープ領域を形成するステップとは別に、前記第２非晶質領域に第２ドーパントイオン不純物を注入して、ソース／ドレイン拡張部ドープ領域を形成するステップと、
    前記ソース／ドレイン拡張部ドープ領域中の前記第２ドーパントイオン不純物を活性化してソース／ドレイン拡張部を形成するとともに、前記第２非晶質領域を再結晶化するためにアニーリングをするステップとを含み、前記各ステップをこの順で実行する製造方法。
  5. 半導体装置の製造方法であって、
    結晶質半導体基板の表面上に、ゲート絶縁膜を間にはさんでゲート電極を形成するステップと、
    １次キセノン（Xe）イオンビームをイオン源から引き出し、前記１次キセノンイオンビームを分析し、前記１次キセノンイオンビームから一価に帯電したキセノンの二量体イオン（Xe2 +）を選択して、当該キセノンの二量体イオンからなるイオンビームを生成し、前記結晶質半導体基板に前記キセノンの二量体イオンを前記生成されたイオンビームにより注入して、前記結晶質半導体基板の領域を非晶質化して第１非晶質領域を形成するステップと、
    前記第１非晶質領域に第１ドーパントイオン不純物を注入して、ソース／ドレイン拡張部ドープ領域を形成するステップと、
    前記ソース／ドレイン拡張部ドープ領域中の前記第１ドーパントイオン不純物を活性化してソース／ドレイン拡張部を形成するとともに、前記第１非晶質領域を再結晶化するために、摂氏５００度から摂氏６５０度の温度で第１アニーリングをするステップと、
    前記結晶質半導体基板に前記キセノンの二量体イオンを注入して、前記結晶質半導体基板の領域を非晶質化して第２非晶質領域を形成するステップと、
    前記第２非晶質領域に第２ドーパントイオン不純物を注入して、ソース／ドレインドープ領域を形成するステップと、
    前記ソース／ドレインドープ領域中の前記第２ドーパントイオン不純物を活性化してソース／ドレイン領域を形成するとともに、前記第２非晶質領域を再結晶化するために、摂氏５００度から摂氏６５０度の温度で第２アニーリングをするステップとを含み、前記各ステップをこの順で実行する製造方法。
  6. 前記第１非晶質領域を形成するステップを、前記第１非晶質領域が前記基板の表面から４００オングストロームを超えない深さまでのびるように行う、請求項５記載の製造方法。
  7. 前記ソース／ドレイン拡張部ドープ領域を形成するステップの後であって、前記第２非晶質領域を形成するステップの前に、サイドウォールスペーサを前記ゲート電極の側面に形成する、請求項５記載の製造方法。
  8. 半導体装置の製造方法であって、
    結晶質半導体基板の表面上に、ゲート絶縁膜を間にはさんでゲート電極を形成するステップと、
    サイドウォールスペーサを、前記ゲート電極の側面に形成するステップと、
    １次キセノン（Xe）イオンビームをイオン源から引き出し、前記１次キセノンイオンビームを分析し、前記１次キセノンイオンビームから一価に帯電したキセノンの二量体イオン（Xe2 +）を選択して、当該キセノンの二量体イオンからなるイオンビームを生成し、前記結晶質半導体基板に前記キセノンの二量体イオンを前記生成されたイオンビームにより注入して、前記結晶質半導体基板の領域を非晶質化して第１非晶質領域を形成するステップと、
    前記第１非晶質領域に第１ドーパントイオン不純物を注入して、離間したソース／ドレインドープ領域を形成するステップと、
    前記ソース／ドレインドープ領域中の前記第１ドーパントイオン不純物を活性化してソース／ドレイン領域を形成するとともに、前記第１非晶質領域を再結晶化するために、第１アニーリングをするステップと、
    前記サイドウォールスペーサを取り除くステップと、
    前記結晶質半導体基板に前記キセノンの二量体イオンを注入して、前記結晶質半導体基板の領域を非晶質化して第２非晶質領域を形成するステップと、
    前記第２非晶質領域に第２ドーパントイオン不純物を注入して、ソース／ドレイン拡張部ドープ領域を形成するステップと、
    前記ソース／ドレイン拡張部ドープ領域中の前記第２ドーパントイオン不純物を活性化してソース／ドレイン拡張部を形成するとともに、前記第２非晶質領域を再結晶化するために摂氏５００度から摂氏６５０度の温度で第２アニーリングをするステップとを含み、前記各ステップをこの順で実行する製造方法。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573126B2 (en) * 2000-08-16 2003-06-03 Massachusetts Institute Of Technology Process for producing semiconductor article using graded epitaxial growth
WO2002082514A1 (en) * 2001-04-04 2002-10-17 Massachusetts Institute Of Technology A method for semiconductor device fabrication
US6864516B2 (en) * 2002-02-28 2005-03-08 Advanced Micro Devices, Inc. SOI MOSFET junction degradation using multiple buried amorphous layers
US6995430B2 (en) * 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US20030227057A1 (en) * 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
DE10240422B4 (de) * 2002-09-02 2010-02-18 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterelements mit einer Leitungsstruktur mit vergrößertem Metallsilizidbereich
US6767809B2 (en) * 2002-11-19 2004-07-27 Silterra Malayisa Sdn. Bhd. Method of forming ultra shallow junctions
US6743689B1 (en) * 2003-01-14 2004-06-01 Advanced Micro Devices, Inc. Method of fabrication SOI devices with accurately defined monocrystalline source/drain extensions
EP1577932A3 (en) * 2004-03-16 2006-05-10 Interuniversitair Microelektronica Centrum Method of manufacturing a semiconductor on a silicon on insulator (SOI) substrate using solid epitaxial regrowth (SPER) and semiconductor device made thereby
TWI279852B (en) 2004-03-16 2007-04-21 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor on a silicon on insulator (SOI) substrate using solid epitaxial regrowth (SPER) and semiconductor device made thereby
TWI248681B (en) * 2004-03-29 2006-02-01 Imec Inter Uni Micro Electr Method for fabricating self-aligned source and drain contacts in a double gate FET with controlled manufacturing of a thin Si or non-Si channel
JP3737504B2 (ja) * 2004-03-31 2006-01-18 松下電器産業株式会社 半導体装置の製造方法
JP4907063B2 (ja) * 2004-05-25 2012-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7253071B2 (en) * 2004-06-02 2007-08-07 Taiwan Semiconductor Manufacturing Company Methods for enhancing the formation of nickel mono-silicide by reducing the formation of nickel di-silicide
US7157355B2 (en) 2004-06-30 2007-01-02 Freescale Smeiconductor, Inc. Method of making a semiconductor device having a strained semiconductor layer
WO2006033041A1 (en) * 2004-09-22 2006-03-30 Koninklijke Philips Electronics N.V. Integrated circuit fabrication using solid phase epitaxy and silicon on insulator technology
KR100571424B1 (ko) * 2004-12-30 2006-04-14 동부아남반도체 주식회사 이중 스텝 소오스/드레인 이온 주입에 의한 안정한트랜지스터 형성 방법
JP4923419B2 (ja) * 2005-03-15 2012-04-25 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2007035398A2 (en) * 2005-09-15 2007-03-29 Amberwave Systems Corporation Control of strain in device layers by selective relaxation and prevention of relaxation
JP2007188940A (ja) * 2006-01-11 2007-07-26 Hitachi Displays Ltd 表示装置の製造方法
US20070246750A1 (en) * 2006-04-19 2007-10-25 Toshiba America Electronics Components, Inc. Control of body potential of partially-depleted field-effect transistors
DE102006019935B4 (de) * 2006-04-28 2011-01-13 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
JP2008041988A (ja) * 2006-08-08 2008-02-21 Hiroshima Univ ゲルマニウム（Ｇｅ）半導体デバイス製造方法。
US20080099841A1 (en) * 2006-10-31 2008-05-01 International Business Machines Corporation Method and structure for reducing soi device floating body effects without junction leakage
US9171936B2 (en) * 2006-12-06 2015-10-27 Cypress Semiconductor Corporation Barrier region underlying source/drain regions for dual-bit memory devices
US7442614B1 (en) 2008-03-21 2008-10-28 International Business Machines Corporation Silicon on insulator devices having body-tied-to-source and methods of making
US9461169B2 (en) 2010-05-28 2016-10-04 Globalfoundries Inc. Device and method for fabricating thin semiconductor channel and buried strain memorization layer
US8536032B2 (en) * 2011-06-08 2013-09-17 International Business Machines Corporation Formation of embedded stressor through ion implantation
US8748285B2 (en) 2011-11-28 2014-06-10 International Business Machines Corporation Noble gas implantation region in top silicon layer of semiconductor-on-insulator substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4584026A (en) 1984-07-25 1986-04-22 Rca Corporation Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions
JPH0574805A (ja) * 1991-09-13 1993-03-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
EP0622834A3 (en) * 1993-04-30 1998-02-11 International Business Machines Corporation Method to prevent latch-up and improve breakdown voltage in SOI MOSFETS
US6074937A (en) 1997-12-18 2000-06-13 Advanced Micro Devices, Inc. End-of-range damage suppression for ultra-shallow junction formation
US6191012B1 (en) 1998-12-03 2001-02-20 Advanced Micro Devices Method for forming a shallow junction in a semiconductor device using antimony dimer
US5953615A (en) 1999-01-27 1999-09-14 Advance Micro Devices Pre-amorphization process for source/drain junction
US6225176B1 (en) 1999-02-22 2001-05-01 Advanced Micro Devices, Inc. Step drain and source junction formation
JP2001068669A (ja) * 1999-08-30 2001-03-16 Sony Corp 半導体装置の製造方法
US6403433B1 (en) * 1999-09-16 2002-06-11 Advanced Micro Devices, Inc. Source/drain doping technique for ultra-thin-body SOI MOS transistors
KR100916656B1 (ko) * 2002-10-22 2009-09-08 삼성전자주식회사 레이저 조사 장치 및 이를 이용한 다결정 규소 박막트랜지스터의 제조 방법

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