KR102382500B1 - 반도체 에피택셜 웨이퍼의 제조 방법 및 반도체 디바이스의 제조 방법 - Google Patents

반도체 에피택셜 웨이퍼의 제조 방법 및 반도체 디바이스의 제조 방법 Download PDF

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Abstract

저온의 디바이스 형성 프로세스에 제공된 경우라 하더라도, 에피택셜층에 있어서 수소에 의한 패시베이션 효과가 충분히 얻어지는 반도체 에피택셜 웨이퍼를 제조하는 것이 가능한, 반도체 에피택셜 웨이퍼의 제조 방법을 제공한다. 본 발명의 반도체 에피택셜 웨이퍼(100)의 제조 방법은, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 탄소, 인 및 수소를 포함하는 클러스터 이온(12)을 조사(照射)하여, 해당 반도체 웨이퍼의 표층부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층(14)을 형성하는 제1 공정과, 상기 반도체 웨이퍼의 개질층(14) 상에 에피택셜층(18)을 형성하는 제2 공정을 가지며, 상기 클러스터 이온(12) 중의 탄소, 인 및 수소의 원자수를 CxPyHz(x, y, z는 1 이상의 정수이다.)로 표기하였을 때, 탄소 원자수(x)에 대한 인 원자수(y)의 비(y/x)가 0.5 이상 2.0 이하를 만족하는 것을 특징으로 한다.

Description

반도체 에피택셜 웨이퍼의 제조 방법 및 반도체 디바이스의 제조 방법
[0001] 본 발명은, 반도체 에피택셜 웨이퍼의 제조 방법 및 반도체 디바이스의 제조 방법에 관한 것이다.
[0002] 실리콘 웨이퍼를 대표적인 예로 하는 반도체 웨이퍼 상에 에피택셜층이 형성된 반도체 에피택셜 웨이퍼는, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor), DRAM(Dynamic Random Access Memory), 파워 트랜지스터 및 이면조사형(裏面照射型) 고체 촬상 소자 등, 다양한 반도체 디바이스를 제작하기 위한 디바이스 기판으로서 이용되고 있다.
[0003] 예컨대 이면조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 받아들여, 암소(暗所) 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있다. 그 때문에, 최근에 이면조사형 고체 촬상 소자는, 디지털 비디오 카메라나 스마트폰 등의 휴대전화에 널리 이용되고 있다.
[0004] 반도체 디바이스의 미세화나 고성능화가 점점 더 진행되고 있는 최근에는, 디바이스 특성을 고품질화하기 위해, 디바이스 기판으로서 이용되는 반도체 에피택셜 웨이퍼의 고품질화가 요망되고 있다.
[0005] 따라서, 본원 출원인은 특허문헌 1에 있어서, 반도체 웨이퍼의 표면에, 예컨대 C3H5 이온 등의, 구성 원소로서 수소를 포함하는 클러스터 이온(Cluster Ions)을 조사(照射)하는 제1 공정과, 상기 제1 공정의 이후에, 상기 반도체 웨이퍼의 표면 상에 에피택셜층을 형성하는 제2 공정을 가지며, 상기 제1 공정에 있어서, 상기 클러스터 이온의 빔 전류치를 50㎂ 이상으로 하는 반도체 에피택셜 웨이퍼의 제조 방법을 제안하였다. 상기 특허문헌 1에 기재된 기술의 개요는 이하와 같다.
[0006] 우선, 반도체 웨이퍼에 모노머 이온(단원자 이온)의 형태로 수소 이온을 주입하여, 반도체 웨이퍼의 표층부에 수소 이온 주입 영역을 형성하고, 그 후 해당 표층부 상에 에피택셜층을 형성한 반도체 에피택셜 웨이퍼에 있어서는, 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)으로 표층부에 있어서의 깊이 방향의 수소 농도 프로파일을 측정하더라도, 수소 농도는 검출 하한 이하여서, 수소의 농도 피크는 관찰되지 않는다. 이것은, 수소는 경(輕)원소이기 때문에, 에피택셜층 형성 시의 가열에 의해 수소가 바깥쪽(外方)으로 확산되어, 반도체 웨이퍼 중에 수소가 거의 잔류하지 않기 때문이다.
[0007] 특허문헌 1에서는, C3H5 이온과 같이 클러스터 이온의 형태로 수소를 주입하는 동시에, 빔 전류치를 50㎂ 이상으로 함으로써, 에피택셜층 형성 이후라 하더라도, 반도체 웨이퍼의 표층부에 수소를 고농도로 잔류시킬 수가 있어, 해당 표층부에 있어서의 깊이 방향의 수소 농도 프로파일에 있어서 피크가 존재하는 반도체 에피택셜 웨이퍼를 제조할 수 있었다. 반도체 웨이퍼의 표층부(즉 에피택셜층의 수직 하방(直下))에 잔류한 수소는, 에피택셜층에 반도체 디바이스를 형성하는 디바이스 형성 프로세스 시의 열처리에 의해 에피택셜층으로 확산되어, 에피택셜층 내의 결함을 패시베이션(passivation)한다. 이 때문에, 특허문헌 1의 반도체 에피택셜 웨이퍼를 디바이스 형성 프로세스에 제공하면, 에피택셜층의 결정성이 높아져, 디바이스 특성의 향상을 기대할 수 있다.
국제 공개 제2016/031328호 공보
[0009] 반도체 웨이퍼의 표층부에 잔류한 수소는, 디바이스 형성 프로세스 시에, 에피택셜층 내의 계면 준위 결함을 비활성화하여, 리크 전류의 저감 등 디바이스 특성의 향상에 기여한다. 그러나, 본 발명자가 더욱 검토한 바, 특허문헌 1에서는 이하의 점에 개선의 여지가 있음이 판명되었다. 즉, 특허문헌 1에서는, 반도체 에피택셜 웨이퍼를 1100℃, 30분이라는 고온의 디바이스 형성 프로세스를 모의(模擬)한 열처리에 제공하였을 때, 에피택셜층이 높은 결정성을 가지는 것을 나타내고 있다. 그러나, 700℃ 이하와 같은 저온의 열처리에서는, 표층부에 포획되어 있는 수소를 에피택셜층으로 충분히 확산·공급할 수 없음을 알 수 있었다. 최근 들어 디바이스 형성 프로세스의 저온화가 진행되고 있어, 저온의 디바이스 형성 프로세스를 실시한 경우라 하더라도, 표층부에 포획되어 있는 수소를 에피택셜층으로 충분히 확산시켜, 에피택셜층 내의 결함을 패시베이션할 수 있을 것이 요망된다.
[0010] 따라서 본 발명은, 상기의 과제를 감안하여, 저온의 디바이스 형성 프로세스에 제공된 경우라 하더라도, 에피택셜층에 있어서 수소에 의한 패시베이션 효과가 충분히 얻어지는 반도체 에피택셜 웨이퍼를 제조하는 것이 가능한, 반도체 에피택셜 웨이퍼의 제조 방법, 및 반도체 에피택셜 웨이퍼의 제조 방법을 이용한 반도체 디바이스의 제조 방법을 제공하는 것을 목적으로 한다.
[0011] 상기의 과제를 해결하기 위해, 본 발명자는 열심히 연구를 진행시켜, 이하의 지견(知見)을 얻었다. 즉, 구성 원소로서 탄소, 인 및 수소를 포함하고, 또한, 탄소 원자수에 대한 인 원자수의 비가 0.5 이상 2.0 이하를 만족하는 클러스터 이온을 이용한 경우, 에피택셜층 형성 후의 반도체 웨이퍼 표층부에 있어서의 깊이 방향의 수소 농도 프로파일은, 로렌츠 함수(Lorentzian function)에 의한 피크 분리 처리에 의해 2개의 피크로 분리 가능한 형상이 되었다. 그리고, 에피택셜층에 가까운 쪽의 제1 피크를 구성하는 수소는, 종래와 같이, 고온의 열처리에 의해 확산되는 한편, 저온의 열처리에서는 거의 확산되지 않았지만, 에피택셜층으로부터 먼 쪽의 제2 피크를 구성하는 수소는, 종래보다 저온인 700℃의 열처리에서도 충분히 확산됨을 알 수 있었다.
[0012] 상기의 지견에 근거하여 완성한 본 발명의 요지 구성은 이하와 같다.
(1) 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 인 및 수소를 포함하는 클러스터 이온을 조사(照射)하여, 해당 반도체 웨이퍼의 표층부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과,
상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제2 공정
을 가지며, 상기 클러스터 이온 중의 탄소, 인 및 수소의 원자수를 CxPyHz(x, y, z는 1 이상의 정수이다.)로 표기하였을 때, 탄소 원자수(x)에 대한 인 원자수(y)의 비(y/x)가 0.5 이상 2.0 이하를 만족하는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.
[0013] (2) x가 1 이상 3 이하, y가 1 이상 3 이하, z가 1 이상 12 이하인, 상기 (1)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0014] (3) 상기 제1 공정에 있어서, 상기 클러스터 이온의 빔 전류치를 50㎂ 이상 5000㎂ 이하로 하는, 상기 (1) 또는 (2)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0015] (4) 상기 반도체 웨이퍼가 실리콘 웨이퍼인, 상기 (1)∼(3) 중 어느 한 항에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0016] (5) 상기 (1)∼(4) 중 어느 한 항에 기재된 제조 방법으로 제조된 반도체 에피택셜 웨이퍼의 상기 에피택셜층에, 반도체 디바이스를 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
[0017] 본 발명의 반도체 에피택셜 웨이퍼의 제조 방법에 의하면, 저온의 디바이스 형성 프로세스에 제공된 경우라 하더라도, 에피택셜층에 있어서 수소에 의한 패시베이션 효과가 충분히 얻어지는 반도체 에피택셜 웨이퍼를 제조할 수 있다. 본 발명의 반도체 디바이스의 제조 방법에 의하면, 디바이스 형성 프로세스가 저온인 경우라 하더라도, 에피택셜층에 있어서 수소에 의한 패시베이션 효과를 충분히 얻을 수 있다.
도 1은, 본 발명의 하나의 실시형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조 방법을 설명하는 모식적인 단면도이다.
도 2는, 원료 가스로서의 트리메틸포스핀(C3H9P)으로부터 얻어지는 다양한 클러스터 이온의 매스 프래그먼트(mass fragment)를 나타낸 그래프이다.
도 3의 (A)는, 실험예 1에 있어서의 에피택셜 실리콘 웨이퍼의 수소 농도 프로파일을 나타낸 그래프이며, (B)는, (A)의 수소 농도 프로파일의 피크 분리를 행한 그래프이다.
도 4의 (A)는, 실험예 1에 있어서, 에피택셜 실리콘 웨이퍼에 700℃로 30분의 열처리를 실시한 후의, 에피택셜 실리콘 웨이퍼의 수소 농도 프로파일을 나타낸 그래프이며, (B)는, (A)의 수소 농도 프로파일의 피크 분리를 행한 그래프이다.
도 5의 (A)는, 실험예 1에 있어서, 에피택셜 실리콘 웨이퍼에 다양한 온도 및 시간으로 열처리를 실시하였을 때의, 제1 피크 성분의 피크 농도의 감소를 나타낸 그래프이며, (B)는, 실험예 1에 있어서, 에피택셜 실리콘 웨이퍼에 다양한 온도 및 시간으로 열처리를 실시하였을 때의, 제2 피크 성분의 피크 농도의 감소를 나타낸 그래프이다.
도 6의 (A)는, 실험예 1에 있어서의 제1 피크 성분의 아레니우스 도표 (Arrhenius plot)를 나타낸 그래프이며, (B)는, 실험예 1에 있어서의 제2 피크 성분의 아레니우스 도표를 나타낸 그래프이다.
도 7의 (A)는, 실험예 2의 No.1(발명예)에 있어서의 에피택셜 실리콘 웨이퍼의, 실리콘 웨이퍼와 실리콘 에피택셜층 간의 계면 근방의 단면(斷面) TEM 화상이며, (B)는, 실험예 2의 No.5(비교예)에 있어서의 에피택셜 실리콘 웨이퍼의, 실리콘 웨이퍼와 실리콘 에피택셜층 간의 계면 근방의 단면 TEM 화상이다.
[0019] 이하에서는, 도면을 참조하면서 본 발명의 실시형태를 상세히 설명한다. 또한, 도 1에서는 설명의 편의상, 실제의 두께 비율과는 달리, 반도체 웨이퍼(10)에 대해 개질층(14), 및 에피택셜층(18)의 두께를 과장하여 나타낸다.
[0020] (반도체 에피택셜 웨이퍼의 제조 방법)
본 발명의 하나의 실시형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조 방법은, 도 1에 나타낸 바와 같이, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 탄소, 인 및 수소를 포함하는 클러스터 이온(12)을 조사하여, 해당 반도체 웨이퍼(10)의 표층부에, 상기 클러스터 이온(12)의 구성 원소가 고용된 개질층(14)을 형성하는 제1 공정(도 1의 스텝 A, B)과, 상기 반도체 웨이퍼(10)의 개질층(14) 상에 에피택셜층(18)을 형성하는 제2 공정(도 1의 스텝 C)을 가진다. 에피택셜층(18)은, 이면조사형 고체 촬상 소자 등의 반도체 소자를 제조하기 위한 디바이스층이 된다.
[0021] [제1 공정]
반도체 웨이퍼(10)로서는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어지며, 표면에 에피택셜층을 가지지 않는 벌크의 단결정 웨이퍼를 들 수 있는데, 이면조사형 고체 촬상 소자를 제조하는 경우, 일반적으로는 벌크의 단결정 실리콘 웨이퍼를 이용한다. 또한, 반도체 웨이퍼(10)로서, 초크랄스키법(CZ법)이나 부유 대역 용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을 실톱(wire saw) 등으로 슬라이스한 것을 사용할 수 있다. 또한, 보다 높은 게터링 능력을 얻기 위해, 반도체 웨이퍼(10)에 탄소 및/또는 질소를 첨가해도 된다. 나아가, 반도체 웨이퍼(10)에 임의의 도펀트를 소정 농도로 첨가하여, 이른바 n＋형 혹은 p＋형, 또는 n-형 혹은 p-형의 기판으로 해도 된다.
[0022] 또한, 반도체 웨이퍼(10)로서는, 벌크 반도체 웨이퍼의 표면에 반도체 에피택셜층이 형성된 에피택셜 웨이퍼를 이용해도 된다. 예컨대, 벌크의 단결정 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼이다. 실리콘 에피택셜층은, CVD법에 의해 일반적인 조건으로 형성할 수 있다. 에피택셜층은, 두께를 0.1∼20㎛의 범위 내로 하는 것이 바람직하고, 0.2∼10㎛의 범위 내로 하는 것이 보다 바람직하다. 이 경우, 반도체 에피택셜 웨이퍼(100)는, 에피택셜층(18)과 도시되지 않은 반도체 웨이퍼의 에피택셜층을 포함하는 복수의 에피택셜층을 가진다.
[0023] 제1 공정에서는, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 탄소, 인 및 수소를 포함하는 클러스터 이온(12)을 조사한다. 본 명세서에 있어서 「클러스터 이온」이란, 전자 충격법에 의해, 가스 상태(狀)의 분자에 전자(電子)를 충돌시켜 가스 상태의 분자의 결합을 해리시킴으로써 다양한 원자수의 원자 집합체로 만들고, 프래그먼트(fragment)를 일으켜서 해당 원자 집합체를 이온화시키고, 이온화된 다양한 원자수의 원자 집합체의 질량 분리를 행하여, 특정 질량수의 이온화된 원자 집합체를 추출하여 얻어진다. 즉, 클러스터 이온은, 복수의 원자가 집합하여 덩어리가 된 클러스터에 양(陽)전하 또는 음(陰)전하를 부여하여, 이온화한 것이며, 탄소 이온 등의 단원자 이온이나, 일산화탄소 이온 등의 단분자 이온과는 명확하게 구별된다. 클러스터 이온의 구성 원자수는, 통상 5개∼100개 정도이다. 이러한 원리를 이용한 클러스터 이온 주입 장치로서, 예컨대 닛신 이온기기 가부시기가이샤(Nissin Ion Equipment Co., Ltd.)에서 제조한 CLARIS(등록상표)를 이용할 수 있다.
[0024] 반도체 웨이퍼(10)로서의 실리콘 웨이퍼에, 탄소, 인 및 수소를 포함하는 클러스터 이온(12)을 조사하면, 그 조사 에너지로 실리콘은 순간적으로 1350∼1400℃ 정도의 고온 상태가 되어, 융해된다. 이후, 실리콘은 급속히 냉각되고, 실리콘 웨이퍼 중의 표면 근방에 탄소, 인 및 수소가 고용된다. 즉, 본 명세서에 있어서의 「개질층」이란, 조사하는 클러스터 이온의 구성 원소인 탄소, 인 및 수소가 반도체 웨이퍼 표층부의 결정의 격자 간 위치 또는 치환 위치에 고용된 층을 의미한다. 그리고, 개질층은, 반도체 웨이퍼의 깊이 방향에 있어서의 탄소, 인 및 수소의 농도 프로파일에 있어서, 적어도 1개의 원소의 농도가 백그라운드보다 높게 검출되는 영역으로서 특정되며, 대체로, 반도체 웨이퍼의 표면으로부터 500㎚ 이하의 표층부가 된다.
[0025] 자세한 것은 실시예에서 실험 결과에 근거하여 설명하겠지만, 본 실시형태에서는, 클러스터 이온(12) 중의 탄소, 인 및 수소의 원자수를 CxPyHz(x, y, z는 1 이상의 정수이다.)로 표기하였을 때, 탄소 원자수(x)에 대한 인 원자수(y)의 비(y/x)가 0.5 이상 2.0 이하를 만족하는 클러스터 이온을 이용하는 것이 중요하다. 이에 따라, 후술하는 에피택셜 성장(제2 공정) 이후라 하더라도, 개질층(14) 중에 수소를 충분히 잔류시키는 동시에, 저온의 디바이스 형성 프로세스를 모의한 열처리를 실시한 경우라 하더라도, 개질층(14)에 포획되어 있는 수소를 에피택셜층(18)으로 확산시킬 수가 있다. 이러한 효과를 보다 확실하게 얻는다는 관점에서 보면, 클러스터 이온(12)은, 구성 원소로서 탄소, 인 및 수소로 이루어진 클러스터 이온, 즉 클러스터 사이즈가 CxPyHz(x, y, z는 1 이상의 정수이다.)로 표기되는 클러스터 이온인 것이 바람직하다.
[0026] 본 발명을 한정하는 것은 아니지만, 본 발명자는, 이러한 효과가 얻어지는 메카니즘을 이하와 같이 생각하고 있다.
[0027] 우선, 배경 기술란(欄)에도 기재한 바와 같이, 반도체 웨이퍼에 모노머 이온(단원자 이온)의 형태로 수소 이온을 주입한 경우에는, 주입 직후에서의, 반도체 웨이퍼 표층부에 있어서의 깊이 방향의 수소 농도 프로파일에서 1×1020atoms/㎤ 정도의 피크 농도가 얻어졌다 하더라도, 에피택셜 성장 후에는, 해당 수소 농도 프로파일에 있어서 피크는 소실되고, 수소 농도는 검출 하한 이하가 된다. 또한, 현 상태의 SIMS에 의한 검출 기술에서는, 수소 농도의 검출 하한은 7.0×1016atoms/㎤이다.
[0028] 이에 반해, 본 실시형태에서는, 수소를 클러스터 이온의 형태로 반도체 웨이퍼에 조사함으로써, 반도체 웨이퍼의 표층부에 다량의 결함(데미지)을 형성할 수 있다. 그 결과, 에피택셜 성장 시의 열처리에 의해 많은 수소가 바깥쪽(外方)으로 확산되어 버리기는 하지만, 표층부의 결함에 보충된 수소는 에피택셜 성장 후에도 표층부에 잔류한다. 그 결과, 클러스터 이온의 조사 직후에 1×1020atoms/㎤ 정도의 피크 농도가 될 정도로 수소를 주입한 경우에는, 에피택셜 성장 후의 수소 농도 프로파일에 있어서도, 1×1018atoms/㎤ 전후의 피크 농도의 피크가 검출된다. 이 개질층 중에 잔류된 수소는, 이후의 디바이스 형성 프로세스 시의 열처리에 의해 에피택셜층으로 확산되어, 에피택셜층 내의 결함을 패시베이션한다.
[0029] 또한 본 실시형태에서는, 클러스터 사이즈(CxPyHz)에 있어서 y/x가 0.5 이상 2.0 이하를 만족하는 클러스터 이온을 이용함으로써, 디바이스 형성 프로세스 시의 열처리가 저온이라 하더라도, 개질층 중에 잔류한 많은 수소를 에피택셜층으로 확산시켜, 에피택셜층에 있어서 수소에 의한 패시베이션 효과를 충분히 얻을 수 있다. 이것은, 이하와 같은 메카니즘이라고 추측된다. 즉, 상기와 같은 특정한 클러스터 이온을 이용한 경우, 개질층 중에 잔류하는 수소는, C-H2 결합의 상태로 개질층 중에 잔류하는 수소와, P-H 결합의 상태로 개질층 중에 잔류하는 수소로 분류된다. 전자(前者)의 수소가 C-H2 결합을 이탈할 때의 활성화 에너지는 크기 때문에, 전자의 수소는, 고온의 디바이스 형성 프로세스의 경우에는 C-H2 결합으로부터 이탈하여 에피택셜층으로 확산되지만, 저온의 디바이스 형성 프로세스의 경우에는 C-H2 결합으로부터 이탈하지 않는다. 이에 반해, 후자(後者)의 수소가 P-H 결합을 이탈할 때의 활성화 에너지는 작기 때문에, 후자의 수소는, 저온의 디바이스 형성 프로세스라 하더라도, P-H 결합으로부터 이탈하여 에피택셜층으로 확산된다. 실제로, 실시예(도 3의 (B) 참조)에서 후술하는 바와 같이, 본 실시형태에서는, 에피택셜 성장 후의 수소 농도 프로파일은, 로렌츠 함수에 의한 피크 분리 처리에 의해, C-H2 결합 상태의 수소에 기인하는 제1 피크와, P-H 결합 상태의 수소에 기인하는 제2 피크로 분리할 수 있었다. 그리고, 700℃, 30분의 저온 디바이스 형성 프로세스를 모의한 열처리를 실시한 바, 제1 피크의 피크 농도는 조금밖에 저하되지 않은 데 반해, 제2 피크의 피크 농도는 크게 저하되었다(도 4의 (B) 참조).
[0030] y/x가 0.5 미만인 클러스터 이온을 이용하는 경우, 탄소에 대한 인의 비율이 너무 낮아, P-H 결합 상태의 수소가 거의 개질층에 잔존하지 않고, 그 결과, 저온의 디바이스 형성 프로세스 시에 확산되는 수소 농도가 충분하지 않다. 따라서, 저온의 디바이스 형성 프로세스 시에, 에피택셜층에 있어서 수소에 의한 패시베이션 효과가 충분히 얻어지지 않는다. 또한, y/x가 2.0을 초과하는 클러스터 이온을 이용하는 경우, 탄소에 대한 인의 비율이 너무 높아, 인에 기인한 전위(轉位) 루프 등의 주입 결함이 개질층 중에 형성된다. 그 경우, 주입 결함으로의 수소의 포획이 일어나며, 포획된 수소는 저온에서의 디바이스 형성 프로세스 시에 확산되지 않는다. 그 결과, 역시 저온의 디바이스 형성 프로세스 시에, 에피택셜층에 있어서 수소에 의한 패시베이션 효과가 충분히 얻어지지 않는다. 따라서, 실시형태에서는, y/x가 0.5 이상 2.0 이하를 만족하는 클러스터 이온을 이용한다.
[0031] 클러스터 이온의 조사 조건으로서는, 클러스터 이온의 클러스터 사이즈, 도스량(dose amount), 클러스터 이온의 가속 전압, 및 빔 전류치 등을 들 수 있다.
[0032] 클러스터 사이즈는 2∼100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 적절히 설정할 수 있다. 본 명세서에 있어서 「클러스터 사이즈」란, 하나의 클러스터를 구성하는 원자의 개수를 의미한다. 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화될 때의 필라멘트에 인가(印加)하는 전압 등을 조정함으로써 행할 수 있다. 참고로, 클러스터 사이즈는, 사중극(四重極) 고주파 전계에 의한 질량 분석 또는 타임 오브 플라이트(time-of-flight) 질량 분석에 의해 클러스터 개수 분포를 구하고, 클러스터 개수의 평균치를 취함으로써 구할 수 있다.
[0033] 단, 본 실시형태에서는, 클러스터 사이즈(CxPyHz)에 있어서의, x는 1 이상 3 이하, y는 1 이상 3 이하, z는 1 이상 12 이하로 하는 것이 보다 바람직하다. 상기 클러스터 사이즈가 적합한 이유로서는, 작은 사이즈의 클러스터 이온 빔을 제어하기 쉽기 때문이다. 또한, P의 원자수가 너무 많아지면, 수소 포획에 기여하는 결함 형성이 촉진된다. 그 때문에, 상기 기재의 원자수 범위에 있어서, y/x가 0.5 이상 2.0 이하를 만족하는 클러스터 이온을 이용하는 것이 바람직하다.
[0034] 클러스터 이온의 원료가 되는 가스 상태의 분자는, 상기 클러스터 사이즈의 클러스터 이온을 얻을 수 있는 것이라면 특별히 한정되지 않지만, 예컨대, 트리메틸포스핀(C3H9P), 포스폴(C4H5P), 비스-디메틸포스피노에탄(C6H16P2), 디메틸포스피노프로필(C15H36P4), 트리페닐포스핀(C18H15P), 디페닐포스피노메틸에탄(C41H39P3) 등을 들 수 있다. 단, 이들 원료 가스로부터는 각각 다양한 사이즈의 클러스터 이온을 생성할 수 있다. 예컨대, 도 2에 나타낸 바와 같이, 트리메틸포스핀(C3H9P)으로부터는, CPHz, C2PHz, 및 C3PHz(z는 1∼7)의 3 종류의 프래그먼트를 얻을 수 있다. 본 실시형태에서는, 이러한 다양한 사이즈의 클러스터 이온으로부터, y/x가 0.5 이상 2.0 이하를 만족하는 클러스터 이온을 추출하여, 반도체 웨이퍼의 표면에 조사한다.
[0035] 클러스터 이온의 도스량은, 이온 조사 시간을 제어함으로써 조정할 수 있다. 클러스터 이온을 구성하는 각 원소의 도스량은, 클러스터 이온 종(種)과, 클러스터 이온의 도스량(Cluster/㎠)으로 정해진다. 본 실시형태에서는 제2 공정 이후에 있어서도 수소가 고농도로 잔존하도록, 수소의 도스량을 1×1013∼1×1016atoms/㎠으로 하는 것이 바람직하며, 5×1013atoms/㎠ 이상으로 하는 것이 보다 바람직하다. 1×1013atoms/㎠미만인 경우, 에피택셜층 형성 시에 수소가 확산되어 버릴 가능성이 있고, 1×1016atoms/㎠를 초과하는 경우, 에피택셜층(18)의 표면에 큰 데미지를 줄 우려가 있기 때문이다.
[0036] 또한, 탄소의 도스량은 1×1013∼1×1017atoms/㎠로 하는 것이 바람직하며, 5×1013atoms/㎠ 이상 5×1016atoms/㎠ 이하로 하는 것이 보다 바람직하다. 탄소의 도스량이 1×1013atoms/㎠ 미만인 경우, 충분한 게터링 능력이 얻어지지 않는 경우가 있으며, 탄소의 도스량이 1×1016atoms/㎠를 초과하는 경우, 반도체 웨이퍼(10)의 표면(10A)에 부여되는 데미지가 커서, 제2 공정 이후에 에피택셜층(18)의 표면에 다수의 결함이 형성될 우려가 있다.
[0037] 인의 도스량은, y/x가 0.5 이상 2.0 이하이기 때문에, 탄소의 도스량의 0.5배 이상 2.0배 이하가 된다.
[0038] 클러스터 이온의 가속 전압은, 클러스터 사이즈와 함께, 개질층에 있어서의 구성 원소의 깊이 방향의 농도 프로파일의 피크 위치에 영향을 준다. 본 실시형태에 있어서는, 클러스터 이온의 가속 전압을, 0keV/Cluster 초과 200keV/Cluster 미만으로 할 수가 있으며, 100keV/Cluster 이하로 하는 것이 바람직하고, 80keV/Cluster 이하로 하는 것이 더욱 바람직하다. 또한, 가속 전압의 조정에는, (1) 정전(靜電) 가속, (2) 고주파 가속의 2가지 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격(等間隔)으로 늘어놓고, 이들 사이에 동일한 전압을 인가(印加)하여, 축방향으로 등가속(等加速) 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 주행시키면서 고주파를 이용하여 가속하는 선형 가속법(linear acceleration (linac) method)이 있다.
[0039] 이미 언급한 바와 같이 수소 이온은 경원소이기 때문에, 에피택셜층(18) 형성 시 등의 열처리에 의해 확산되기 쉽고, 에피택셜층 형성 후의 반도체 웨이퍼 중에 머물기 어려운 경향이 있다. 그 때문에, 클러스터 이온의 조사에 의해 수소의 석출 영역을 국소적이고 또한 고농도로 하는 것에 더하여, 클러스터 이온(12)의 빔 전류치를 50㎂ 이상으로 하여, 수소 이온을 비교적 단시간에 반도체 웨이퍼(10)의 표면(10A)에 조사함으로써 표층부의 데미지를 크게 하는 것이 바람직하다. 빔 전류치를 50㎂ 이상으로 함으로써 데미지가 커져, 후속의 에피택셜층(18) 형성 후에 있어서도, 반도체 웨이퍼(10)의 에피택셜층(18)측의 표층부에 있어서, 수소가 고농도로 잔존하기 쉬워진다. 이 목적을 위해, 클러스터 이온(12)의 빔 전류치를 100㎂ 이상으로 하는 것이 바람직하고, 300㎂ 이상으로 하는 것이 보다 바람직하다. 한편, 빔 전류치가 지나치게 커지면, 에피택셜층(18)에 에피택셜 결함이 과잉되게 발생할 우려가 있으므로, 빔 전류치를 5000㎂ 이하로 하는 것이 바람직하다. 또한, 클러스터 이온(12)의 빔 전류치는, 예컨대, 이온원(ion source)에 있어서의 원료 가스의 분해 조건을 변경함으로써 조정할 수 있다.
[0040] [제2 공정]
개질층(14) 상에 형성하는 에피택셜층(18)으로서는, 실리콘 에피택셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수 있다. 예컨대, 수소를 캐리어 가스로 하여, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하고, 사용하는 소스 가스에 의해서도 성장 온도는 달라지지만, 대체로 1000∼1200℃의 범위의 온도에서 CVD법에 의해 반도체 웨이퍼(10) 상에 에피택셜 성장시킬 수가 있다. 에피택셜층(18)은, 두께를 1∼15㎛의 범위 내로 하는 것이 바람직하다. 두께가 1㎛ 미만인 경우, 반도체 웨이퍼(10)로부터의 도펀트의 바깥쪽으로의 확산에 의해 에피택셜층(18)의 저항률이 변화되어 버릴 가능성이 있으며, 또한, 15㎛를 초과하는 경우, 고체 촬상 소자의 분광 감도 특성에 영향이 생길 우려가 있기 때문이다.
[0041] 이와 같이 하여 얻어진 반도체 에피택셜 웨이퍼(100)에 있어서, 개질층(14)에서의 깊이 방향의 수소 농도 프로파일은, 전형적으로는 도 3의 (A)에 나타낸 바와 같이, 1개의 피크를 가지며, 해당 피크의 피크 위치보다 좌측(에피택셜층/반도체 웨이퍼의 계면에 가까워지는 방향)은, 가우시안 분포(Gaussian distribution)에 따르는 형상이며, 해당 피크의 피크 위치보다 우측(에피택셜층/반도체 웨이퍼의 계면으로부터 멀어지는 방향)은, 가우시안 분포에 따르는 형상보다 부풀어 오른 숄더부를 가지는 형상이 되는 것이 바람직하다. 이러한 형상의 수소 농도 프로파일은, 전형적으로는 도 3의 (B)에 나타낸 바와 같이, 로렌츠 함수에 의한 피크 분리 처리에 의해, 가우시안 분포에 따르는 형상을 가지는 2개의 피크로 분리 가능하다.
[0042] 피크 분리 전의 수소 농도 프로파일에 있어서의 피크 농도는 1.0×1017atoms/㎤ 이상 6.0×1018atoms/㎤ 이하가 되는 것이 바람직하며, 피크 폭은 20∼200㎚의 범위 내가 되는 것이 바람직하다. 참고로, 피크 폭이란, 수소의 검출 하한 이상의 부분을 피크로 간주하였을 때의 폭을 말하는 것으로 한다.
[0043] 피크 분리 후의 에피택셜층/반도체 웨이퍼의 계면에 가까운 쪽의 제1 피크의 피크 농도는, 1.0×1017atoms/㎤ 이상 5.0×1018atoms/㎤ 이하가 되는 것이 바람직하다. 제1 피크의 피크 폭은, 10∼150㎚의 범위 내가 되는 것이 바람직하다.
[0044] 피크 분리 후의 에피택셜층/반도체 웨이퍼의 계면으로부터 먼 쪽의 제2 피크는, 피크 분리 전의 수소 농도 프로파일에 있어서의 숄더부의 원인이 되는 것이며, 그 피크 농도는, 1.0×1017atoms/㎤ 이상 4.0×1018atoms/㎤ 이하가 되는 것이 바람직하다. 제2 피크의 피크 폭은, 10∼150㎚의 범위 내가 되는 것이 바람직하다.
[0045] 제1 피크의 피크 위치는, 에피택셜층/반도체 웨이퍼의 계면으로부터의 깊이로 60∼100㎚의 범위 내에 존재하고, 제2 피크의 피크 위치는, 제1 피크의 피크 위치보다 20∼60㎚만큼 깊은 위치인 것이 바람직하다.
[0046] 또한, 제1 공정 이후에, 제2 공정에 앞서, 반도체 웨이퍼(10)에 대해 결정성 회복을 위한 회복 열처리를 행하는 것도 바람직하다. 이 경우의 회복 열처리로서는, 예컨대 질소 가스 또는 아르곤 가스 등의 분위기하에서, 900℃ 이상 1100℃ 이하의 온도로, 10분 이상 60분 이하 동안, 반도체 웨이퍼(10)를 유지시키면 된다. 또한, RTA(Rapid Thermal Annealing)나 RTO(Rapid Thermal Oxidation) 등의, 에피택셜 장치와는 별개의 급속 승강 온열 처리 장치 등을 이용하여 회복 열처리를 행하는 것도 가능하다.
[0047] 이상, 본 실시형태에 의한 반도체 에피택셜 웨이퍼의 제조 방법에서는, P-H 결합 상태의 수소는, 예컨대 400℃ 이상 700℃ 이하와 같은 저온의 디바이스 형성 프로세스 시에도 에피택셜층으로 확산되며, C-H2 결합 상태의 수소는, 예컨대 700℃를 초과하는 고온의 디바이스 형성 프로세스 시에 에피택셜층으로 확산된다. 그 때문에, 폭넓은 온도 범위의 디바이스 형성 프로세스에 대응하여, 에피택셜층에 있어서 수소에 의한 패시베이션 효과를 충분히 얻는 것이 가능하다.
[0048] (반도체 디바이스의 제조 방법)
본 발명의 하나의 실시형태에 의한 반도체 디바이스의 제조 방법은, 상기의 제조 방법으로 제조된 반도체 에피택셜 웨이퍼(100)의 표면에 위치하는 에피택셜층(18)에, 반도체 디바이스를 형성하는 것을 특징으로 한다. 이 제조 방법에 의하면, 디바이스 형성 프로세스가 저온인 경우라 하더라도, 에피택셜층에 있어서 수소에 의한 패시베이션 효과를 충분히 얻을 수 있다.
실시예
[0049] (실험예 1)
CZ 단결정 실리콘 잉곳으로부터 얻은 n-형 실리콘 웨이퍼(직경：300㎜, 두께：775㎛, 도펀트 종류：인, 저항률：20Ω·㎝)를 준비하였다. 이어서, 클러스터 이온 발생 장치(닛신 이온기기 가부시기가이샤 제조, CLARIS(등록상표))에 의해, 원료 가스로서 트리메틸포스핀(C3H9P)을 이용하여 CPH2 클러스터 이온(CxPyHz에 있어서 y/x=1.0)을 생성 및 추출하고, 가속 전압 80keV/Cluster(수소 1 원자 당의 가속 전압 1.74keV/atom, 탄소 1 원자 당의 가속 전압 20.9keV/atom, 인 1 원자 당 53.9keV/atom)의 조사 조건으로 실리콘 웨이퍼의 표면에 조사하였다. 또한, 클러스터 이온을 조사하였을 때의 도스량을 1.0×1015cluster/㎠로 하였다. 수소 원자수로 환산하면 2.0×1015atoms/㎠이며, 탄소 원자수로 환산하면 1.0×1015atoms/㎠이며, 인 원자수로 환산하면 1.0×1015atoms/㎠이다. 또한, 클러스터 이온의 빔 전류치를 550㎂로 하였다.
[0050] 이어서, 클러스터 이온 조사 후의 실리콘 웨이퍼를 개별 처리 방식(枚葉式)의 에피택셜 성장 장치(Applied Materials, Inc. 제조) 내로 반송하여, 장치 내에서 1120℃의 온도로 30초의 수소 베이크 처리를 실시한 후, 수소를 캐리어 가스로 하고, 트리클로로실란을 소스 가스로 하여, 1120℃에서 CVD법에 의해, 실리콘 웨이퍼의 개질층이 형성된 측의 표면 상에 실리콘 에피택셜층(두께：4.9㎛, 도펀트 종류：인, 저항률：10Ω·㎝)을 에피택셜 성장시켜, 에피택셜 실리콘 웨이퍼를 얻었다.
[0051] [SIMS에 의한 수소 농도 프로파일 평가]
상기의 제조 조건에서 얻은 에피택셜 실리콘 웨이퍼에 대해, SIMS 측정에 의해, 실리콘 에피택셜층 표면으로부터의 깊이 방향에 있어서의 탄소, 인 및 수소의 농도 프로파일을 측정하였다. 그 결과, 실리콘 웨이퍼의 표층부 120㎚(즉, 실리콘 에피택셜층/실리콘 웨이퍼의 계면으로부터 120㎚)에 있어서, 개질층이 특정되었다.
[0052] 도 3의 (A)에, 얻어진 수소 농도 프로파일을 나타낸다. 도 3의 (A)에 나타낸 바와 같이, 수소 농도 프로파일은, 1개의 피크를 가지며, 해당 피크의 피크 위치보다 좌측은 가우시안 분포에 따르는 형상이며, 해당 피크의 피크 위치보다 우측은, 가우시안 분포에 따르는 형상보다 부풀어 오른 숄더부를 가지는 형상으로 되어 있었다. 피크 농도는 1.8×1018atoms/㎤이며, 피크 폭은 110㎚이다. 이 수소 농도 프로파일은, 도 3의 (B)에 나타낸 바와 같이, 로렌츠 함수에 의한 피크 분리 처리에 의해, 가우시안 분포에 따르는 형상을 가지는 2개의 피크로 분리 가능하였다. 에피택셜층/반도체 웨이퍼의 계면에 가까운 쪽의 제1 피크의 피크 농도는, 1.2×1018atoms/㎤이고, 제1 피크의 피크 폭은 50㎚이다. 에피택셜층/반도체 웨이퍼의 계면으로부터 먼 쪽의 제2 피크의 피크 농도는 8.2×1017atoms/㎤이고, 제2 피크의 피크 폭은 100㎚이다. 제1 피크의 피크 위치는, 에피택셜층/반도체 웨이퍼의 계면으로부터의 깊이로 80㎚에 존재하고, 제2 피크의 피크 위치는, 제1 피크의 피크 위치보다 30㎚만큼 깊은 위치에 존재한다.
[0053] 다음으로, 상기의 제조 조건에서 얻은 에피택셜 실리콘 웨이퍼에 대해, 질소 분위기하에서 700℃로 30분 동안의 열처리를 실시하고, 이후, 마찬가지로 수소 농도 프로파일을 측정하였다. 도 4의 (A)에, 얻어진 수소 농도 프로파일을 나타낸다. 이 수소 농도 프로파일도, 도 4의 (B)에 나타낸 바와 같이, 로렌츠 함수에 의한 피크 분리 처리에 의해, 가우시안 분포에 따르는 형상을 가지는 2개의 피크로 분리 가능하였다. 제1 피크의 피크 농도는 9.8×1017atoms/㎤이며, 제2 피크의 피크 농도는 4.4×1017atoms/㎤이다. 이 결과로부터, 제1 피크는 열처리에 의해 피크 농도가 82％로밖에 감소하지 않은 데 반해, 제2 피크는 열처리에 의해 피크 농도가 53％로 감소하였다.
[0054] 따라서, 상기의 제조 조건에서 얻은 에피택셜 실리콘 웨이퍼에 대해, 질소 분위기하에서, 열처리 온도를 700℃, 900℃ 및 1100℃로 하고, 각각에 있어서 열처리 시간을 10분, 30분, 또는 60분으로 한 열처리를 실시하고, 이후, 마찬가지로 수소 농도 프로파일을 SIMS에 의해 측정하였다. 그리고, 전술한 제1 피크 및 제2 피크로 피크를 분리하여, 열처리 후의 각 피크의 피크 농도의 감소율을 구하였다. 제1 피크의 결과를 도 5의 (A)에, 제2 피크의 결과를 도 5의 (B)에 나타낸다. 또한, 각 피크의 피크 농도의 감소율로서, 열처리 전의 수소 피크 농도를 C0, 열처리 후의 수소 피크 농도를 CH로 하고, C0에 대한 CH의 비(CH/C0)를 이용하였다. 도 5의 (A)에 나타낸 바와 같이, 제1 피크에 대해서는, 열처리 온도가 900℃ 및 1100℃인 경우에는 피크 농도가 크게 감소한 데 반해, 열처리 온도가 700℃인 경우에는, 열처리 시간이 60분 간이더라도 피크 농도는 20％에 약간 못미치는 정도 밖에 감소되지 않는다. 이것으로부터, 제1 피크를 구성하는 수소는, 900℃ 및 1100℃의 열처리에서는 대부분이 에피택셜층으로 확산되지만, 700℃의 열처리에서는, 에피택셜층으로의 확산이 불충분함을 알 수 있다. 한편, 도 5의 (B)에 나타낸 바와 같이, 제2 피크에 대해서는, 열처리 온도가 700℃인 경우라 하더라도, 단 10분 간의 열처리로 피크 농도가 약 50％나 감소되어 있다. 이것으로부터, 제2 피크를 구성하는 수소는 700℃의 열처리로도 에피택셜층으로의 확산이 충분함을 알 수 있다. 즉, 제2 피크를 구성하는 수소쪽이, 제1 피크를 구성하는 수소보다, 수소 이탈의 반응 속도가 빠르다고 생각할 수 있다.
[0055] 따라서, 수소 이탈의 활성화 에너지를 구하기 위해, 이하의 반응 모델을 가정하였다. 각 피크의 수소에 대해, 수소의 이탈 및 역반응인 수소의 흡착(포획)이 발생하는 반응 속도식 (1)을 가정하였다.
Figure 112020048381662-pct00001
상기의 식 (1) 중, [HD]는 개질층에 흡착되는 수소의 농도를 나타내며, [H]는 개질층으로부터 이탈하여 확산되는 수소의 농도를 나타내며, k1은 수소 이탈 반응의 속도 상수를 나타내며, k2는 수소 흡착 반응의 속도 상수를 나타낸다. 또한 t는 시간을 의미한다.
[0056] 상기의 식 (1)에 있어서, 초기 조건(t=0)일 때 [HD]=C0, [H]=0이라고 하고, 열처리 후에 있어서 [HD]=CH라고 하면, C0에 대한 CH의 비는 하기의 식 (2)와 같다.
Figure 112020048381662-pct00002
[0057] 도 5의 (A) 및 도 5의 (B)에 의해 얻어진 결과의 각각으로부터, 아레니우스의 식(k=exp(-Ea/kBT) ; k는 반응 속도 상수, Ea는 활성화 에너지, kB는 볼츠만 상수, T는 열처리 온도)에 근거하는 아레니우스 도표(Arrhenius plot)를 작성하였다. 결과를 도 6의 (A) 및 도 6의 (B)에 나타낸다. 데이터 피팅(data fitting)한 결과, 도 6의 (A)에 근거하여, 제1 피크에서의 수소 이탈의 활성화 에너지는 0.77eV이며, 수소 흡착의 활성화 에너지는 0.008eV였다. 또한, 도 6의 (B)에 근거하여, 제1 피크에서의 수소 이탈의 활성화 에너지는 0.47eV이며, 수소 흡착의 활성화 에너지는 0.016eV였다.
[0058] 제1 피크에서의 수소 이탈의 활성화 에너지(0.77eV)는, C-H2 결합 에너지인 0.80eV와 거의 동일하기 때문에, 제1 피크를 구성하는 수소는, C-H2 결합 상태의 수소라고 추측된다. 또한, 개질층에 존재하는 원소는 탄소, 인, 수소, 및 실리콘인 것으로부터, 수소가 형성하고 있는 결합 상태의 가능성으로서, 그 밖에는 P-H 결합을 생각할 수 있다. P-H 결합 에너지는 0.3∼0.4eV이다. P-H 결합이 해리되면 단원자 수소가 된다. 단원자 수소에 있어서의 확산의 활성화 에너지인 0.48eV는, 제2 피크에서의 수소 이탈의 활성화 에너지(0.47eV)와 거의 동일하다. 따라서, 제2 피크를 구성하는 수소는, P-H 결합 상태의 수소라고 추측된다. 그리고, 제2 피크를 구성하는 수소는, 제1 피크를 구성하는 수소보다 낮은 에너지로 이탈하기 때문에, 보다 낮은 열처리 온도에서 이탈하여, 에피택셜층으로 확산됨을 이해할 수 있다.
[0059] (실험예 2)
실험예 1에서는, 원료 가스로서 트리메틸포스핀(C3H9P)을 이용하여 CPH2 클러스터 이온을 생성 및 추출하여 실리콘 웨이퍼에 조사하였지만, 본 실험예 2에서는, 표 1에 나타낸 다양한 원료 가스로부터 다양한 클러스터 이온 종을 생성하여, 실리콘 웨이퍼에 조사하였다. 실험예 1과 마찬가지로, 가속 전압은 80keV/Cluster로 하고, 도스량은 1.0×1015cluster/㎠로 하고, 클러스터 이온의 빔 전류치는 550㎂로 하였다. 이어서, 실험예 1과 동일한 조건으로 실리콘 에피택셜층을 형성하여, 에피택셜 실리콘 웨이퍼를 얻었다. 또한, 실험예 1의 클러스터 이온 조건은, 표 1 중의 No.1에 해당한다.
Figure 112020048381662-pct00003
[0061] [TEM 관찰에 의한 전위 루프 유무의 평가]
각 수준에서 얻어진 에피택셜 실리콘 웨이퍼에 대해, 개질층 주변의 단면(斷面)을 TEM(Transmission Electron Microscope：투과형 전자현미경)에 의해 관찰하였다. 대표로서, No.1(발명예)의 단면 TEM 화상을 도 7의 (A)에, No.5(비교예)의 단면 TEM 화상을 도 7의 (B)에 나타낸다. 도 7의 (B)에 나타낸 바와 같이, y/x가 3.0인 No.5에서는, 인에 기인하는 것으로 생각되는 전위 루프가 개질층 중의 비교적 깊은 영역에 형성되어 있음이 확인되었다. 한편, 도 7의 (A)에 나타낸 바와 같이, y/x가 1.0인 No.1에서는, 이러한 전위 루프는 확인되지 않았다. 기타의 수준에서도 마찬가지로, 전위 루프는 확인되지 않았다. 이 결과를 표 1에 정리하였다.
[0062] [저온 열처리 시의 수소 확산량의 평가]
저온 열처리 시의 수소 확산량의 평가 방법으로서, 저온 열처리인 700℃, 30분의 열처리를 행하였을 때의 제2 피크의 감소량을 구하였다. 구하는 방법은 700℃, 30분의 열처리 전의 제2 피크에 대해 SIMS 측정의 검출 하한치인 7.0×1016atoms/㎤ 이상인 영역의 적분을 행하여 면적 농도를 산출한다. 그 후 700℃, 30분의 열처리 후의 제2 피크의 면적 농도도 마찬가지로 산출하여, 그 차(差)를 저온 열처리 시의 수소 확산량으로 하였다. 저온 열처리 시의 수소 확산량의 평가 기준으로서, Si(100)/SiO2 계면에 있어서의 계면 준위 밀도가 1.0×1010∼1.0×1011atoms/㎠인 것으로부터, 1.0×1010atoms/㎠ 이하인 경우, 디바이스 프로세스에 있어서의 패시베이션 효과를 기대할 수 없을 가능성이 있다. 그 때문에, 저온 열처리 시의 수소 확산량의 평가 기준으로서 1.0×1010atoms/㎠를 설정하였다.
[0063] 표 1로부터 알 수 있는 바와 같이, y/x가 0.5 이상 2.0 이하인 클러스터 이온을 이용한 발명예에서는, 저온 열처리 시의 수소 확산량이 많았던 데 반해, y/x가 0.5 미만이거나 또는 2.0을 초과하는 비교예에서는, 저온 열처리 시의 수소 확산량이 충분하지 않았다.
[0064] 본 발명의 반도체 에피택셜 웨이퍼의 제조 방법에 의하면, 저온의 디바이스 형성 프로세스에 제공된 경우라 하더라도, 에피택셜층에 있어서 수소에 의한 패시베이션 효과가 충분히 얻어지는 반도체 에피택셜 웨이퍼를 제조할 수 있다.
100 반도체 에피택셜 웨이퍼
10 반도체 웨이퍼
10A 반도체 웨이퍼의 표면
12 클러스터 이온
14 개질층
18 에피택셜층

Claims (9)

  1. 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 인 및 수소를 포함하는 클러스터 이온을 조사(照射)하여, 해당 반도체 웨이퍼의 표층부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과,
    상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제2 공정
    을 가지며, 상기 클러스터 이온 중의 탄소, 인 및 수소의 원자수를 CxPyHz로 표기하였을 때, x, y, z는 1 이상의 정수이며, 탄소 원자수(x)에 대한 인 원자수(y)의 비(y/x)가 0.5 이상 2.0 이하를 만족하는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    x가 1 이상 3 이하, y가 1 이상 3 이하, z가 1 이상 12 이하인, 반도체 에피택셜 웨이퍼의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 공정에서, 상기 클러스터 이온의 빔 전류치를 50㎂ 이상 5000㎂ 이하로 하는, 반도체 에피택셜 웨이퍼의 제조 방법.
  4. 제2항에 있어서,
    상기 제1 공정에서, 상기 클러스터 이온의 빔 전류치를 50㎂ 이상 5000㎂ 이하로 하는, 반도체 에피택셜 웨이퍼의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 웨이퍼가 실리콘 웨이퍼인, 반도체 에피택셜 웨이퍼의 제조 방법.
  6. 제2항에 있어서,
    상기 반도체 웨이퍼가 실리콘 웨이퍼인, 반도체 에피택셜 웨이퍼의 제조 방법.
  7. 제3항에 있어서,
    상기 반도체 웨이퍼가 실리콘 웨이퍼인, 반도체 에피택셜 웨이퍼의 제조 방법.
  8. 제4항에 있어서,
    상기 반도체 웨이퍼가 실리콘 웨이퍼인, 반도체 에피택셜 웨이퍼의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 에피택셜 웨이퍼의 제조 방법으로 제조된 반도체 에피택셜 웨이퍼의 상기 에피택셜층에, 반도체 디바이스를 형성하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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