JP7416270B2 - エピタキシャルシリコンウェーハ及びその製造方法、並びに半導体デバイスの製造方法 - Google Patents

エピタキシャルシリコンウェーハ及びその製造方法、並びに半導体デバイスの製造方法 Download PDF

Info

Publication number
JP7416270B2
JP7416270B2 JP2022545506A JP2022545506A JP7416270B2 JP 7416270 B2 JP7416270 B2 JP 7416270B2 JP 2022545506 A JP2022545506 A JP 2022545506A JP 2022545506 A JP2022545506 A JP 2022545506A JP 7416270 B2 JP7416270 B2 JP 7416270B2
Authority
JP
Japan
Prior art keywords
silicon wafer
ions
epitaxial
carbon
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022545506A
Other languages
English (en)
Other versions
JPWO2022044562A1 (ja
Inventor
諒 廣瀬
武 門野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Publication of JPWO2022044562A1 publication Critical patent/JPWO2022044562A1/ja
Application granted granted Critical
Publication of JP7416270B2 publication Critical patent/JP7416270B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14698—Post-treatment for the devices, e.g. annealing, impurity-gettering, shor-circuit elimination, recrystallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26566—Bombardment with radiation with high-energy radiation producing ion implantation of a cluster, e.g. using a gas cluster ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Electromagnetism (AREA)
  • Materials Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、エピタキシャルシリコンウェーハ及びその製造方法、並びに半導体デバイスの製造方法に関する。
シリコンウェーハ上に単結晶シリコンのエピタキシャル層が形成されたエピタキシャルシリコンウェーハは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＤＲＡＭ（Dynamic Random Access Memory）、パワートランジスタ及びＢＳＩ（Back Side Illumination）型のＣＩＳ（CMOS Image Sensor）など、種々の半導体デバイスを作製するためのデバイス基板として用いられている。
ここで、エピタキシャル層が重金属で汚染されると、ＣＩＳの暗電流が増加し、白傷欠陥と呼ばれる欠陥が生じるなど、半導体デバイスの特性を劣化させる要因となる。そのため、このような重金属汚染を抑制するために、重金属を捕獲するためのゲッタリングサイトをシリコンウェーハ中に形成する技術がある。その方法の一つとして、シリコンウェーハ中にイオンを注入し、その後エピタキシャル層を形成する方法が知られている。この方法では、イオン注入領域がゲッタリングサイトとして機能する。
特許文献１及び特許文献２には、シリコンウェーハの表面に、Ｃ３Ｈ５等の、構成元素が炭素及び水素からなるクラスターイオンを照射して、前記シリコンウェーハの表層部に、前記クラスターイオンの構成元素が固溶した改質層を形成する工程と、前記シリコンウェーハの改質層上にシリコンエピタキシャル層を形成する工程と、を有するエピタキシャルシリコンウェーハの製造方法が記載されている。
特許文献１では、構成元素が炭素及び水素からなるクラスターイオンを照射して形成した改質層は、炭素のモノマーイオンを注入して得たイオン注入領域よりも高いゲッタリング能力を発揮することを示している。
特許文献２には、特許文献１に記載の技術の改良技術として、改質層における厚み方向の一部がアモルファス層となるように、構成元素が炭素及び水素からなるクラスターイオンを高ドーズ量で照射することによって、重金属のゲッタリング能力を向上できることが記載されている。また、特許文献２には、このように高ドーズ量でクラスターイオンを照射した場合、エピタキシャル成長後の改質層の断面ＴＥＭ画像において、注入炭素等に起因する微小な黒点状欠陥が視認され、この黒点状欠陥がゲッタリング能力の向上に寄与するのではないかとの考察が記載されている。
国際公開第２０１２／１５７１６２号 国際公開第２０１５／１０４９６５号
特許文献１及び特許文献２のような、炭素及び水素からなるクラスターイオンの照射技術において、改質層によるゲッタリング能力をより高くするには、クラスターイオンによる炭素ドーズ量を多くすることが有効である。しかしながら、本発明者らの検討によると、高炭素ドーズ量にて作製されたエピタキシャルシリコンウェーハに関しては、特にＢＳＩ型のＣＩＳの用途など、エピタキシャル層が厚み４μｍ以下と薄い場合に、電気特性が劣化することがあることが判明した。これは、高炭素ドーズ量の場合、エピタキシャル成長中及びデバイス形成プロセス中に、改質層に存在する高濃度の炭素がシリコンエピタキシャル層に拡散して、シリコンエピタキシャル層に炭素起因の点欠陥が形成されることによるものと推測される。特に、エピタキシャル層が薄い場合には、エピタキシャル層のデバイス形成領域に炭素起因の点欠陥が存在することになる。
ただし、このような炭素起因の点欠陥の形成を抑えるべく、クラスターイオンによる炭素ドーズ量を少なくすると、重金属のゲッタリング能力を十分に得ることができない。すなわち、従来の炭素及び水素からなるクラスターイオンの照射技術では、高いゲッタリング能力を得ることと、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散を抑制することとを両立することはできなかった。
上記課題に鑑み、本発明は、ゲッタリング能力を確保しつつ、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散を抑制することが可能なエピタキシャルシリコンウェーハの製造方法を提供することを目的とする。
また、本発明は、ゲッタリング能力を確保しつつ、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散が抑制されたエピタキシャルシリコンウェーハを提供することを目的とする。
上記課題を解決すべく、本発明者らは鋭意研究を進め、以下の知見を得た。すなわち、炭素及び水素からなるクラスターイオンを低炭素ドーズ量で照射すると、エピタキシャル層への炭素の拡散は抑制できるものの、ゲッタリング能力は不足してしまう。そこで、本発明者らは、低炭素ドーズ量によって低下するゲッタリング能力を補うべく、炭素及び水素からなるクラスターイオンと同時に、炭素以外の構成元素からなるクラスターイオンを照射することを着想した。
そして、シリコンウェーハの表面に、Ｃ２Ｈｙ（ｙは２～５の整数から選択される１つ以上）のイオンと、所定ドーズ量以上のＳｉＨｘ（ｘは１～３の整数から選択される１つ以上）のイオンと、を同時に照射することによって、炭素のドーズ量を低くしたとしても、十分なゲッタリング能力を得ることができることを見出した。
ここで、シリコンウェーハの表層部に注入されたＳｉＨｘイオン由来のＳｉは、シリコンウェーハを構成するＳｉと区別することは困難である。しかしながら、本発明者らは、二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）による分析や、透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscope）による観察によって、Ｓｉ注入の好ましい影響を間接的に把握することができた。
まず、このようにして作製したエピタキシャルシリコンウェーハでは、低炭素ドーズ量であるが故に、シリコンエピタキシャル層及び改質層に分布する炭素の量が少ない。しかしながら、改質層の断面ＴＥＭ画像において、最大幅が５０～２５０ｎｍのＥＯＲ欠陥が視認されることが分かった。これは、炭素注入に起因する黒点状欠陥とは異なり、ＳｉＨｘイオンの注入に起因する欠陥であると推測される。
さらに、このようにして作製したエピタキシャルシリコンウェーハでは、低炭素ドーズ量であっても、改質層の深さ方向におけるＳＩＭＳの炭素濃度プロファイルにおいて、改質層のエピタキシャル層との界面近傍の位置に急峻なピークが出現すること、さらに、改質層の深さ方向におけるＳＩＭＳの水素濃度プロファイルにおいてもピークが出現することが分かった。
上記知見に基づき完成した本発明の要旨構成は以下のとおりである。
［１］シリコンウェーハの表面に、ＳｉＨｘ（ｘは１～３の整数から選択される１つ以上）のイオンとＣ２Ｈｙ（ｙは２～５の整数から選択される１つ以上）のイオンとを含むクラスターイオンビームを照射して、前記シリコンウェーハの表層部に、前記クラスターイオンビームの構成元素が固溶した改質層を形成する工程と、
前記シリコンウェーハの改質層上にシリコンエピタキシャル層を形成する工程と、
を有し、前記ＳｉＨｘイオンのドーズ量を１．５×１０１４ｉｏｎｓ／ｃｍ２以上とすることを特徴とするエピタキシャルシリコンウェーハの製造方法。
［２］前記Ｃ２Ｈｙイオンのドーズ量を１．０×１０１４ｉｏｎｓ／ｃｍ２以下とする、上記［１］に記載のエピタキシャルシリコンウェーハの製造方法。
［３］前記クラスターイオンビームの原料ガスがジエチルシランである、上記［１］又は［２］に記載のエピタキシャルシリコンウェーハの製造方法。
［４］前記クラスターイオンビームにおいて、ｘが１、２及び３であり、ｙが５である、上記［１］～［３］のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。
［５］前記シリコンエピタキシャル層の厚さが４μｍ以下である、上記［１］～［４］のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。
［６］シリコンウェーハと、
前記シリコンウェーハの表層部に形成された、炭素及び水素の少なくとも一方が固溶した改質層と、
前記改質層上に形成されたシリコンエピタキシャル層と、
を有し、
前記改質層の断面ＴＥＭ画像による欠陥評価において、前記改質層には、最大幅が５０～２５０ｎｍのＥＯＲ欠陥が５．０×１０７個／ｃｍ２以上の密度で存在する欠陥領域が観察され、
前記シリコンエピタキシャル層及び前記改質層に分布する炭素の量が２．０×１０１４ａｔｏｍｓ／ｃｍ２以下であり、
前記改質層の深さ方向におけるＳＩＭＳの水素濃度プロファイルにおいて、ピーク濃度が１．０×１０１６ａｔｏｍｓ／ｃｍ３以上であることを特徴とするエピタキシャルシリコンウェーハ。
［７］上記［１］～［５］のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法と、
前記エピタキシャルシリコンウェーハの前記シリコンエピタキシャル層に半導体デバイスを形成する工程と、
を有する半導体デバイスの製造方法。
［８］上記［６］に記載のエピタキシャルシリコンウェーハの前記シリコンエピタキシャル層に半導体デバイスを形成する工程を有する、半導体デバイスの製造方法。
本発明のエピタキシャルシリコンウェーハの製造方法によれば、ゲッタリング能力を確保しつつ、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散が抑制されたエピタキシャルシリコンウェーハを製造することができる。
本発明のエピタキシャルシリコンウェーハは、ゲッタリング能力を確保しつつ、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散が抑制される。
本発明の一実施形態によるエピタキシャルシリコンウェーハ１００の製造方法を説明する模式断面図である。 原料ガスとしてのジエチルシラン（ＳｉＣ４Ｈ１２）から得られる種々のクラスターイオンのマスフラグメントを示すグラフ（マススペクトル）である。 発明例６における、イオン注入後エピタキシャル層形成前のＳＩＭＳによる炭素及び水素の濃度プロファイルを示すグラフである。 発明例１～６及び比較例１，２から求めた、総ドーズ量と注入炭素量との関係を示すグラフである。 発明例６及び比較例１，２，４における、エピタキシャル層形成後のＳＩＭＳによる炭素濃度プロファイルを示すグラフである。 発明例６及び比較例１，２における、エピタキシャル層形成後のＳＩＭＳによる水素濃度プロファイルを示すグラフである。 発明例６及び比較例１，２における、改質層の断面ＴＥＭ画像（倍率：２０万倍）である。 発明例６における、改質層の断面ＴＥＭ画像（倍率：１００万倍）である。
以下、図面を参照しつつ本発明の実施形態を詳細に説明する。なお、図１では説明の便宜上、実際の厚さの割合とは異なり、シリコンウェーハ１０に対して改質層１４及びシリコンエピタキシャル層１６の厚さを誇張して示す。
（エピタキシャルシリコンウェーハの製造方法）
本発明の一実施形態によるエピタキシャルシリコンウェーハ１００の製造方法は、図１に示すように、シリコンウェーハ１０の表面１０Ａに、ＳｉＨｘ（ｘは１～３の整数から選択される１つ以上）のイオン１２ＡとＣ２Ｈｙ（ｙは２～５の整数から選択される１つ以上）のイオン１２Ｂとを含むクラスターイオン１２のビームを照射して、当該シリコンウェーハ１０の表層部に、前記クラスターイオンビームの構成元素が固溶した改質層１４を形成する第１工程（図１ステップＡ，Ｂ）と、前記シリコンウェーハ１０の改質層１４上にシリコンエピタキシャル層１６を形成する第２工程（図１ステップＣ）と、を有する。シリコンエピタキシャル層１６は、ＢＳＩ型のＣＩＳ等の半導体素子を製造するためのデバイス層となる。
［第１工程］
シリコンウェーハ１０としては、例えば、表面にエピタキシャル層を有しないバルクの単結晶シリコンウェーハが挙げられる。また、より高いゲッタリング能力を得るために、シリコンウェーハに炭素及び／又は窒素を添加してもよい。さらに、シリコンウェーハに任意のドーパントを所定濃度添加して、いわゆるｎ＋型もしくはｐ＋型、又は、ｎ－型もしくはｐ－型の基板としてもよい。
また、シリコンウェーハ１０としては、バルクの単結晶シリコンウェーハ表面にシリコンエピタキシャル層が形成されたエピタキシャルシリコンウェーハを用いてもよい。シリコンエピタキシャル層は、ＣＶＤ法により一般的な条件で形成することができる。エピタキシャル層は、厚さが０．１～１０μｍの範囲内とすることが好ましく、０．２～５μｍの範囲内とすることがより好ましい。
第１工程では、シリコンウェーハ１０の表面１０Ａに、ＳｉＨｘ（ｘは１～３の整数から選択される１つ以上）のイオン１２ＡとＣ２Ｈｙ（ｙは２～５の整数から選択される１つ以上）のイオン１２Ｂとを含むクラスターイオン１２のビームを照射する。本明細書における「クラスターイオン」は、電子衝撃法により、ガス状分子に電子を衝突させてガス状分子の結合を解離させることで種々の原子数の原子集合体とし、フラグメントを起こさせて当該原子集合体をイオン化させ、イオン化された種々の原子数の原子集合体の質量分離を行って、特定の質量数のイオン化された原子集合体を抽出して得られる。すなわち、本明細書における「クラスターイオン」は、原子が複数集合して塊となったクラスターに正電荷または負電荷を与え、イオン化したものであり、炭素イオンなどの単原子イオンや、一酸化炭素イオンなどの単分子イオンとは明確に区別される。クラスターイオンの構成原子数は、通常５個～１００個程度である。このような原理を用いたクラスターイオン注入装置として、例えば日新イオン機器株式会社製のＣＬＡＲＩＳ（登録商標）を用いることができる。
シリコンウェーハ１０に、ＳｉＨｘイオン１２ＡとＣ２Ｈｙイオン１２Ｂとを含むクラスターイオン１２のビームを照射すると、その照射エネルギーでシリコンウェーハ１０の表層部のシリコンは瞬間的に１３５０～１４００℃程度の高温状態となり、融解する。その後、シリコンは急速に冷却され、シリコンウェーハの表層部に、クラスターイオン１２に由来する炭素、水素及びケイ素が固溶する。すなわち、本明細書における「改質層」とは、照射するクラスターイオンの構成元素である炭素、水素及びケイ素の少なくとも一つがシリコンウェーハ表層部の結晶の格子間位置または置換位置に固溶した層を意味する。ただし、シリコンウェーハの表層部に注入されたＳｉＨｘイオン由来のＳｉは、シリコンウェーハを構成するＳｉと区別することは困難である。そのため、本明細書において「改質層」は、シリコンウェーハの深さ方向における炭素及び水素のＳＩＭＳ濃度プロファイルにおいて、いずれかの元素の濃度がバックグラウンドよりも高く検出される領域として特定される。クラスターイオンの注入後かつエピタキシャル層形成前の段階では、概ね、シリコンウェーハの表面から５００ｎｍ以下の表層部が改質層となる。エピタキシャル層形成後の段階では、炭素がシリコンウェーハの表面から内部に拡散するため、シリコンウェーハの表面（エピタキシャル層とのシリコンウェーハとの界面）から２～４μｍ程度の表層部が改質層となる。
詳細は実施例において実験結果に基づいて説明するが、本実施形態では、ＳｉＨｘイオン１２ＡとＣ２Ｈｙイオン１２Ｂとを含むクラスターイオン１２を用いることが肝要である。ｘは１～３の整数から選択される１つ以上であり、すなわち、ＳｉＨｘイオン１２Ａは、ＳｉＨイオン、ＳｉＨ２イオン、及びＳｉＨ３イオンの一種以上を含む。ｙは２～５の整数から選択される１つ以上であり、すなわち、Ｃ２Ｈｙイオン１２Ｂは、Ｃ２Ｈ２イオン、Ｃ２Ｈ３イオン、Ｃ２Ｈ４イオン、及びＣ２Ｈ５イオンの一種以上を含む。これにより、その後得られるエピタキシャルシリコンウェーハ１００において、ゲッタリング能力を確保しつつ、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散が抑制することができる。そのため、エピタキシャル層１６のデバイス形成領域に炭素起因の点欠陥が形成されることを抑制することができる。
本発明を限定することはないが、本発明者らは、このような効果が得られるメカニズムを以下のように考えている。ケイ素原子は炭素原子よりも質量数が大きいため、ＳｉＨｘイオンの照射により、シリコンウェーハの表層部には大きなダメージ（注入欠陥）が導入され、これが、高いゲッタリング能力に寄与するものと考えられる。すなわち、ＳｉＨｘイオンの注入に起因して、改質層１４には比較的大きな注入欠陥が形成される。そして、この注入欠陥に、Ｃ２Ｈｙイオンに由来する注入された炭素が集合し、さらにここに水素が捕獲されることによって、高いゲッタリング能力を発揮しうる欠陥（ＥＯＲ欠陥）の領域が形成されたものと推測される。
クラスターイオンの原料となるガス状分子は、上記のＳｉＨｘ（ｘは１～３の整数から選択される１つ以上）のイオンとＣ２Ｈｙ（ｙは２～５の整数から選択される１つ以上）のイオンとを同時に生成することができるものあれば特に限定されないが、例えば、ジエチルシラン（ＳｉＣ４Ｈ１２）、ブチルシラン（ＳｉＣ４Ｈ１２）、メチルプロピルシラン（ＳｉＣ４Ｈ１２）、ペンチルシラン（ＳｉＣ５Ｈ１４）、メチルブチルシラン（ＳｉＣ５Ｈ１４）、エチルプロピルシラン（ＳｉＣ５Ｈ１４）等を挙げることができる。ただし、これらの原料ガスからはそれぞれ種々のサイズのクラスターイオンを生成することができる。例えば、図２及び表１に示すように、ジエチルシラン（ＳｉＣ４Ｈ１２）からは、質量数２６～３１の範囲において、Ｃ２ＨｙイオンとしてＣ２Ｈ２イオン、Ｃ２Ｈ３イオン、Ｃ２Ｈ４イオン、及びＣ２Ｈ５イオンが生成され、ＳｉＨｘイオンとしてＳｉＨイオン、ＳｉＨ２イオン、及びＳｉＨ３イオンが生成される。よって、本実施形態で用いる原料ガスとしては、このジエチルシランが最適である。この中の所望の質量数範囲のクラスターイオン（フラグメント）を抽出することによって、所望のイオン種のクラスターイオンビームを生成することができる。例えば、質量数２９～３１のフラグメントを抽出すれば、ＳｉＨｘイオンとしてＳｉＨ３イオン、ＳｉＨ２イオン及びＳｉＨイオンを含み、Ｃ２ＨｙイオンとしてＣ２Ｈ５イオンを含むクラスターイオンビームを生成することができる。
クラスターイオンの総ドーズ量は、装置設定値として、イオン照射時間を制御することにより調整することができる。本実施形態において、総ドーズ量は、ＳｉＨｘイオンのドーズ量及びＣ２Ｈｙイオンのドーズ量が以下の範囲を満たすように設定することが好ましい。
ＳｉＨｘイオンのドーズ量は１．５×１０１４ｉｏｎｓ／ｃｍ２以上とすることが重要である。当該ドーズ量が１．５×１０１４ｉｏｎｓ／ｃｍ２未満の場合、ＳｉＨｘイオンの注入による本発明の効果を十分に得ることができないからである。また、本発明の効果をより十分に得る観点から、当該ドーズ量は３．０×１０１４ｉｏｎｓ／ｃｍ２以上とすることが好ましい。他方で、当該ドーズ量が過多の場合、イオン注入によるシリコンウェーハへのダメージが過多となり、エピタキシャル層形成後に、当該エピタキシャル層に欠陥が発生するため、当該ドーズ量は１．０×１０１５ｉｏｎｓ／ｃｍ２以下とすることが好ましい。
Ｃ２Ｈｙイオンのドーズ量は１．０×１０１４ｉｏｎｓ／ｃｍ２以下とすることが好ましい。これにより、注入炭素量を少なくすることができ、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散が抑制することができる。この観点から、当該ドーズ量は５．０×１０１３ｉｏｎｓ／ｃｍ２以下とすることがより好ましい。他方で、十分なゲッタリング能力を確保する観点からは、当該ドーズ量は１．０×１０１３ｉｏｎｓ／ｃｍ２以上とすることが好ましい。
なお、総ドーズ量は装置設定値として把握することができる。しかしながら、Ｃ２Ｈｙイオンのドーズ量及びＳｉＨｘイオンのドーズ量は、個別に把握することができないため、以下のようにして求めるものとする。すなわち、クラスターイオンを照射した後のシリコンウェーハについて、ＳＩＭＳ測定によって、シリコンウェーハの表面から深さ方向における炭素濃度プロファイルを測定し、当該炭素濃度プロファイルから、改質層への注入炭素量を求める。Ｃ２Ｈｙイオンの炭素数は２であるため、上記で求めた注入炭素量を２で除した値を「Ｃ２Ｈｙイオンのドーズ量」とみなすことができる。また、「ＳｉＨｘイオンのドーズ量」は、総ドーズ量から、上記のようにして求めたＣ２Ｈｙイオンのドーズ量を差し引くことにより、求めることができる。なお、総ドーズ量に占めるＣ２Ｈｙイオンのドーズ量とＳｉＨｘイオンのドーズ量の比率は、イオン注入装置において、イオンを選別する質量分離装置の分解能、注入するイオンの質量数設定値、原料ガスの導入量、イオン化する際に照射する電子のエネルギーなどの条件によって制御することができ、これら条件を変更しない限り、同じ比率のクラスターイオンを生成することができる（図４の比較例２及び発明例１～３，５を参照）。
クラスターイオンの加速電圧は、イオン種とともに、改質層における構成元素の深さ方向の濃度プロファイルのピーク位置に影響を与える。本実施形態においては、クラスターイオンの加速電圧を、０ｋｅＶ／ｉｏｎ超え２００ｋｅＶ／ｉｏｎ未満とすることができ、１００ｋｅＶ／ｉｏｎ以下とすることが好ましく、８０ｋｅＶ／ｉｏｎ以下とすることがさらに好ましい。なお、加速電圧の調整には、（１）静電加速、（２）高周波加速の２方法が一般的に用いられる。前者の方法としては、複数の電極を等間隔に並べ、それらの間に等しい電圧を印加して、軸方向に等加速電界を作る方法がある。後者の方法としては、イオンを直線状に走らせながら高周波を用いて加速する線形ライナック法がある。
クラスターイオンのビーム電流値は、特に限定されないが、例えば５０～５０００μＡの範囲から適宜決定することができる。クラスターイオンのビーム電流値は、例えば、イオン源における原料ガスの分解条件を変更することにより調整することができる。
［第２工程］
シリコンエピタキシャル層１６は、一般的な条件により形成することができる。例えば、水素をキャリアガスとして、ジクロロシラン、トリクロロシランなどのソースガスをチャンバー内に導入し、使用するソースガスによっても成長温度は異なるが、概ね１０００～１２００℃の範囲の温度でＣＶＤ法によりシリコンウェーハ１０の改質層１４上にエピタキシャル成長させることができる。シリコンエピタキシャル層１６は、厚さを１～１５μｍの範囲内とすることが好ましい。厚さが１μｍ未満の場合、シリコンウェーハ１０からのドーパントの外方拡散によりシリコンエピタキシャル層１６の抵抗率が変化してしまう可能性があり、また、１５μｍ超えの場合、ＣＩＳの分光感度特性に影響が生じるおそれがあるためである。ただし、本実施形態では、シリコンエピタキシャル層１６の厚さを４μｍ以下とすることが好ましい。この場合、本発明の効果を有利に発揮することができる。
以上説明した本実施形態の製造方法によって、ゲッタリング能力を確保しつつ、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散が抑制されたエピタキシャルシリコンウェーハを製造することができる。
なお、第１工程の後、第２工程に先立ち、シリコンウェーハ１０に対して結晶性回復のための回復熱処理を行ってもよい。この場合の回復熱処理としては、例えば窒素ガス又はアルゴンガスなどの雰囲気下、９００℃以上１１００℃以下の温度で、１０分以上６０分以下の間、シリコンウェーハ１０を保持すればよい。また、ＲＴＡ（Rapid Thermal Annealing）やＲＴＯ（Rapid Thermal Oxidation）などの、エピタキシャル装置とは別個の急速昇降温熱処理装置などを用いて回復熱処理を行うこともできる。
（エピタキシャルシリコンウェーハ）
図１を参照して、本発明の一実施形態によるエピタキシャルシリコンウェーハ１００は、上記製造方法により得られるものであり、シリコンウェーハ１０と、このシリコンウェーハ１０の表層部に形成された、炭素及び水素の少なくとも一方が固溶した改質層１４と、この改質層１４上に形成されたシリコンエピタキシャル層１６と、を有する。
［ＳＩＭＳプロファイル］
エピタキシャルシリコンウェーハ１００は、シリコンエピタキシャル層１６及び改質層１４に分布する炭素の量が２．０×１０１４ａｔｏｍｓ／ｃｍ２以下であることが重要である。これにより、注入炭素量を少なくすることができ、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散が抑制することができる。この観点から、当該炭素量は１．０×１０１４ａｔｏｍｓ／ｃｍ２以下とすることがより好ましい。他方で、十分なゲッタリング能力を確保する観点からは、当該炭素量は２．０×１０１３ａｔｏｍｓ／ｃｍ２以上とすることが好ましい。なお、本発明において、この「炭素量」は、エピタキシャルシリコンウェーハについて、ＳＩＭＳ測定によって、シリコンエピタキシャル層の表面から深さ方向に向かって炭素濃度プロファイル（図５）を測定し、当該プロファイルのエピタキシャル層表面から改質層の終端（シリコンウェーハにおいて炭素濃度プロファイルが平坦になる位置）までの炭素濃度がバックグラウンドよりも高くなる範囲を積分することによって、求めることができる。
本実施形態では、例えば図５に示す発明例６のように、シリコンエピタキシャル層及び改質層の深さ方向におけるＳＩＭＳの炭素濃度プロファイルにおいて、シリコンエピタキシャル層及び改質層にわたって存在する緩やかな第１ピークと、この第１ピークから突出して、改質層のエピタキシャル層との界面近傍の位置に存在する急峻な第２ピークと、を有する。本実施形態では、注入炭素量が少ないにも関わらず、このような急峻な第２ピークをもつ炭素濃度プロファイルを有する。これにより、十分なゲッタリング能力を発揮することができる。炭素濃度プロファイルにおける急峻な第２ピークのピーク濃度は、２．０×１０１７ａｔｏｍｓ／ｃｍ３以上であることが好ましく、３．０×１０１７ａｔｏｍｓ／ｃｍ３以上であることがより好ましく、１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
本実施形態では、例えば図６に示す発明例６のように、改質層の深さ方向におけるＳＩＭＳの水素濃度プロファイルにおいて、改質層（エピタキシャル層との界面近傍の位置）に、ピーク濃度が１．０×１０１６ａｔｏｍｓ／ｃｍ３以上のピークが存在する。このように、改質層に残留した水素は、エピタキシャル層に半導体デバイスを形成するデバイス形成プロセス時の熱処理によってエピタキシャル層に拡散し、エピタキシャル層内の欠陥をパッシベーションすることが期待される。本実施形態において、水素のピーク濃度は、概ね１．０×１０１７ａｔｏｍｓ／ｃｍ３以下となる。
［断面ＴＥＭ画像］
エピタキシャルシリコンウェーハ１００では、改質層の断面ＴＥＭ画像による欠陥評価において、最大幅が５０～２５０ｎｍのＥＯＲ欠陥が５．０×１０７個／ｃｍ２以上の密度で存在する欠陥領域が観察される。これは、ＳｉＨｘイオンの注入に起因する欠陥であると推測される。すなわち、この特徴を有することにより、注入炭素量が少ないにも関わらず、十分なゲッタリング能力を発揮することができる。なお、本発明において「ＥＯＲ（End of Range）欠陥」とは、イオン注入された元素により結晶格子から押し出された原子（本発明では、シリコンウェーハ中のシリコン原子）が、熱処理によって注入飛程（ＳＩＭＳによる炭素濃度プロファイルのピーク位置）より深い位置で凝集することで形成される、｛１１１｝方向の積層欠陥、転移ループ、｛３１１｝欠陥などの形態をした欠陥の総称である。ＥＯＲ欠陥の「最大幅」とは、図８に示すように、ＴＥＭ画像における各ＥＯＲ欠陥の最大の幅を意味する。なお、炭素ドーズ量が多い場合には、注入炭素に起因する黒点状欠陥が注入飛程よりも浅い位置に形成されるところ、本発明では、注入する炭素量が少ないことから、断面ＴＥＭ画像において、注入炭素に起因する黒点状欠陥は視認されない。また、本実施形態において、ＥＯＲ欠陥の密度は概ね１．０×１０１５個／ｃｍ２以下となる。なお、本明細書において「断面ＴＥＭ画像」とは、エピタキシャルシリコンウェーハ１００を厚み方向に劈開し、改質層の劈開断面をＴＥＭを用いて観察した画像をいう。また、本発明において「ＥＯＲ欠陥密度」は、以下のようにして求める。図７の発明例６のＴＥＭ画像から明らかなように、本発明においてＥＯＲ欠陥はほぼ同じ深さ位置（具体的には、ＳＩＭＳ測定により検出される炭素濃度ピーク位置よりもわずかに深い位置）に密集して発生する。そこで、ＥＯＲ欠陥が発生する領域を含むように、ＳＩＭＳ測定した際に観察される炭素濃度ピークの深さ位置周辺からＴＥＭ評価用サンプルを切り出し、この評価サンプルをＴＥＭ観察する。そして、図７に示すように、ＥＯＲ欠陥を含むように、密度算出エリア（つまり、欠陥領域）を縦(深さ)３００ｎｍに設定し、当該エリア内で観察される最大幅５０～２５０ｎｍの欠陥数をカウントし、当該欠陥数を当該エリアの面積で除することによって、ＥＯＲ欠陥密度（個／ｃｍ２）とする。なお、図７の例では、密度算出エリアは縦３００ｎｍ×横３μｍの領域としたが、横の長さは特に限定されない。
（半導体デバイスの製造方法）
本発明の一実施形態による半導体デバイスの製造方法は、上記エピタキシャルシリコンウェーハ１００の製造方法の各工程と、シリコンエピタキシャル層１６に半導体デバイスを形成する工程と、を有する。また、本発明の他の実施形態による半導体デバイスの製造方法は、上記エピタキシャルシリコンウェーハ１００のシリコンエピタキシャル層１６に半導体デバイスを形成する工程を有する。これらの製造方法によれば、ゲッタリング能力を確保しつつ、エピタキシャル層のデバイス形成領域に炭素起因の点欠陥が形成されることを抑制できる。
シリコンエピタキシャル層１６に形成する半導体デバイスは特に限定されず、例えば、ＭＯＳＦＥＴ、ＤＲＡＭ、パワートランジスタ及び裏面照射型固体撮像素子などを挙げることができる。
［シリコンウェーハの用意］
ＣＺ単結晶シリコンインゴットから得たｎ型シリコンウェーハ（直径：３００ｍｍ、厚さ：７７５μｍ、ドーパント種類：リン、抵抗率：１０Ω・ｃｍ）を用意した。
［クラスターイオン照射］
表２に示すように、クラスターイオン照射条件の異なる８つの実験（発明例１～６及び比較例１～４）を行った。
（発明例１～６及び比較例１，２）
発明例１～６及び比較例１，２では、原料ガスとしてジエチルシラン（ＳｉＣ４Ｈ１２）を用いた。図２に、ジエチルシランのマススペクトルを示す。また、図２に示したマススペクトル中の質量数２６～３１に対応するイオン種を、表１に示す。質量数３１のピークは、ＳｉＨ３イオンに対応する。質量数３０の低めのピークは、ＳｉＨ２イオンに対応する。質量数２９のピークは、ＳｉＨイオンとＣ２Ｈ５イオンに対応する。質量数２８、質量数２７、及び質量数２６のピークは、それぞれＣ２Ｈ４イオン、Ｃ２Ｈ３イオン、及びＣ２Ｈ２イオンに対応する。本実施例では、クラスターイオン発生装置（日新イオン機器社製、ＣＬＡＲＩＳ（登録商標））を用いて、図２に示すマススペクトルに対応する種々のイオン種のうち、質量数２９～３１の範囲のイオン種を抽出してクラスターイオンビームを得て、シリコンウェーハの表面に、このクラスターイオンビームを加速電圧８０ｋｅＶ／ｉｏｎで照射した。このクラスターイオンビームは、ＳｉＨｘイオンとしては、主にＳｉＨ３イオンを含み、さらに微量のＳｉＨ２イオン及びＳｉＨイオンを含み、さらに、Ｃ２Ｈｙイオンとしては、Ｃ２Ｈ５イオンを含む。前記クラスターイオン発生装置では、全てのイオン種の総ドーズ量を設定できるので、発明例１～６及び比較例１，２では、表２に示す総ドーズ量を装置設定値とした。
Figure 0007416270000001
発明例１～６及び比較例１，２では、Ｃ２Ｈ５イオンのドーズ量及びＳｉＨｘイオンのドーズ量を以下のように求めた。まず、クラスターイオン照射後（エピタキシャル成長前）のシリコンウェーハについて、ＳＩＭＳ測定によって、シリコンウェーハの表面から深さ方向における炭素及び水素の濃度プロファイルを測定した。代表して、発明例６における濃度プロファイルを図３に示す。図３では、水素濃度プロファイルはシリコンウェーハの表面から約１５０ｎｍの範囲でバックグラウンドよりも高くなり、炭素濃度プロファイルはシリコンウェーハの表面から約３００ｎｍの範囲でバックグラウンドよりも高くなっている。よって、発明例６では、シリコンウェーハの表層部約３００ｎｍが改質層として特定された。この炭素濃度プロファイルの横軸３０ｎｍから３００ｎｍまでを積分することによって、改質層への注入炭素量を求めた。発明例１～５及び比較例１，２でも、同様にして注入炭素量を求めた。結果を表２に示す。
Ｃ２Ｈｙイオンの炭素数は２であるため、上記で求めた注入炭素量を２で除した値を「Ｃ２Ｈｙイオンのドーズ量」として、表２に示した。また、総ドーズ量からＣ２Ｈｙイオンのドーズ量を差し引いて求めた「ＳｉＨｘイオンのドーズ量」も、表２に示した。ここで、発明例１～６及び比較例１，２から求めた、総ドーズ量と注入炭素量との関係を図４に示す。図４に示すように、比較例１及び発明例６では、注入炭素量は総ドーズ量の１０％であり、比較例２及び発明例１～３，５では、注入炭素量は総ドーズ量の７％であり、発明例４では、注入炭素量は総ドーズ量の４％であることが分かった。
（比較例３，４）
比較例３，４では、原料ガスとしてシクロヘキサンを用いてＣ３Ｈ５クラスターイオンを生成及び抽出し、シリコンウェーハの表面に加速電圧８０ｋｅＶ／ｉｏｎで照射した。Ｃ３Ｈ５クラスターイオンのドーズ量は表２の「総ドーズ量」の欄に示した。比較例３では、注入炭素量が発明例６のそれと同じとなるように、比較例４では、注入炭素量が発明例６のそれの１０倍となるようにドーズ量を設定した。比較例３，４においても、発明例１～６及び比較例１，２と同様に、クラスターイオン照射後の炭素濃度プロファイルから炭素注入量を求め、表２に示した。
［エピタキシャル成長］
次いで、クラスターイオン照射後のシリコンウェーハを枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、装置内で１１２０℃の温度で３０秒の水素ベーク処理を施した後、水素をキャリアガス、トリクロロシランをソースガスとして、１１２０℃でＣＶＤ法により、シリコンウェーハの改質層が形成された側の表面上にシリコンエピタキシャル層（厚さ：５μｍ、ドーパント種類：リン、抵抗率：１０Ω・ｃｍ）をエピタキシャル成長させて、エピタキシャルシリコンウェーハを得た。
［ＳＩＭＳ分析］
発明例１～６及び比較例１～４のエピタキシャルシリコンウェーハについて、ＳＩＭＳ測定によって、シリコンエピタキシャル層の表面から深さ方向における炭素及び水素の濃度プロファイルを測定した。そのうち、発明例６及び比較例１，２，４における炭素濃度プロファイルを図５に示し、発明例４及び比較例１，２における水素濃度プロファイルを図６に示す。
図５を参照して、発明例６では、シリコンウェーハの表層部の約２．５μｍ（つまり、シリコンエピタキシャル層／シリコンウェーハの界面から約２．５μｍ）の範囲で、炭素濃度がバックグラウンドよりも高くなっている。図６を参照して、発明例６では、シリコンウェーハの表層部の約０．３μｍ程度の極狭い範囲において、水素濃度がバックグラウンドよりも高くなっている。このことから、発明例６では、シリコンウェーハの表層部約２．５μｍが改質層として特定された。なお、炭素濃度がバックグラウンドよりも高くなる範囲がエピタキシャル成長前よりも大きくなったのは、エピタキシャル成長に伴い、注入された炭素がシリコンウェーハの表面から深さ方向に拡散したためと考えられる。また、図５からは、エピタキシャル成長に伴い、エピタキシャル層にも炭素が拡散していることが読み取れる。なお、シリコンエピタキシャル層及び改質層に分布する炭素量は、各条件において炭素濃度がバックグラウンドよりも高くなる範囲（発明例６の場合、図５の横軸３．０μｍから７．５μｍまで）を積分した炭素量として算出され、表２の「エピ後炭素量」の欄に示す。
図５から明らかなように、発明例６及び比較例１，２，４のいずれにおいても、炭素濃度プロファイルにおいて、シリコンエピタキシャル層及び改質層にわたって緩やかな第１ピークが存在する。さらに、発明例６及び比較例４では、この緩やかな第１ピークから突出して、改質層のエピタキシャル層との界面近傍の位置に急峻な第２ピークが出現した。表２には、炭素の第２ピークの有無とピーク濃度を示した。比較例４では、注入炭素量が多いことから、このような急峻なピークが出現したものと思われる。ただし、発明例６では、注入炭素量が少ないにも関わらず、このような急峻なピークが出現した。発明例６でこのような急峻なピークが出現したのは、ＳｉＨｘイオンを注入したことによる影響であると考えられる。
図６から明らかなように、発明例６では、水素濃度プロファイルにおいて、改質層のエピタキシャル層との界面近傍の位置に、ピーク濃度が１．０×１０１６ａｔｏｍｓ／ｃｍ３以上のピークが出現した。図６には示していないが、比較例４も同様であった。他方で、比較例１，２では、このようなピークは出現しなかった。比較例４では、注入炭素量が多いことから、この位置に局所的に炭素が存在し、そこに水素も捕獲されているものと思われる。ただし、発明例６では、注入炭素量が少ないにも関わらず、このようなピークが出現した。発明例でこのようなピークが出現したのは、ＳｉＨｘイオンを注入したことによる影響であると考えられる。
なお、発明例１～５に関しても、発明例６と同様の炭素濃度プロファイル及び水素濃度プロファイルを有しており、表２に、第２ピークのピーク濃度、エピ後炭素量、及び水素ピーク有無を示した。比較例３についても、表２に、第２ピークのピーク濃度、エピ後炭素量、及び水素ピーク有無を示した。
［断面ＴＥＭ観察］
発明例１～６及び比較例１～４のエピタキシャルウェーハの改質層（エピタキシャル層との界面近傍）の断面をＴＥＭ観察し、代表して、発明例６及び比較例１，２において得られたＴＥＭ画像を図７に示し、発明例６における図７とは別視野のＴＥＭ画像を図８に示す。発明例６では、最大幅が５０～２５０ｎｍのＥＯＲ欠陥が観察された。発明例１～５でも同様であった。これは、ＳｉＨｘイオンの注入に起因する欠陥であると推測される。なお、比較例４のＴＥＭ画像（図示せず）においては、直径が５ｎｍ程度の黒点状欠陥が、注入飛程よりも浅い位置に観察された。これは、比較例４では注入炭素量が多いことから、注入炭素に起因する欠陥であると考えられる。表２には、発明例１～６及び比較例１～４に関して、黒点状欠陥の有無と、ＥＯＲ欠陥の密度を示した。
［ＳＩＭＳプロファイルと断面ＴＥＭ観察からの考察］
ＳＩＭＳプロファイルと断面ＴＥＭ観察を合わせて考慮すると、発明例１～６では、以下のような現象が起きたものと推測される。ＳｉＨｘイオンの注入に起因して、改質層のエピタキシャル層との界面近傍に、比較的大きな注入欠陥が形成される。この注入欠陥に、Ｃ２Ｈ５イオンに由来する注入された炭素が集合し、さらにここに水素が捕獲されることによって、高いゲッタリング能力を発揮しうるＥＯＲ欠陥領域が形成されたものと推測される。
［エピタキシャル成長後の炭素拡散量の評価］
発明例１～６及び比較例１～４において、図５に示す炭素濃度プロファイルの４．０μｍから４．９μｍまでを積分することによって、エピタキシャル成長に伴う、改質層からエピタキシャル層への炭素の拡散量を求めた。結果を表２に示す。表２から明らかなように、発明例１～６では、比較例４よりも炭素注入量を少なくした結果、炭素拡散量も比較例４より減らすことができた。
［デバイス模擬熱処理後の炭素拡散量の評価］
発明例１～６及び比較例１～４において、デバイス模擬熱処理条件（１０５０℃、２．５時間、窒素ガス雰囲気）にて熱処理を行った後、炭素濃度プロファイルの０．２μｍから４．９μｍまでを積分することによって、デバイス模擬熱処理に伴う改質層からエピタキシャル層への炭素拡散量を求めた。結果を表２に示す。表２から明らかなように発明例１～６では、比較例４よりも炭素注入量を少なくした結果、炭素拡散量も比較例４より減らすことができた。
［ゲッタリング能力の評価］
発明例１～６及び比較例１～４において、エピタキシャルシリコンウェーハのエピタキシャル層の表面を、Ｎｉ汚染液を用いてスピンコート汚染法により強制的に汚染し、次いで、窒素ガス雰囲気中において９００℃で６０分間の熱処理を施した。その後、各エピタキシャルウェーハについてＳＩＭＳ測定を行い、ウェーハの深さ方向におけるＮｉ濃度プロファイルを測定し、ピーク面積を求めた。ピーク面積が大きいほど、多くのＮｉを捕獲できているため、ゲッタリング能力が高いと評価できる。そこで、ピーク面積をＮｉ捕獲量として、表２に示した。また、Ｃｕ汚染液を用いて同様の試験を行い、同様にしてＣｕ捕獲量を求め、表２に示した。
表２から明らかなように、発明例６では、炭素注入量が発明例の１０倍である比較例４と同等の高いゲッタリング能力を発揮していた。発明例１～５でも、高いゲッタリング能力を発揮した。
Figure 0007416270000002
本発明のエピタキシャルシリコンウェーハの製造方法によれば、ゲッタリング能力を確保しつつ、エピタキシャル成長中及びデバイス形成プロセス中にエピタキシャル層への炭素の拡散が抑制されたエピタキシャルシリコンウェーハを製造することができる。
１００ エピタキシャルシリコンウェーハ
１０ シリコンウェーハ
１０Ａ シリコンウェーハの表面
１２ クラスターイオン
１２Ａ ＳｉＨｘイオン
１２Ｂ Ｃ２Ｈｙイオン
１４ 改質層
１６ シリコンエピタキシャル層

Claims (8)

  1. シリコンウェーハの表面に、ＳｉＨｘ（ｘは１～３の整数から選択される１つ以上）のイオンとＣ２Ｈｙ（ｙは２～５の整数から選択される１つ以上）のイオンとを含むクラスターイオンビームを照射して、前記シリコンウェーハの表層部に、前記クラスターイオンビームの構成元素が固溶した改質層を形成する工程と、
    前記シリコンウェーハの改質層上にシリコンエピタキシャル層を形成する工程と、
    を有し、前記ＳｉＨｘイオンのドーズ量を１．５×１０１４ｉｏｎｓ／ｃｍ２以上とすることを特徴とするエピタキシャルシリコンウェーハの製造方法。
  2. 前記Ｃ２Ｈｙイオンのドーズ量を１．０×１０１４ｉｏｎｓ／ｃｍ２以下とする、請求項１に記載のエピタキシャルシリコンウェーハの製造方法。
  3. 前記クラスターイオンビームの原料ガスがジエチルシランである、請求項１又は２に記載のエピタキシャルシリコンウェーハの製造方法。
  4. 前記クラスターイオンビームにおいて、ｘが１、２及び３であり、ｙが５である、請求項１～３のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。
  5. 前記シリコンエピタキシャル層の厚さが４μｍ以下である、請求項１～４のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。
  6. シリコンウェーハと、
    前記シリコンウェーハの表層部に形成された、炭素及び水素の少なくとも一方が固溶した改質層と、
    前記改質層上に形成されたシリコンエピタキシャル層と、
    を有し、
    前記改質層の断面ＴＥＭ画像による欠陥評価において、前記改質層には、最大幅が５０～２５０ｎｍのＥＯＲ欠陥が５．０×１０７個／ｃｍ２以上の密度で存在する欠陥領域が観察され、
    前記シリコンエピタキシャル層及び前記改質層に分布する炭素の量が２．０×１０１４ａｔｏｍｓ／ｃｍ２以下であり、
    前記改質層の深さ方向におけるＳＩＭＳの水素濃度プロファイルにおいて、ピーク濃度が１．０×１０１６ａｔｏｍｓ／ｃｍ３以上であることを特徴とするエピタキシャルシリコンウェーハ。
  7. 請求項１～５のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法と、
    前記エピタキシャルシリコンウェーハの前記シリコンエピタキシャル層に半導体デバイスを形成する工程と、
    を有する半導体デバイスの製造方法。
  8. 請求項６に記載のエピタキシャルシリコンウェーハの前記シリコンエピタキシャル層に半導体デバイスを形成する工程を有する、半導体デバイスの製造方法。
JP2022545506A 2020-08-26 2021-07-08 エピタキシャルシリコンウェーハ及びその製造方法、並びに半導体デバイスの製造方法 Active JP7416270B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020142329 2020-08-26
JP2020142329 2020-08-26
PCT/JP2021/025864 WO2022044562A1 (ja) 2020-08-26 2021-07-08 エピタキシャルシリコンウェーハ及びその製造方法、並びに半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
JPWO2022044562A1 JPWO2022044562A1 (ja) 2022-03-03
JP7416270B2 true JP7416270B2 (ja) 2024-01-17

Family

ID=80353225

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022545506A Active JP7416270B2 (ja) 2020-08-26 2021-07-08 エピタキシャルシリコンウェーハ及びその製造方法、並びに半導体デバイスの製造方法

Country Status (7)

Country Link
US (1) US20230317761A1 (ja)
JP (1) JP7416270B2 (ja)
KR (1) KR20230044229A (ja)
CN (1) CN115989562A (ja)
DE (1) DE112021004491T5 (ja)
TW (1) TWI784671B (ja)
WO (1) WO2022044562A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009540536A (ja) 2006-06-12 2009-11-19 セムイクウィップ・インコーポレーテッド 蒸発装置
JP2010283022A (ja) 2009-06-02 2010-12-16 Sumco Corp シリコンウェーハおよびその製造方法
WO2012157162A1 (ja) 2011-05-13 2012-11-22 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
WO2015104965A1 (ja) 2014-01-07 2015-07-16 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2017112339A (ja) 2015-12-18 2017-06-22 株式会社Sumco シリコンゲルマニウムエピタキシャルウェーハの製造方法およびシリコンゲルマニウムエピタキシャルウェーハ
JP2019134171A (ja) 2013-08-16 2019-08-08 インテグリス・インコーポレーテッド 基板へのシリコン注入およびそのためのシリコン前駆体組成物の提供

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012157162A (ja) 2011-01-26 2012-08-16 Sumitomo Electric Ind Ltd 電力伝達用絶縁回路および電力変換装置
US9147574B2 (en) * 2013-03-14 2015-09-29 Tokyo Electron Limited Topography minimization of neutral layer overcoats in directed self-assembly applications

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009540536A (ja) 2006-06-12 2009-11-19 セムイクウィップ・インコーポレーテッド 蒸発装置
JP2010283022A (ja) 2009-06-02 2010-12-16 Sumco Corp シリコンウェーハおよびその製造方法
WO2012157162A1 (ja) 2011-05-13 2012-11-22 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2019134171A (ja) 2013-08-16 2019-08-08 インテグリス・インコーポレーテッド 基板へのシリコン注入およびそのためのシリコン前駆体組成物の提供
WO2015104965A1 (ja) 2014-01-07 2015-07-16 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2017112339A (ja) 2015-12-18 2017-06-22 株式会社Sumco シリコンゲルマニウムエピタキシャルウェーハの製造方法およびシリコンゲルマニウムエピタキシャルウェーハ

Also Published As

Publication number Publication date
CN115989562A (zh) 2023-04-18
US20230317761A1 (en) 2023-10-05
DE112021004491T5 (de) 2023-07-06
TWI784671B (zh) 2022-11-21
KR20230044229A (ko) 2023-04-03
JPWO2022044562A1 (ja) 2022-03-03
WO2022044562A1 (ja) 2022-03-03
TW202209436A (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
CN107452603B (zh) 半导体外延晶片的制造方法、半导体外延晶片、以及固体摄像元件的制造方法
CN107078029B (zh) 半导体外延晶片和其制造方法以及固体摄像元件的制造方法
JP6459948B2 (ja) 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法
CN107134404B (zh) 半导体外延晶片和其制造方法以及固体摄像元件的制造方法
TWI534306B (zh) 磊晶晶圓的製造方法及磊晶晶圓
TWI683350B (zh) 半導體磊晶晶圓之製造方法以及半導體元件的製造方法
JP7416270B2 (ja) エピタキシャルシリコンウェーハ及びその製造方法、並びに半導体デバイスの製造方法
WO2019017118A1 (ja) 半導体エピタキシャルウェーハおよびその製造方法、ならびに固体撮像素子の製造方法
CN113454756B (zh) 半导体外延晶片及其制造方法
TW201937558A (zh) 半導體磊晶晶圓的製造方法
JP6791293B2 (ja) エピタキシャルシリコンウェーハの製造方法
JP7264012B2 (ja) エピタキシャルシリコンウェーハのパッシベーション効果評価方法
JP7259706B2 (ja) エピタキシャルシリコンウェーハのパッシベーション効果評価方法
JP7088239B2 (ja) エピタキシャル成長用の半導体ウェーハ、および半導体エピタキシャルウェーハの製造方法
JP2020035922A (ja) 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220928

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231218

R150 Certificate of patent or registration of utility model

Ref document number: 7416270

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150