KR20190104856A - 반도체 에피택셜 웨이퍼의 제조 방법 - Google Patents

반도체 에피택셜 웨이퍼의 제조 방법 Download PDF

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Abstract

본 발명의 과제는, 클러스터 이온 주입 조건이 동일하더라도, 보다 높은 게터링 능력을 가질 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공하는 데 있다.
상기의 과제를 해결하기 위해, 본 발명에 의한 반도체 에피택셜 웨이퍼의 제조 방법은, 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 산소의 3 원소를 포함하는 다원소 클러스터 이온을 주입하여, 해당 반도체 웨이퍼의 표층부에, 상기 다원소 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과, 해당 제 1 공정 후, 상기 개질층 내에 형성되는 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행하는 제2 공정과, 해당 제 2 공정에 이어서, 상기 반도체 웨이퍼의 개질층 상에, 에피택셜층을 형성하는 제3 공정을 가진다.

Description

반도체 에피택셜 웨이퍼의 제조 방법 {METHOD OF PRODUCING SEMICONDUCTOR EPITAXIAL WAFER}
[0001] 본 발명은, 반도체 에피택셜 웨이퍼의 제조 방법에 관한 것이다. 본 발명은, 특히, 보다 높은 게터링 능력을 발휘하는 반도체 에피택셜 웨이퍼의 제조 방법에 관한 것이다.
[0002] 반도체 디바이스의 특성을 열화(劣化)시키는 요인으로서, 금속 오염을 들 수 있다. 예컨대, 이면조사형(裏面照射型) 고체 촬상 소자에서는, 상기 소자의 기판이 되는 반도체 에피텍셜 웨이퍼에 혼입(混入)된 금속은, 고체 촬상 소자의 암전류(暗電流)를 증가시키는 요인이 되어, 화이트 스팟(白傷, white spot)이라 불리는 결함을 발생시킨다. 이면조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 받아들여, 암소(暗所) 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 최근, 디지털 비디오 카메라나 스마트폰 등의 휴대전화에 널리 이용되고 있다. 이 때문에, 화이트 스팟을 최대한 줄일 것이 요망되고 있다.
[0003] 반도체 소자 기판으로의 금속의 혼입은, 주로 반도체 에피텍셜 웨이퍼의 제조 공정 및 고체 촬상 소자의 제조 공정(디바이스 제조 공정)에서 발생한다. 전자(前者)인 반도체 에피텍셜 웨이퍼의 제조 공정에 있어서의 금속 오염은, 에피택셜 성장로(爐)의 구성재(構成材)로부터의 중금속 파티클에 의한 것, 혹은, 에피택셜 성장시의 노내(爐內) 가스로서 염소계 가스를 이용하기 때문에, 그 배관 재료가 금속 부식하여 발생하는 중금속 파티클에 의한 것 등을 고려할 수 있다. 최근, 이러한 금속 오염은, 에피택셜 성장로의 구성재를 내부식성(耐腐食性)이 우수한 재료로 교환하는 등에 의해, 어느 정도는 개선되고 있지만, 충분하지는 않다. 한편, 후자(後者)인 고체 촬상 소자의 제조 공정에 있어서는, 이온 주입, 확산 및 산화 열처리 등의 각 처리 중에 있어서, 반도체 에피택셜 웨이퍼의 중금속 오염이 우려된다.
[0004] 이 때문에, 일반적으로는, 반도체 에피택셜 웨이퍼에 금속을 포획하기 위한 게터링층을 형성함으로써, 반도체 에피택셜 웨이퍼로의 금속 오염을 회피하고 있다.
[0005] 여기서, 게터링층을 형성하는 기술로서, 에피택셜층의 형성에 앞서, 클러스터 이온(Cluster Ions)을 조사(照射)하는 기술이 있다. 특허 문헌 1에서는, 반도체 에피택셜 웨이퍼의 제조 방법에 있어서, 구성 원소로서 탄소, 수소 및 산소를 포함하는 클러스터 이온 주입 기술이 개시(開示)되어 있다. 그리고, 특허 문헌 1에는, 탄소, 수소 및 산소의 3 원소를 포함하는 클러스터 이온 주입에 의해, 격자 간 실리콘에 기인하는 것으로 추정되는 비교적 커다란 사이즈의 흑점상(黑點狀) 결함(특허 문헌 1에 있어서의 제2의 흑점상 결함)이 형성되는 것도 개시되어 있다. 상기 흑점상 결함이 강력한 게터링 사이트로서 기능한다는 것이 특허 문헌 1의 실험 결과로부터 시사된다.
[0006] 1. 일본 특허공개공보 제2017-157613호
[0007] 특허 문헌 1에 개시된 클러스터 이온 주입 기술을 이용함으로써, 매우 우수한 게터링 능력을 가지는 반도체 에피택셜 웨이퍼를 얻을 수 있다. 그러나, 클러스터 이온 주입에 의한 게터링 사이트의 형성 메카니즘 및 그 특성은 어느 정도 밝혀지고 있지만, 아직도 연구가 진행 중이다. 특히, 클러스터 이온의 구성 원소로서, 탄소 및 수소에 더하여, 추가로 1 종류 이상의 원소가 포함되는 다(多)원소 클러스터 이온에 대해서는, 해명되지 않은 점이 많다. 이하, 본 명세서에 있어서는, 클러스터 이온의 구성 원소에 3 종류 이상의 원소가 포함되는 경우에 「다원소 클러스터 이온」이라고 칭한다.
[0008] 여기서, 특허 문헌 1에 있어서의 개질층에 의한 게터링 능력을 보다 높게 하려면, 예컨대 클러스터 이온의 도스량을 많게 하는 것이 유효하다. 그러나, 도스량을 너무 많게 하면, 개질층 상에 형성되는 에피택셜층에 에피택셜 결함이 다수 발생되어 버리는 경우가 있다. 이와 같이, 도스량 증가에 의한 게터링 능력의 개선에는 한계가 있다.
[0009] 이 때문에, 클러스터 이온 주입 조건 이외의 관점에서, 게터링 능력을 보다 높이기 위한 새로운 방법의 확립이 기대된다.
[0010] 따라서 본 발명은, 클러스터 이온 주입 조건이 동일하더라도, 보다 높은 게터링 능력을 가질 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다.
[0011] 상기 과제를 해결하기 위해, 본 발명자는 열심히 검토하였다. 그리고, 본 발명자는, 클러스터 이온 주입 조건 대신에, 에피택셜 성장 조건을 조정함으로써, 게터링 능력을 높일 수 없을지를 검토하였다. 여기서, 에피택셜 성장 처리에 수반하는 열처리 시퀀스의 일반적인 개념도를, 도 1을 이용하여 설명한다. 이 열처리 시퀀스는, (i) 반도체 웨이퍼를 에피택셜 성장로 내에 투입하고 나서, 에피택셜 성장 온도에 도달할 때까지의 승온(昇溫) 과정, (ii) 반도체 웨이퍼 표면에 에피택셜층을 성장시키는 에피택셜 성장 과정, (iii) 에피택셜층 형성 후, 얻어진 반도체 에피택셜 웨이퍼를 에피택셜 성장로로부터 꺼낼 때까지의 강온(降溫) 과정의 3가지로 크게 구분된다.
[0012] 본 발명자가 열심히 검토한 바, 게터링 사이트가 되는 흑점상 결함의 생성수가 상기 (i) 승온 과정에 크게 의존하는 것을 알아내었다. 그리고, 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 겸한 승온 과정을 행함으로써, 클러스터 이온 주입 조건이 동일하더라도, 게터링 능력을 보다 높게 할 수 있음을 본 발명자는 알아내었다. 본 발명은, 상기 지견(知見)에 근거하여 완성된 것이며, 그 요지 구성은 이하와 같다.
[0013] (1) 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 산소의 3 원소를 포함하는 다원소 클러스터 이온을 주입하여, 해당 반도체 웨이퍼의 표층부에, 상기 다원소 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과,
해당 제 1 공정 후, 상기 개질층 내에 형성되는 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행하는 제2 공정과,
해당 제 2 공정에 이어서, 상기 반도체 웨이퍼의 개질층 상에, 에피택셜층을 형성하는 제3 공정을 가지는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.
[0014] (2) 상기 제2 공정에 있어서의 상기 결함 형성 열처리의 열처리 조건은, 상기 반도체 웨이퍼를 800℃ 미만인 제1 온도 영역으로 유지(保持)하는 제1 유지 시간이 0초 이상 45초 이하이며, 또한, 제1 온도 영역으로부터 승온한 후의, 상기 반도체 웨이퍼를 800℃ 이상 1000℃ 미만인 제2 온도 영역으로 유지하는 제2 유지 시간이 30초 이상인, 상기 (1)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0015] (3) 상기 다원소 클러스터 이온의 구성 원소는, 탄소, 수소 및 산소의 3 원소로 이루어진, 상기 (1) 또는 (2)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0016] (4) 상기 반도체 웨이퍼가 실리콘 웨이퍼인, 상기 (1)∼(3) 중 어느 하나에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0017] 본 발명에 의하면, 클러스터 이온 주입 조건이 동일하더라도, 보다 높은 게터링 능력을 가질 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공할 수 있다.
[0018] 도 1은, 에피택셜 성장에 수반하는 일반적인 열처리 시퀀스를 나타낸 개념도이다.
도 2는, 참고 실험예 1에 있어서의 에피택셜 실리콘 웨이퍼의 기판 계면 근방의 TEM 단면도를 나타낸 도면이다.
도 3은, 참고 실험예 2에 있어서의 에피택셜 실리콘 웨이퍼의 기판 계면 근방의 TEM 단면도를 나타낸 도면이다.
도 4는, 본 발명의 하나의 실시형태에 의한 에피택셜 성장에 수반하는 열처리 시퀀스의 하나의 양태를 설명하는 모식적인 단면도이다.
도 5는, 본 발명의 하나의 실시형태에 의한 반도체 에피택셜 웨이퍼(100)의 제조 방법을 설명하는 모식적인 단면도이다.
[0019] 실시형태의 상세한 설명에 앞서, 우선, 본 발명을 완성시키기에 이른 실험(참고 실험예 1, 2)에 대해 설명한다.
[0020] [참고 실험예 1]
CZ 단결정 실리콘 잉곳으로부터 얻은 실리콘 웨이퍼(직경：300mm, 두께：725μm, 도펀트 종류：인, 저항률：10Ω·cm)를 준비하였다. 이어서, 클러스터 이온 발생 장치(Nissin Ion Equipment　Co., Ltd. 제조, 제품 번호：CLARIS(등록상표))를 이용하여, 디에틸에테르(C4H10O)를 클러스터 이온화한 CH3O 로 이루어진 다원소 클러스터 이온을, 가속 전압 80keV/Cluster의 주입 조건으로 실리콘 웨이퍼의 표면에 주입하였다. 또한, 해당 클러스터 이온의 도스량을 1.0×1015cluster/cm2로 하였다.
[0021] 다음으로, 상기 실리콘 웨이퍼를 고속 열처리 장치(HiSOL, Inc. 제조, 제품 번호 AccuThermo Aw610) 내로 반송하였다. 그리고, 1100℃, 300초의 에피택셜 성장을 모의(模擬)한 열처리(이하, 모의 성장 열처리)를 행하기 위해, 질소 가스 분위기하에서, 이하의 조건으로 열처리를 행하였다.
노내 투입 온도：500℃
모의 성장 온도까지의 승온 레이트：60℃／s
[0022] (샘플 2∼4)
샘플 1에 있어서의 승온 레이트 60℃／s를, 15℃／s, 8℃／s, 4℃／s로 변경한 것 이외에는, 샘플 1과 동일하게 하여, 샘플 2∼4를 각각 제작하였다.
[0023] 샘플 1∼4의 각각에 대해, 모의 성장 열처리를 행하기 전과 후에 있어서의 TEM 단면을 취득하였다. 결과를 도 2에 나타낸다.
[0024] [참고 실험예 2]
(샘플 5)
샘플 1과 동일한 조건으로, CH3O로 이루어진 다원소 클러스터 이온을 실리콘 웨이퍼의 표면에 주입하였다. 이어서, 800℃, 300초의 모의 성장 열처리를 행하기 위해, 참고 실험예 1과 동일하게, 클러스터 이온 주입 후의 실리콘 웨이퍼를 고속 열처리 장치(HiSOL, Inc. 제조) 내로 반송하여, 이하의 조건으로 열처리를 행하였다.
노내 투입 온도：500℃
모의 성장 온도까지의 승온 레이트：8℃／s
[0025] (샘플 6∼8)
샘플 5에 있어서의 모의 성장 열처리의 열처리 온도 800℃를, 900℃, 1000℃, 1100℃로 변경한 것 이외에는, 샘플 5와 동일하게 하여, 샘플 6∼8을 각각 제작하였다.
[0026] 샘플 5∼8의 각각에 대해, 에피택셜 성장을 모의한 열처리를 행한 후에 있어서의 TEM 단면을 취득하였다. 결과를 도 3에 나타낸다.
[0027] ＜참고 실험예 1, 2의 고찰＞
우선, 참고 실험예 1에 의한 도 2에 근거하면, 1100℃, 300초의 모의 성장 열처리 전에는, 형성되는 흑점상 결함의 결함 밀도가 승온 레이트에 크게 의존하지 않는 것이 확인된다. 한편으로, 모의 성장 열처리 후에는, 흑점상 결함의 결함 밀도는 모두 감소되지만, 그 감소량은 승온 레이트에 크게 의존한다.
[0028] 그리고, 참고 실험예 2에 의한 도 3에 근거하면, 800℃, 900℃ 및 1000℃의 모의 성장 열처리에 의한 흑점상 결함의 생성량이 비교적 큰 것이 확인되었다.
[0029] 이상의 결과를 종합적으로 고려하면, 클러스터 이온 주입된 실리콘 웨이퍼는, 800℃ 이상 1000℃ 미만의 열처리를 받으면 흑점상 결함이 성장하는 한편, 800℃ 미만에서는 흑점상 결함의 종(種) 그 자체가 소멸하며, 1000℃ 이상의 열처리를 받으면 흑점상 결함이 분해된다는 가설을 고려할 수 있다. 이 가설에 근거하는 열처리 시퀀스를 도 4에 나타낸다. 샘플 1∼3에서는 800℃ 미만의 흑점상 결함의 종이 소멸하는 온도대(帶)의 통과시간이 비교적 짧지만, 흑점상 결함이 성장하는 온도대의 통과시간도 비교적 짧다. 샘플 4에서는, 800℃ 미만의 흑점상 결함의 종이 소멸하는 온도대의 통과시간이 비교적 길지만, 800℃ 이상 1000℃ 미만의 열처리를 받으면 흑점상 결함이 성장하는 시간도 길다. 이 때문에, 도 2 상단(上段)의 TEM 단면 사진과 같이, 모의 성장 열처리 전의 상태에서는, 흑점상 결함의 결함 밀도는 동일한 정도로 관찰된다. 그리고, 도 2 하단(下段)의 TEM 단면 사진과 같이, 모의 성장 열처리 후에는, 흑점상 결함의 결함 밀도에 유의미한 차(差)가 발생되어 있는 것으로 추찰(推察)된다.
[0030] 따라서 본 발명자는, 에피택셜층이 형성되기 전에, 개질층 내에 형성되는 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행함으로써, 게터링 능력을 높일 수 있다는 것을 알아내었다.
[0031] 이상의 실험 결과에 근거하여, 전술한 도 4의 열처리 시퀀스 및 도 5의 제조 플로우를 나타낸 모식적인 단면도를 참조하면서, 본 발명의 하나의 실시형태에 의한 에피택셜 실리콘 웨이퍼의 불순물 확산 거동 예측 방법을 설명한다. 또한, 도 5에서는 설명의 편의상, 실제의 두께 비율과는 달리, 반도체 웨이퍼(10)에 대해 개질층(18) 및 에피택셜층(20)의 두께를 과장하여 나타낸다.
[0032] (반도체 에피택셜 웨이퍼의 제조 방법)
본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(100)의 제조 방법은, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 3 원소 이상을 포함하는 다원소 클러스터 이온(16)을 주입하여, 해당 반도체 웨이퍼(10)의 표층부에, 다원소 클러스터 이온(16)의 구성 원소가 고용된 개질층(18)을 형성하는 제1 공정(도 5의 단계 (A), (B))과, 해당 제 1 공정 후, 개질층(18) 내에 형성되는 흑점상 결함(D)의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행하는 제2 공정과, 해당 제 2 공정에 이어서, 반도체 웨이퍼의 개질층(18) 상에, 에피택셜층을 형성하는 제3 공정(도 5의 단계 (C))을 가진다. 여기서, 다원소 클러스터 이온(16)의 구성 원소는 탄소, 수소 및 산소를 포함한다. 이하에서는, 간략화를 위해, 구성 원소로서 탄소, 수소 및 산소를 포함하는 다원소 클러스터 이온을 「CHO 클러스터」라고 간략하게 기재(略記)하는 경우가 있다. CHO 클러스터는, 구성 원소로서 탄소, 수소 및 산소 이외를 포함할 수 있지만, 탄소, 수소 및 산소의 3 원소만으로 할 수도 있다. 또한, 도 5의 단계(C)는, 상기 제조 방법의 결과 얻어진 반도체 에피택셜 웨이퍼(100)의 모식적인 단면도이다. 에피택셜층(20)은, 이면조사형 고체 촬상 소자 등의 반도체 소자를 제조하기 위한 디바이스층이 된다. 반도체 웨이퍼(10)가 실리콘 웨이퍼이며, 에피택셜층(20)이 실리콘 에피택셜층인 에피택셜 실리콘 웨이퍼는, 반도체 에피택셜 웨이퍼(100)의 바람직한 양태의 하나이다. 이하에서는, 각 공정의 상세를 차례로 설명한다.
[0033] ＜제1 공정＞
본 발명에 있어서의 제1 공정(도 5의 단계 (A), (B))에서는, 전술한 바와 같이, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 3 원소 이상을 포함하는 다원소 클러스터 이온(16)을 주입하여, 해당 반도체 웨이퍼(10)의 표층부에, 다원소 클러스터 이온(16)의 구성 원소가 고용된 개질층(18)을 형성한다. 제1 공정에 이용하는 다원소 클러스터 이온(16)은, 전술한 바와 같이 구성 원소로서 탄소, 수소 및 산소를 포함한다.
[0034] ＜＜반도체 웨이퍼＞＞
반도체 웨이퍼(10)로서는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어지며, 표면에 에피택셜층을 가지지 않는 벌크의 단결정 웨이퍼를 들 수 있다. 이면조사형 고체 촬상 소자를 제조하는 경우, 일반적으로는 벌크의 단결정 실리콘 웨이퍼를 이용한다. 또한, 반도체 웨이퍼(10)는, 쵸크랄스키법(CZ법)이나 부유 대역 용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을 실톱(wire-saw) 등으로 슬라이스한 것을 사용할 수 있다. 또한, 보다 높은 게터링 능력을 얻기 위해, 반도체 웨이퍼(10)에 탄소 및/또는 질소를 첨가해도 된다. 나아가, 반도체 웨이퍼(10)에 임의의 도펀트를 소정 농도로 첨가하여, 이른바 n＋형 혹은 p＋형, 또는 n-형 혹은 p-형의 기판으로 해도 된다.
[0035] 또한, 반도체 웨이퍼(10)로서는, 벌크 반도체 웨이퍼 표면에 반도체 에피택셜층이 형성된 에피택셜 웨이퍼를 이용해도 된다. 예컨대, 벌크의 단결정 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼이다. 이 실리콘 에피택셜층은, CVD법에 의해 일반적인 조건으로 형성할 수 있다. 에피택셜층은, 두께를 0.1∼20μm의 범위 내로 하는 것이 바람직하고, 0.2∼10μm의 범위 내로 하는 것이 보다 바람직하다.
[0036] ＜＜클러스터 이온 조사＞＞
여기서, 본 명세서에 있어서의 「클러스터 이온」이란, 전자충격법에 의해, 가스상(狀) 분자에 전자를 충돌시켜 가스상 분자의 결합을 해리시킴으로써 다양한 원자수의 원자 집합체로 하고, 파편(fragment)을 발생시켜 해당 원자 집합체를 이온화시키고, 이온화된 다양한 원자수의 원자 집합체의 질량 분리를 행하여, 특정 질량수의 이온화된 원자 집합체를 추출함으로써 얻어진다. 즉, 클러스터 이온은, 원자가 복수 집합하여 덩어리가 된 클러스터에 양전하 또는 음전하를 주어, 이온화한 것으로, 탄소 이온 등의 단원자 이온이나, 일산화탄소 이온 등의 단분자 이온과는 명확하게 구별된다.
[0037] 반도체 웨이퍼(10)로서의 실리콘 웨이퍼에 클러스터 이온을 조사하는 경우, 클러스터 이온은, 실리콘 웨이퍼에 조사되면 그 에너지로 순간적으로 1350∼1400℃ 정도의 고온 상태가 되어, 실리콘이 융해한다. 이후, 실리콘은 급속히 냉각되어, 실리콘 웨이퍼 중의 표면 근방에, 클러스터 이온의 구성 원소가 고용된다. 즉, 본 명세서에 있어서의 「개질층」이란, 조사하는 이온의 구성 원소가 실리콘 웨이퍼 표층부의 결정의 격자 간 위치 또는 치환 위치에 고용된 층을 의미한다. 구성 원소의 일례로서 예컨대 탄소에 주목하면, 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)에 의한 실리콘 웨이퍼의 깊이 방향에 있어서의 탄소의 농도 프로파일은, 클러스터 이온의 가속 전압 및 클러스터 사이즈에 의존하는데, 모노머 이온의 경우에 비해 샤프해지며, 조사된 탄소가 국소적으로 존재하는 영역(즉, 개질층)의 두께는, 대체로 500nm 이하(예컨대 50∼400nm 정도)가 된다. 이 때문에, 다원소 클러스터 이온(16)의 구성 원소가, 탄소 등의 게터링에 기여하는 원소를 포함하는 경우, 개질층(18)은, 강력한 게터링 사이트로서 기능한다.
[0038] 본 실시형태에 있어서 주입하는 다원소 클러스터 이온(16)은 CHO 클러스터이며, 구성 원소로서 탄소, 수소 및 산소를 포함한다. 격자 위치의 탄소 원자는 공유결합 반경이 실리콘 단결정에 비해 작아, 실리콘 결정 격자의 수축장(收縮場, compression site)이 형성되므로, 격자 간의 불순물을 끌어당기는 게터링 능력이 높아진다. 그리고, CHO 클러스터의 형태로 탄소 및 산소가 주입됨으로써, 이후의 에피택셜 성장에 수반하는 열처리를 거쳐, 흑점상 결함(D)이 형성된다고 생각된다. 또한, 수소는, 실리콘 에피택셜층(에피택셜층(20))의 점결함을 패시베이션(passivation) 하여, 본 실시형태에 의해 얻어지는 반도체 에피택셜 웨이퍼(100)를 이용하여 반도체 디바이스를 작성하였을 때의, 디바이스 특성의 개선에 기여하는 점에서도 유리하다.
[0039] ＜제2 공정＞
상기 제 1 공정 후, 제2 공정에서는, 개질층(18) 내에 형성되는 흑점상 결함(D)의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행한다. 참고 실험예 1, 2를 이용하여 설명한 바와 같이, 흑점상 결함(D)의 결함 밀도는, 에피택셜 성장 온도에 도달할 때까지의 승온 과정에 있어서의 온도에 크게 의존한다. 이 때문에, 에피택셜층이 형성되기 전에 결함 형성을 위한 열처리를 행함으로써, 최종적으로 얻어지는 반도체 에피택셜 웨이퍼(100)에 있어서의 흑점상 결함(D)의 결함 밀도를 증대시킬 수 있어, 게터링 능력을 높일 수 있다.
[0040] 상기 제2 공정에 있어서의 결함 형성 열처리의 열처리 조건은, 흑점상 결함(D)의 결함 밀도를 증대시킬 수 있다면 제한되지 않기는 하지만, 반도체 웨이퍼를 800℃ 미만인 제1 온도 영역으로 유지하는 제1 유지 시간이 0초 이상 45초 이하이며, 또한, 제1 온도 영역으로부터 승온한 후의, 상기 반도체 웨이퍼를 800℃ 이상 1000℃ 미만인 제2 온도 영역으로 유지하는 제2 유지 시간이 30초 이상인 것이 바람직하다.
[0041] 도 4를 참조하여 이미 기술한 바와 같이, 제1 온도 영역은, 결함의 종이 소멸하는 온도대에 해당하기 때문에, 이 온도대를 통과하는 시간은 가능한 한 짧게 하는 것이 바람직하다. 이 때문에, 제1 유지 시간을 45초 이하로 하는 것이 바람직하고, 30초 이하로 하는 것이 보다 바람직하고, 10초 이하로 하는 것이 더욱 바람직하고, 5초 이하로 하는 것이 특히 바람직하다. 또한, 반도체 웨이퍼(10)를 에피택셜 성장로 내에 투입하는 노내 투입 온도를 800℃ 이상으로 하면, 제1 유지 시간을 0초로 하는 것도 가능하다.
[0042] 또한, 제2 온도 영역은, 결함이 성장하는 온도대에 해당하기 때문에, 이 온도대를 통과하는 시간은 비교적 길게 하는 것이 바람직하다. 이 때문에, 제2 유지 시간을 30초 이상으로 하는 것이 바람직하고, 60초 이상으로 하는 것이 보다 바람직하다. 제2 유지 시간은 길면 길수록 바람직하다고 생각되지만, 제조 효율을 고려하면, 제2 유지 시간의 상한을 300초로 할 수 있다.
[0043] 또한, 도 4에서는, 제2 온도 영역에 있어서 일정 온도로 유지하는 양태를 도시하고 있지만, 본 발명은 이러한 양태에 전혀 한정되지 않는다. 예컨대, 제2 온도 영역에 있어서, 승온 레이트를 수℃／초(예컨대 1∼3℃／초) 정도, 혹은, 더 느린 승온 레이트로 승온하여 상기 제2 유지 시간을 실현해도 상관없고, 승온 및 일정 온도의 유지를 반복하는 등과 같이 해도 상관없다.
[0044] 또한, 본 공정에 의한 결함 형성 열처리는, 결정성 회복을 위한 회복 열처리와는 다르다. 결정성 회복을 위한 회복 열처리는, 클러스터 이온 주입에 의해 형성된 아몰퍼스(amorphous) 상태를 회복하기 위한 것이며, 결함 형성 열처리보다 비교적 고온의 열처리를 비교적 장시간 행할 필요가 있다.
[0045] ＜제3 공정＞
상기 제 2 공정에 이어서, 반도체 웨이퍼(10)의 개질층(18) 상에 에피택셜층(20)을 형성하는 제3 공정을 행한다(도 5의 단계 (C)). 형성하는 에피택셜층(20)으로서는, 예컨대 실리콘 에피택셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수 있다. 이 경우, 예컨대, 수소를 캐리어 가스로 하여, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하며, 사용하는 소스 가스에 의해서도 성장 온도는 달라지지만, 1000∼1200℃의 범위의 온도에서 CVD법에 의해 반도체 웨이퍼(10) 상에 에피택셜 성장시킬 수 있다. 에피택셜층(20)은, 두께를 1∼15μm의 범위 내로 하는 것이 바람직하다. 1μm 미만인 경우, 반도체 웨이퍼(10)로부터의 도펀트의 외방(外方) 확산에 의해 에피택셜층(20)의 저항률이 변화되어 버릴 가능성이 있고, 또한, 15μm를 초과하는 경우, 고체 촬상 소자의 분광 감도 특성에 영향이 생길 우려가 있기 때문이다.
[0046] 제3 공정 후의 흑점상 결함(D)의 결함 밀도는, 제2 공정 직후의 흑점상 결함(D)의 결함 밀도보다 감소할 수 있지만, 제2 공정에 의한 결함 형성 열처리를 거치기 때문에, 종래 형성되는 결함 밀도보다 최종적으로 생성되는 결함 밀도가 커진다. 이 때문에, 얻어지는 반도체 에피택셜 웨이퍼(100)의 게터링 능력을, 클러스터 이온 주입 조건을 동일하게 하였다 하더라도, 종래보다 유의미하게 높이는 것이 가능해진다.
[0047] 또한, 본 명세서에 있어서의 흑점상 결함(D)이란, 반도체 에피택셜 웨이퍼(100)의 벽개(劈開, cleavage) 단면을 TEM에 의해 밝은 모드로 관찰하였을 경우에, 개질층(18) 내에 흑점으로서 관찰되는 결함이며, 직경이 수nm 정도인 미소(微小) 사이즈의 결함은 제외한다. 흑점상 결함(D)의 사이즈는 15nm 이상 100nm 이하이며, 「흑점상 결함의 사이즈」란, TEM 화상 중의 결함의 직경으로 한다. 또한, 흑점상 결함(D)이 원형이 아니거나, 혹은 원형이라고 간주할 수 없는 형상인 경우는, 흑점상 결함(D)을 내포하는 최소 직경의 외접원을 이용하여 원형으로 근사(近似)하여, 직경을 정한다. 또한, 흑점상 결함의 「결함 밀도」는, TEM 화상 중에 흑점상 결함(D)이 존재하는 영역 중에 있어서의, 소정 면적당 결함의 개수에 그 때의 TEM 관찰에 사용한 샘플의 최종 두께에 의해 정의된다.
[0048] 이하에서는, 본 실시형태에 있어서의 다원소 클러스터 이온의 조사 양태에 대해 설명한다.
[0049] 조사하는 다원소 클러스터 이온(16)의 구성 원소는, 탄소, 수소 및 산소가 포함된다면 다른 구성 원소에 대해서는 특별히 한정되지 않는다. 다원소 클러스터 이온(16)의 구성 원소로서 추가로 포함될 수 있는 원소로서, 붕소, 인, 비소, 안티몬 등을 들 수 있다.
[0050] 또한, 이온화시키는 화합물은 특별히 한정되지 않지만, 이온화가 가능한 화합물로서는, 예컨대 디에틸에테르(C4H10O), 에탄올(C2H6O), 디에틸케톤(C5H10O) 등을 이용할 수 있다. 특히, 디에틸에테르, 에탄올 등으로부터 생성한 클러스터 CnHmOl(l, m, n는 서로 독립적이며, 1≤n≤16, 1≤m≤16, 1≤l≤16)를 이용하는 것이 바람직하다. 특히, 클러스터 이온의 탄소 원자수가 16개 이하이며, 또한, 클러스터 이온의 산소 원자수가 16개 이하인 것이 바람직하다. 작은 사이즈의 클러스터 이온 빔을 제어하기 쉽기 때문이다. 또한, 예컨대 트리메틸포스파이트(C3H9O3P) 등을 이용하면, 탄소, 수소 및 산소에 더하여, 다원소 클러스터 이온(16)의 구성 원소에 인을 포함시키는 것이 가능하다.
[0051] 클러스터 사이즈는 2∼100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 적절히 설정할 수 있다. 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화할 때의 필라멘트에 인가(印加)하는 전압 등을 조정함으로써 행할 수 있다. 또한, 클러스터 사이즈는, 사중극(四重極) 고주파 전계에 의한 질량 분석 또는 타임 오브 플라이트(time-of-flight) 질량 분석에 의해 클러스터 개수 분포를 구하고, 클러스터 개수의 평균치를 취함으로써 구할 수 있다.
[0052] 클러스터 이온의 가속 전압은, 클러스터 사이즈와 함께, 클러스터 이온의 구성 원소의 깊이 방향의 농도 프로파일의 피크 위치에 영향을 준다. 본 실시형태에 있어서는, 다원소 클러스터 이온(16)의 가속 전압을, 0keV/Cluster 초과 200keV/Cluster 미만으로 할 수 있으며, 100keV/Cluster 이하로 하는 것이 바람직하며, 80keV/Cluster 이하로 하는 것이 더욱 바람직하다. 또한, 가속 전압의 조정에는, (1) 정전(靜電) 가속, (2) 고주파 가속의 2가지 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격(等間隔)으로 늘어놓고, 이들 사이에 동일한 전압을 인가(印加)하여, 축방향으로 등가속(等加速) 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 주행시키면서 고주파를 이용하여 가속하는 선형 가속법(linear acceleration (linac) method)이 있다.
[0053] 또한, 클러스터 이온의 도스량은, 이온 조사 시간을 제어함으로써 조정할 수 있다. 탄소, 수소 및 산소의 각 원소의 도스량은, 클러스터 이온종과, 클러스터 이온의 도스량(Cluster/cm2)으로 정해진다. 본 실시형태에서는, 탄소의 도스량이 1×1013∼1×1017atoms/cm2가 되도록, 다원소 클러스터 이온(16)의 도스량을 조정할 수 있으며, 바람직하게는 탄소의 도스량을 5×1013atoms/cm2 이상 5×1016atoms/cm2 이하로 한다. 탄소의 도스량이 1×1013atoms/cm2 미만인 경우, 충분한 게터링 능력이 얻어지지 않는 경우가 있고, 탄소의 도스량이 1×1016atoms/cm2를 초과하는 경우, 에피택셜층(20)의 표면에 커다란 데미지를 줄 우려가 있기 때문이다.
[0054] 또한, 다원소 클러스터 이온(16)의 빔 전류치는 50μA 이상 5000μA 이하로 하면 된다. 또한, 클러스터 이온의 빔 전류치는, 예컨대, 이온원에 있어서의 원료 가스의 분해 조건을 변경하는 등에 의해 조정할 수 있다.
[0055] 이상, 본 발명의 대표적인 실시형태를 설명하였으나, 본 발명은 이러한 실시형태로 한정되는 것은 아니다.
[실시예]
[0056] (시행예 1)
CZ 단결정 실리콘 잉곳으로부터 얻은 실리콘 웨이퍼(직경：300mm, 두께：725μm, 도펀트 종류：인, 저항률：10Ω·cm)를 준비하였다. 이어서, 클러스터 이온 발생 장치(Nissin Ion Equipment　Co., Ltd. 제조, 제품 번호：CLARIS(등록상표))를 이용하여, 디에틸에테르(C4H10O)를 클러스터 이온화한 CH3O 로 이루어진 다원소 클러스터 이온을, 가속 전압 80keV/Cluster의 주입 조건으로 실리콘 웨이퍼의 표면에 조사하였다. 또한, 해당 클러스터 이온의 도스량을 1.0×1015cluster/cm2로 하였다(탄소의 도스량도 1.0×1015atoms/cm2이다).
[0057] 다음으로, 상기 실리콘 웨이퍼를 노내 온도 600℃의 개별처리식(매엽식) 에피택셜 성장 장치(Applied Materials, Inc. 제조) 내로 반송하였다. 다음으로, 800℃까지의 승온 시간을 5초(승온 레이트 40℃／s)로 하고, 800℃∼1000℃까지의 승온 시간을 5초(승온 레이트 40℃／s)로 하여 1000℃까지 상승시켰다. 이어서, 장치 내에서 1120℃까지 승온하여, 해당 온도에서 30초의 수소 베이크 처리를 실시한 후, 수소를 캐리어 가스로 하고, 트리클로로실란을 소스 가스로 하여, 1120℃에서 CVD법에 의해, 실리콘 웨이퍼의 개질층이 형성된 측의 표면 상에 실리콘의 에피택셜층(두께：5μm, 도펀트 종류：인, 저항률：50Ω·cm)을 에피택셜 성장시켜, 시행예 1에 따른 에피택셜 실리콘 웨이퍼를 제작하였다.
[0058] (시행예 2∼25)
하기 표 1에 나타낸 바와 같이, 800℃까지의 승온 시간을 5초(승온 레이트 40℃／s), 10초(승온 레이트 20℃／s), 30초(승온 레이트 6.7℃／s), 45초(승온 레이트 6.7℃／s), 60초(승온 레이트 3.3℃／s)로 하고, 800℃∼1000℃까지의 승온 시간을 5초(승온 레이트 40℃／s), 10초(승온 레이트 20℃／s), 30초(승온 레이트 6.7℃／s), 60초(승온 레이트 3.3℃／s), 300초(승온 레이트 0.67℃／s)로 한 것 이외에는, 시행예 1과 동일하게 하여, 시행예 2∼25에 따른 에피택셜 실리콘 웨이퍼를 제작하였다.
[0059] [표 1]
Figure pat00001
[0060] ＜평가 1：TEM 단면 사진에 의한 관찰＞
시행예 1∼25에 따른 에피택셜 실리콘 웨이퍼의 각각에 대해, 기판 계면 근방의 단면을 TEM(Transmission Electron Microscope：투과형 전자현미경)에 의해 관찰하여, 흑점상 결함의 결함 밀도를 구하였다. 또한, 기판 계면으로부터 깊이 300nm 이내의 범위 내에서 관찰된 결함 사이즈 15nm∼100nm 이하의 결함을, 흑점상 결함으로 하였다. 관찰된 결함 밀도를 표 1에 함께 나타낸다.
[0061] ＜평가 2：게터링 능력 평가＞
시행예 1∼25에 따른 에피택셜 실리콘 웨이퍼의 각각에 대해, 게터링 능력을 평가하였다. 우선, 각 에피택셜 실리콘 웨이퍼의 에피택셜층의 표면을, Ni 오염액(1.0×1013atoms/cm2)을 이용하여 스핀 코트 오염법에 의해 강제적으로 오염시키고, 이어서, 질소 분위기중에 있어서 900℃로 30분 간의 확산 열처리를 실시하였다. 이후, 각 에피택셜 웨이퍼에 대해 SIMS 측정을 행하여, 클러스터 이온 주입 영역(본 평가에서는, 간편성을 위해 기판 계면으로부터 300nm로 하였다.)에 있어서의 Ni 농도의 프로파일을 각각 측정하였다. 그리고, 이온 주입 영역에 있어서의 Ni의 포획량(SIMS 프로파일에 있어서의 Ni 농도의 적분값에 해당)을 구하였다. Ni의 포획량을 하기와 같이 분류하여, 평가 기준으로 하였다. 평가 결과를 표 1에 함께 나타낸다.
◎： 9.7×1012atoms/cm2 이상
○： 9.5×1012atoms/cm2 이상 9.7×1012atoms/cm2 미만
△： 9.0×1012atoms/cm2 이상 9.5×1012atoms/cm2 미만
×： 9.0×1012atoms/cm2 미만
[0062] ＜평가 결과의 고찰＞
우선, 표 1로부터, 게터링 능력의 고저(高低)와, 흑점상 결함의 결함 밀도에는 명확한 상관관계가 있다는 것이 확인되었고, 흑점상 결함의 결함 밀도가 클수록, 게터링 능력도 높다는 것이 확인되었다. 그리고, 결함의 종이 소멸하는 것으로 추정되는 온도대의 통과시간이 짧고, 또한, 결함이 성장하는 것으로 추정되는 온도대의 통과시간이 길수록, 흑점상 결함의 결함 밀도가 커지는 것도 확인되었다. 따라서, 클러스터 조건이 동일하였다 하더라도, 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행함으로써, 게터링 능력을 높이는 것이 가능하다.
(산업상의 이용 가능성)
[0063] 본 발명에 의하면, 클러스터 이온 주입 조건이 동일하더라도, 보다 높은 게터링 능력을 가질 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공할 수 있다.
[0064] 10 : 반도체 웨이퍼
10A : 반도체 웨이퍼의 표면
16 : 클러스터 이온
18 : 개질층
20 : 에피택셜층
100 : 반도체 에피택셜 웨이퍼
D : 흑점상 결함

Claims (4)

  1. 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 산소의 3 원소를 포함하는 다원소 클러스터 이온을 주입하여, 해당 반도체 웨이퍼의 표층부에, 상기 다원소 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과,
    해당 제 1 공정 후, 상기 개질층 내에 형성되는 흑점상 결함의 결함 밀도를 증대시키기 위한 결함 형성 열처리를 행하는 제2 공정과,
    해당 제 2 공정에 이어서, 상기 반도체 웨이퍼의 개질층 상에, 에피택셜층을 형성하는 제3 공정을 가지는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 공정에 있어서의 상기 결함 형성 열처리의 열처리 조건은, 상기 반도체 웨이퍼를 800℃ 미만인 제1 온도 영역으로 유지(保持)하는 제1 유지 시간이 0초 이상 45초 이하이며, 또한, 제1 온도 영역으로부터 승온한 후의, 상기 반도체 웨이퍼를 800℃ 이상 1000℃ 미만인 제2 온도 영역으로 유지하는 제2 유지 시간이 30초 이상인, 반도체 에피택셜 웨이퍼의 제조 방법.
  3. 제1항에 있어서,
    상기 다원소 클러스터 이온의 구성 원소는, 탄소, 수소 및 산소의 3 원소로 이루어진, 반도체 에피택셜 웨이퍼의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼가 실리콘 웨이퍼인, 반도체 에피택셜 웨이퍼의 제조 방법.

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