KR20170101833A - 반도체 에피택셜 웨이퍼 및 그 제조 방법 및 고체 촬상 소자의 제조 방법 - Google Patents

반도체 에피택셜 웨이퍼 및 그 제조 방법 및 고체 촬상 소자의 제조 방법 Download PDF

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Abstract

본 발명의 과제는, 보다 우수한 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생을 억제할 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공하는 데 있다.
상기의 과제를 해결하기 위해, 본 발명의 반도체 에피택셜 웨이퍼의 제조 방법은, 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 산소를 포함하는 클러스터 이온을 조사하여, 해당 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용된 개질층을 형성하는 제1 공정과, 상기 제1 공정 후에, 상기 반도체 웨이퍼의 상기 개질층 상에 에피택셜층을 형성하는 제2 공정을 가지는 것을 특징으로 한다.

Description

반도체 에피택셜 웨이퍼 및 그 제조 방법 및 고체 촬상 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR EPITAXIAL WAFER, SEMICONDUCTOR EPITAXIAL WAFER, AND METHOD FOR MANUFACTURING SOLID STATE IMAGE SENSOR}
[0001] 본 발명은, 반도체 에피택셜 웨이퍼 및 그 제조 방법, 및 고체 촬상 소자의 제조 방법에 관한 것이다.
[0002] 반도체 웨이퍼 상에 에피택셜층이 형성된 반도체 에피택셜 웨이퍼는, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor), DRAM(Dynamic Random Access Memory), 파워 트랜지스터 및 이면조사형(裏面照射型) 고체 촬상 소자 등, 다양한 반도체 디바이스를 제작하기 위한 디바이스 기판으로서 이용되고 있다.
[0003] 여기서, 반도체 디바이스의 특성을 열화(劣化)시키는 요인으로서, 금속 오염을 들 수 있다. 예컨대, 이면조사형 고체 촬상 소자에서는, 상기 소자의 기판이 되는 반도체 에피텍셜 웨이퍼에 혼입(混入)된 금속은, 고체 촬상 소자의 암전류(暗電流)를 증가시키는 요인이 되어, 화이트 스팟(white spot)이라 불리는 결함을 발생시킨다. 이면조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 받아들여, 암소(暗所) 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 최근, 디지털 비디오 카메라나 스마트폰 등의 휴대전화에 널리 이용되고 있다. 이 때문에, 화이트 스팟 결함을 최대한 줄일 것이 요망되고 있다.
[0004] 웨이퍼에 대한 금속의 혼입은, 주로 반도체 에피텍셜 웨이퍼의 제조 공정 및 고체 촬상 소자의 제조 공정(디바이스 제조 공정)에서 발생한다. 전자(前者)인 반도체 에피텍셜 웨이퍼의 제조 공정에 있어서의 금속 오염은, 에피택셜 성장로(爐)의 구성재(構成材)로부터의 중금속 파티클에 의한 것, 혹은, 에피택셜 성장시의 노내(爐內) 가스로서 염소계 가스를 이용하기 때문에, 그 배관 재료가 금속 부식하여 발생하는 중금속 파티클에 의한 것 등을 고려할 수 있다. 최근, 이러한 금속 오염은, 에피택셜 성장로의 구성재를 내부식성(耐腐食性)이 우수한 재료로 교환하는 등에 의해, 어느 정도는 개선되고 있지만, 충분하지는 않다. 한편, 후자(後者)인 고체 촬상 소자의 제조 공정에 있어서는, 이온 주입, 확산 및 산화 열처리 등의 각 처리 중에 있어서, 반도체 기판의 중금속 오염이 염려된다.
[0005] 이러한 중금속 오염을 억제하기 위해, 중금속을 포획하기 위한 게터링 사이트를 반도체 웨이퍼 중에 형성하는 기술이 있다. 그 방법의 하나로서, 반도체 웨이퍼 중에 이온을 주입하고, 이후 에피택셜층을 형성하는 방법이 알려져 있다. 이 방법에서는, 이온 주입 영역이 게터링 사이트로서 기능한다.
[0006] 본원 출원인은, 특허 문헌 1에 있어서, 반도체 웨이퍼의 표면에 클러스터 이온(Cluster Ions)을 조사(照射)하여, 상기 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과, 상기 반도체 웨이퍼의 개질층 상에 에피택셜층을 형성하는 제2 공정을 가지는 반도체 에피택셜 웨이퍼의 제조 방법을 제안하고 있다.
[0007] 국제공개 제2012/157162호
[0008] 특허 문헌 1에서는, 클러스터 이온을 조사하여 형성한 개질층은, 모노머 이온(싱글 이온)을 주입하여 얻은 이온 주입 영역보다 높은 게터링 능력이 얻어지는 것으로 나타나 있다. 여기서, 특허 문헌 1에 있어서의 개질층에 의한 게터링 능력을 보다 높게 하려면, 예컨대 클러스터 이온의 도스량(dose amount)을 많게 하는 것이 유효하다. 그러나, 도스량을 너무 많게 하면, 개질층에서의 이후에 형성할 에피택셜층에 에피택셜 결함이 다수 발생되어 버린다. 이와 같이, 도스량 증가에 의한 게터링 능력의 개선에는 한계가 있다.
[0009] 따라서 본 발명은, 상기의 과제를 감안하여, 보다 우수한 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생을 억제할 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공하는 것을 목적으로 한다.
[0010] 본 발명자들은, 상기 과제를 해결하기 위해 예의 검토를 하였다. 그런데, 반도체 에피택셜 웨이퍼, 특히 에피택셜 실리콘 웨이퍼를 제작할 때, 베이스 기판이 되는 실리콘 웨이퍼 내에 포함되는 산소는, 에피택셜층 형성시의 열처리에 의해 에피택셜층 내에 확산되어 버린다. 산소 농도가 비교적 고농도인 에피택셜층은, 용도에 따라서는 반도체 디바이스 품질에 악영향을 미칠 염려가 있다. 이 때문에, 종래 기술에서는 반도체 에피택셜 웨이퍼를 제작할 때, 베이스 기판으로의 산소 이온 주입은 바람직하지 않다고 생각되고 있었다. 또한, 산소 이온 주입에 의해 베이스 기판에 산소의 고농도층을 형성한 경우, 에피택셜층 형성시의 열처리에 기인하여 실리콘 웨이퍼 내부에 결정 결함인 산소 석출물(실리콘 산화물 석출물의 통칭이며, BMD：Bulk Micro Defect라고도 함.)이 형성될 우려가 있으며, 나아가서는, 에피택셜층 표면에 BMD에 기인하는 에피택셜 결함이 발생할 우려도 있다.
[0011] 여기서, 클러스터 이온의 형태로 산소를 탄소 및 수소와 함께 반도체 웨이퍼에 조사한 경우는, 탄소가 국소적으로 고용된 개질층을 형성할 수 있다. 본 발명자의 검토에 의하면, 이 개질층은 산소도 트랩(trap)할 수 있기 때문에, 에피택셜층에 주는 영향은 작지 않을까 생각하였다. 또한, 산소 원자는 탄소 원자보다 질량수가 크고, 원자 반경도 크기 때문에, 탄소 도스량이 적더라도 조사 데미지를 크게 할 수 있어, 게터링 능력을 높일 수 있는 것이 아닐까 생각하였다. 나아가, 탄소와 산소는 원자량이 비교적 비슷하기 때문에, 양자를 클러스터 이온의 형태로 조사한 경우의 탄소의 주입 비정(飛程)이 산소의 주입 비정보다 얕아져, 에피택셜층으로의 산소 확산을 억제할 수 있는 것이 아닐까라고도 생각하였다. 따라서 본 발명자는, 구성 원소로서 탄소, 수소 및 산소를 포함하는 클러스터 이온의 조사를 착상(着想)하여, 종래의 클러스터 이온 조사와 탄소의 도스량이 동일한 정도이더라도, 보다 높은 게터링 능력이 얻어지며, 또한, 에피택셜 결함의 발생을 억제할 수 있다는 것을 알아내고, 본 발명을 완성하기에 이르렀다. 즉, 본 발명의 요지 구성은 이하와 같다.
[0012] (1) 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 산소를 포함하는 클러스터 이온을 조사하여, 해당 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용된 개질층을 형성하는 제1 공정과,
상기 제1 공정 후에, 상기 반도체 웨이퍼의 상기 개질층 상에 에피택셜층을 형성하는 제2 공정을 가지는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.
[0013] (2) 상기 클러스터 이온의 탄소 원자수가 16개 이하이며, 또한, 상기 클러스터 이온의 산소 원자수가 16개 이하인, 상기 (1)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0014] (3) 상기 클러스터 이온의 조사에 의한 탄소의 도스량이 1.0×1013atoms/cm2 이상 1.0×1017atoms/cm2 이하인, 상기 (1) 또는 (2)에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0015] (4) 상기 반도체 웨이퍼가 실리콘 웨이퍼인, 상기 (1)∼(3) 중 어느 하나에 기재된 반도체 에피택셜 웨이퍼의 제조 방법.
[0016] (5) 반도체 웨이퍼와, 상기 반도체 웨이퍼의 표면부에 형성된, 상기 반도체 웨이퍼 중에 탄소, 수소 및 산소가 고용된 개질층과, 상기 개질층 상의 에피택셜층을 가지며,
상기 개질층에 있어서의 상기 탄소의 깊이 방향의 탄소 농도 프로파일의 탄소 피크 농도가, 1.0×1015atoms/cm3 이상 1.0×1020atoms/cm3 이하이며,
상기 개질층에 있어서의 상기 수소의 깊이 방향의 수소 농도 프로파일의 수소 피크 농도가, 1.0×1017atoms/cm3 이상이며,
상기 개질층에 있어서의 상기 산소의 깊이 방향의 산소 농도 프로파일의 산소 피크 농도가, 5.0×1018atoms/cm3 이상인 것을 특징으로 하는 반도체 에피택셜 웨이퍼.
[0017] (6) 상기 산소 피크 농도가, 1.0×1019atoms/cm3 이상인, 상기 (5)에 기재된 반도체 에피택셜 웨이퍼.
[0018] (7) 상기 탄소 농도 프로파일, 상기 수소 농도 프로파일 및 상기 산소 농도 프로파일 중 적어도 어느 하나가 쌍봉형(雙峰型)의 농도 프로파일인, 상기 (5) 또는 (6)에 기재된 반도체 에피택셜 웨이퍼.
[0019] (8) 상기 개질층에 제1의 흑점상(黑點狀) 결함을 포함하는 제1층과, 제2의 흑점상 결함을 포함하는 제2층이 존재하며,
상기 깊이 방향에 있어서 상기 제1층은, 상기 제2층보다 상기 에피택셜층측에 위치하는, 상기 (5)∼(7) 중 어느 하나에 기재된 반도체 에피택셜 웨이퍼.
[0020] (9) 상기 제1의 흑점상 결함의 밀도가 1.0×1016개/cm3 이상 1.0×1018개/cm3 이하이며,
상기 제2의 흑점상 결함의 밀도가 1.0×1014개/cm3 이상 1.0×1016개/cm3 이하인, 상기 (8)에 기재된 반도체 에피택셜 웨이퍼.
[0021] (10) 상기 개질층에 있어서, 상기 제1의 흑점상 결함은, 상기 반도체 웨이퍼와 상기 에피택셜층 간의 계면으로부터 깊이 방향으로 30nm 이상 150nm 이하의 깊이 위치에 존재하며,
상기 제2의 흑점상 결함은, 상기 계면으로부터 깊이 방향으로 60nm 이상 150nm 이하의 깊이 위치에 존재하는, 상기 (8) 또는 (9)에 기재된 반도체 에피택셜 웨이퍼.
[0022] (11) 상기 반도체 웨이퍼는 실리콘 웨이퍼로 이루어지는, 상기 (5)∼(10) 중 어느 하나에 기재된 반도체 에피택셜 웨이퍼.
[0023] (12) 상기 (1)∼(4) 중 어느 하나에 기재된 제조 방법으로 제조된 반도체 에피택셜 웨이퍼 또는 상기 (5)∼(11) 중 어느 하나에 기재된 반도체 에피택셜 웨이퍼의, 상기 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
[0024] 본 발명에 의하면, 보다 우수한 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생을 억제할 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공할 수 있다.
[0025] 도 1은, 본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(100)의 제조 방법을 설명하는 모식적인 단면도이다.
도 2는, 본 발명의 적절한 실시형태에 따른 반도체 에피택셜 웨이퍼(100)의 제조 방법을 설명하는 모식적인 단면도이다.
도 3은, 참고 실험예 1에 있어서, 클러스터 이온을 조사한 후의 실리콘 웨이퍼의 탄소, 수소 및 산소의 농도 프로파일을 나타낸 그래프이다.
도 4는, 참고 실험예 1에 있어서의, 클러스터 이온을 조사한 후의 실리콘 웨이퍼의 TEM 단면 사진으로서, (A)는 참고예 1의 TEM 단면 사진이고, (B)는 참고예 2의 TEM 단면 사진이며, (C)는 참고예 3의 TEM 단면 사진이다.
도 5a는, 발명예 1에 따른 에피택셜 실리콘 웨이퍼의 탄소, 수소 및 산소의 농도 프로파일을 나타낸 그래프이다.
도 5b는, 발명예 1 및 비교예 1에 따른 에피택셜 실리콘 웨이퍼의 산소의 농도 프로파일을 나타낸 그래프이다.
도 6은, 실험예 1에 있어서의 에피택셜 웨이퍼의 에피택셜 결함을 나타낸 LPD 맵으로서, (A)는 발명예 1의 LPD 맵이고, (B)는 비교예 1의 LPD 맵이다.
도 7은, 실험예 1에 있어서의, 에피택셜 실리콘 웨이퍼의 TEM 단면 사진으로서, (A)는 발명예 1의 TEM 단면 사진이고, (B)는 비교예 2의 TEM 단면 사진이다.
도 8은, 도 7(A)와는 다른 조건으로 취득한 발명예 1의 TEM 단면 사진이다.
[0026] 이하에서는, 도면을 참조하면서 본 발명의 실시형태를 상세히 설명한다. 참고로, 도 1 및 도 2에서는 설명의 편의상, 실제의 두께 비율과는 달리, 반도체 웨이퍼(10)에 대해 개질층(14), 어몰퍼스 영역(16), 및 에피택셜층(18)의 두께를 과장하여 나타낸다.
[0027] (반도체 에피택셜 웨이퍼의 제조 방법)
본 발명의 하나의 실시형태에 따른 반도체 에피택셜 웨이퍼(100)의 제조 방법은, 도 1에 나타낸 바와 같이, 반도체 웨이퍼(10)의 표면(10A)에, 구성 원소로서 탄소, 수소 및 산소를 포함하는 클러스터 이온(12)을 조사하여, 반도체 웨이퍼(10)의 표면부에, 상기 클러스터 이온(12)의 구성 원소가 고용된 개질층(14)을 형성하는 제1 공정(도 1(A), (B))과, 상기 제1 공정 후에, 반도체 웨이퍼(10)의 개질층(14) 상에 에피택셜층(18)을 형성하는 제2 공정(도 1(C))을 가진다. 도 1(C)는, 상기 제조 방법의 결과로 얻어진 반도체 에피택셜 웨이퍼(100)의 모식적인 단면도이다. 또한, 에피택셜층(18)은, 이면조사형 고체 촬상 소자 등의 반도체 소자를 제조하기 위한 디바이스층이 된다.
[0028] 반도체 웨이퍼(10)로서는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어지며, 표면에 에피택셜층을 가지지 않는 벌크(bulk)의 단결정 웨이퍼를 들 수 있다. 이면조사형 고체 촬상 소자를 제조하는 경우, 일반적으로는 벌크의 단결정 실리콘 웨이퍼를 이용한다. 또한, 반도체 웨이퍼(10)는, 초크랄스키법(CZ법)이나 부유대역용융법(FZ법)에 의해 육성된 단결정 실리콘 잉곳을 실톱(wire saw) 등으로 슬라이스한 것을 사용할 수 있다. 또한, 보다 높은 게터링 능력을 얻기 위해, 반도체 웨이퍼(10)에 탄소 및/또는 질소를 첨가해도 된다. 나아가, 반도체 웨이퍼(10)에 임의의 도펀트를 소정 농도 첨가하여, 이른바 n＋형 혹은 p＋형, 또는 n－형 혹은 p－형의 기판으로 해도 된다.
[0029] 또한, 반도체 웨이퍼(10)로서는, 벌크 반도체 웨이퍼 표면에 반도체 에피택셜층이 형성된 에피택셜 반도체 웨이퍼를 이용해도 된다. 예컨대, 벌크의 단결정 실리콘 웨이퍼의 표면에 실리콘 에피택셜층이 형성된 에피택셜 실리콘 웨이퍼이다. 이 실리콘 에피택셜층은, CVD법에 의해 일반적인 조건으로 형성할 수 있다. 에피택셜층은, 두께를 0.1∼20μm의 범위 내로 하는 것이 바람직하고, 0.2∼10μm의 범위 내로 하는 것이 보다 바람직하다.
[0030] 여기서, 본 실시형태의 특징적인 공정의 하나는, 도 1(A)에 나타낸 제1 공정이다. 본 명세서에 있어서 「클러스터 이온」이란, 원자 또는 분자가 복수 집합하여 덩어리가 된 클러스터에 양전하 또는 음전하를 부여하여, 이온화시킨 것을 의미한다. 클러스터는, 복수(통상 2∼2000개 정도)의 원자 또는 분자가 서로 결합한 덩어리 형상의 집단이다.
[0031] 반도체 웨이퍼의 일종인 실리콘 웨이퍼에 클러스터 이온을 조사하는 경우, 클러스터 이온(12)은, 실리콘 웨이퍼에 조사되면 그 에너지에 의해 순간적으로 1350∼1400℃ 정도의 고온 상태가 되어, 실리콘이 융해된다. 이후, 실리콘은 급속히 냉각되어, 실리콘 웨이퍼 중의 표면 근방에 클러스터 이온(12)의 구성 원소가 고용된다. 즉, 본 명세서에 있어서의 「개질층」이란, 조사하는 이온의 구성 원소가 반도체 웨이퍼 표면부의 결정의 격자 간 위치 또는 치환 위치에 고용된 층을 의미한다. 이차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)에 의한 실리콘 웨이퍼의 깊이 방향에 있어서의 탄소의 농도 프로파일은, 클러스터 이온의 가속 전압 및 클러스터 사이즈에 의존하는데, 모노머 이온의 경우에 비해 샤프(sharp)해지며, 조사된 원소의 국소적으로 존재하는 영역(즉, 개질층)의 두께는, 대략 500nm 이하(예컨대 50∼400nm 정도)가 된다. 참고로, 본 명세서에 있어서의 탄소, 수소 및 산소의 각 원소의 「깊이 방향의 농도 프로파일」은, SIMS으로 측정한 깊이 방향의 탄소, 수소 및 산소의 농도 분포를 의미한다.
[0032] 클러스터 이온의 형태로 조사된 원소는, 원소종(種)에 따라서도 거동은 달라지지만, 후술하는 에피택셜층(18)의 형성 과정에서 다소의 열확산이 일어난다. 클러스터 이온의 구성 원소에 탄소가 포함되는 경우, 에피택셜층(18) 형성 후의 탄소의 농도 프로파일은, 탄소 원소가 국소적으로 존재하는 피크의 양측에, 브로드(broad)한 확산 영역이 형성된다. 그러나, 개질층의 두께(즉, 피크의 폭)는 크게 변화하지 않는다. 그 결과, 탄소의 석출 영역을 국소적이고 또한 고농도로 할 수 있다. 그리고, 이러한 탄소의 국소적인 석출 영역이 강력한 게터링 사이트가 된다. 이것은, 격자 위치의 탄소 원자는 공유 결합 반경이 실리콘 단결정에 비해 작기 때문에, 실리콘 결정 격자의 수축장(收縮場, compression site)이 형성되어, 격자 간의 불순물을 끌어당기기 때문이다. 또한, 개질층(14)은 실리콘 웨이퍼의 표면 근방, 즉 에피택셜층(18)의 바로 아래에 형성되기 때문에, 근접 게터링이 가능해진다. 이와 같이, 탄소가 개질층 내에 국소적으로 고용됨으로써, 높은 게터링 능력이 얻어지는 것으로 생각되고 있다.
[0033] 클러스터 이온은 결합 양식에 따라 다종(多種)의 클러스터가 존재하며, 예컨대 이하의 문헌에 기재된 바와 같은 공지의 방법으로 생성할 수 있다. 가스 클러스터 빔의 생성법으로서, (1) 일본 특허공개공보 H09-41138호, (2) 일본 특허공개공보 H04-354865호, 이온 빔의 생성법으로서, (1) 하전 입자 빔 공학：이시카와 쥰조：ISBN978-4-339-00734-3 :CORONA PUBLISHING, (2) 전자·이온 빔 공학：전기학회：ISBN4-88686-217-9 :Ohmsha, (3) 클러스터 이온 빔 기초와 응용：ISBN4-526-05765-7: THE NIKKAN KOGYO SHIMBUN. 또한, 일반적으로, 양전하의 클러스터 이온의 발생에는 닐슨형 이온원(Nielsen ion source) 혹은 코프만형 이온원(Kaufman ion source)이 이용되고, 음전하의 클러스터 이온의 발생에는 체적 생성법을 이용한 대전류 음이온원이 이용된다.
[0034] 여기서, 본 실시형태에 있어서 조사하는 클러스터 이온(12)의 구성 원소는 이미 기술한 바와 같이, 탄소, 수소 및 산소이다. 본 실시형태에 있어서, 탄소 이외에 수소 및 산소를 클러스터 이온(12)의 구성 원소로 이용하는 기술적 의의에 대해 이하에서 설명한다.
[0035] 참고 실험예 1에 있어서 실험 조건의 상세를 후술하겠으나, 클러스터 이온을 CH3O로 하여 실리콘 웨이퍼에 조사한 참고예 1(탄소의 도스량：1.0×1015atoms/cm2)의 TEM 단면도(도 4(A))에서는, 어몰퍼스 영역이 형성되어 있음을 확인할 수 있다. 한편, 클러스터 이온을 C2H3로 한 것 이외에는, 참고예 1과 동일하게 클러스터 이온을 조사한 참고예 2(탄소의 도스량：1.0×1015atoms/cm2)의 TEM 단면도(도 4(B))에서는, 어몰퍼스 영역이 형성되어 있지 않음을 확인할 수 있다. 참고로, 도 4(A), (B)에 있어서 파선(破線)으로 둘러싼 엷은 색(淡色) 부분이 어몰퍼스 영역이다. 어몰퍼스 영역이 형성된 경우, 어몰퍼스 영역이 형성되지 않은 경우에 비해 게터링 능력이 높아진다.
[0036] 상술한 참고예 1, 2에 의해 실험적으로 나타낸 바와 같이, 탄소의 도스량이 동일하더라도, 클러스터 이온이 구성 원소로서 산소를 포함하는 편이, 어몰퍼스 영역을 형성하기 쉬워짐이 실험적으로 분명해졌다. 참고예 2와 동일한 C2H3를 클러스터 이온으로서 이용하는 경우, 어몰퍼스 영역을 형성하기 위해서는, 상세를 후술하는 참고예 3(탄소의 도스량：1.5×1015atoms/cm2)의 TEM 단면도(도 4(C))와 같이, 탄소의 도스량을 증대시킬 필요가 있다. 전술한 바와 같이, 탄소의 도스량을 지나치게 증대시키면, 높은 게터링 능력이 얻어지기는 하지만, 에피택셜 결함 발생의 우려가 생긴다.
[0037] 그리고, 실험예 1에 있어서 실험 조건의 상세를 후술하겠으나, 구성 원소로서 탄소, 수소 및 산소를 포함하는 클러스터 이온을 조사하고, 이어서 에피택셜층을 형성한 발명예 1에 따른 에피택셜 실리콘 웨이퍼에 있어서, 베이스 기판이 되는 실리콘 웨이퍼 내에 산소를 국소적으로 고용시키더라도, 에피택셜층 표면에 미치는 영향은 거의 없거나, 영향이 있다 하더라도 한정적임이 확인되었다.
[0038] 이러한 실험 결과로부터도 알 수 있듯이, 구성 원소로서 탄소, 수소 및 산소를 포함하는 클러스터 이온(12)을 조사함으로써, 개질층(14) 내에 어몰퍼스 영역이 형성되기 쉬워지며(즉, 조사 데미지가 커짐.), 나아가서는 반도체 에피택셜 웨이퍼(100)의 게터링 능력을 높일 수 있는 것이다. 그리고, 산소 주입에 의한 악영향도, 클러스터 이온 조사의 형태라면 한정적이 된다.
[0039] 본 실시형태에 따른 발명은 이론에 속박되는 것이 아니지만, 이러한 효과가 얻어지는 이유에 대해, 본 발명자는 현시점에서는 이하와 같이 생각하고 있다. 즉, 산소 원자는 탄소 원자보다 원자 반경이 크기 때문에, 클러스터 이온에 의한 조사 데미지를 크게 할 수 있다. 그리고, 산소 쪽이 탄소보다 원자량이 크기 때문에, 클러스터 이온의 형태로 주입된 경우에는, 산소의 주입 비정은 탄소의 주입 비정보다 약간 커져, 보다 깊은 측에 산소 농도 피크가 위치하게 된다. 따라서, 형성되는 개질층(14)의 폭이 넓어짐으로써, 게터링 능력이 증대되는 것으로 생각할 수 있다. 또한, 조사된 산소 및 실리콘 웨이퍼 기판 내에 조사 전부터 존재하는 산소는, 에피택셜층 형성시의 열처리에 의해 확산되는데, 탄소의 국소적인 석출 영역에 트랩되어, 에피택셜층으로의 산소 확산은 한정적이다. 한편, 동시에 주입되는 수소는 에피택셜층의 형성시에 상당량 확산되어 공공(空孔)을 생성한다. 이때, 산소가 공공 결합함으로써, 종래에는 존재하지 않았던 새로운 게터링 싱크가 형성되는 것이 아닐까라고도 생각할 수 있다. 실제로, 탄소, 수소 및 산소를 구성 원소에 포함하는 클러스터 이온을 조사함으로써, 산소를 구성원소에 포함하지 않는 클러스터 이온을 조사한 경우에 비해 게터링 능력이 비약적으로 증대된다. 이러한 종래에 없는 게터링 싱크의 형성은, 실험 조건의 상세를 후술하는 도 7(A), 도 8의 TEM 단면 사진에 존재하는 크기가 다른 2종의 흑점상 결함으로부터도 추인(推認)된다. 에피택셜층과의 계면에 가까운 측의 작은 사이즈의 흑점상 결함은 탄소에 기인한 것이고, 에피택셜층과의 계면으로부터 먼 측의 큰 사이즈의 흑점상 결함은 산소를 포함하는 삼원소(三元素)를 주입한 것에 따른 격자 간 실리콘에 기인하는 것으로 추정된다. 이러한 흑점상의 결함이 관찰되는 것은, 클러스터 이온 조사에 의해 형성된 어몰퍼스 영역이 에피택셜층 형성시에 재결정화(再結晶化)될 때, 재결정 영역이 복합 클러스터화된 결함 형태를 취하기 때문이 아닐까 생각된다. 나아가, 탄소와 산소의 동시 조사에 의해, 동일한 가속 전압에 의한 조사 조건에서는, 탄소 쪽이 산소보다 가속 에너지의 분배가 작기 때문에 얕게 주입되므로, 근접 게터링의 면에서도 유리하다고 생각된다. 이상과 같은, 탄소, 수소 및 산소의 삼원소를 클러스터 이온의 형태로 동시 조사함에 따른 상승효과에 의해, 명확한 게터링 능력의 증대가 얻어진 것이 아닐까, 라고 본 발명자는 생각하고 있다.
[0040] 참고로, 이온화시키는 화합물은 특별히 한정되지 않지만, 이온화가 가능한 화합물로서는, 예컨대 디에틸에테르(C4H10O), 에탄올(C2H6O), 디에틸케톤(C5H10O) 등을 이용할 수 있다. 특히, 디에틸에테르, 에탄올 등으로부터 생성된 클러스터 CnHmOl(l, m, n은 서로 독립적이며, 1≤n≤16, 1≤m≤16, 1≤l≤16)를 이용하는 것이 바람직하다. 특히, 클러스터 이온의 탄소 원자수가 16개 이하이며, 또한, 클러스터 이온의 산소 원자수가 16개 이하인 것이 바람직하다. 작은 사이즈의 클러스터 이온 빔을 제어하기 쉽기 때문이다.
[0041] 또한, 이미 기술한 탄소, 수소 및 산소의 삼원소가 포함되면, 다른 구성 원소가 클러스터 이온(12)에 포함되어 있어도 된다. 이들 삼원소 이외의 클러스터 이온(12)의 구성 원소로서, 예컨대 붕소(B), 인(P), 비소(As) 등의 도펀트 원소를 들 수 있다. 즉, 탄소, 수소 및 산소에 더하여, 붕소, 인, 비소 및 안티몬으로 이루어진 군으로부터 선택된 1 또는 2 이상의 도펀트 원소를 클러스터 이온의 형태로 조사하는 것도 바람직하다. 고용되는 원소의 종류에 따라 효율적으로 게터링 가능한 불순물 금속의 종류가 달라지기 때문에, 복수의 원소를 고용시킴으로써, 보다 폭넓은 금속 오염에 대응할 수 있기 때문이다. 예컨대, 탄소의 경우, 니켈(Ni)을 효율적으로 게터링할 수 있고, 붕소의 경우, 구리(Cu), 철(Fe)을 효율적으로 게터링할 수 있다. 참고로, 본 명세서에 있어서, 도펀트 원소란, 실리콘 결정의 격자 위치에 치환되어, 실리콘 결정의 전기전도성을 변화시킬 수 있는 원소를 가리킨다. 구체적으로는 p형 도펀트로서는 붕소, n형 도펀트로서는 인, 비소, 안티몬 등을 들 수 있다.
[0042] 클러스터 사이즈는 2∼100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 적절히 설정할 수 있다. 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화될 때의 필라멘트에 인가하는 전압 등을 조정함으로써 행할 수 있다. 참고로, 클러스터 사이즈는, 사중극(四重極) 고주파 전계에 의한 질량 분석 또는 타임 오브 플라이트(time-of-flight) 질량 분석에 의해 클러스터 개수 분포를 구하고, 클러스터 개수의 평균치를 취함으로써 구할 수 있다.
[0043] 또한, 클러스터 이온의 가속 전압은, 클러스터 사이즈와 함께, 클러스터 이온의 구성 원소의 깊이 방향의 농도 프로파일의 피크 위치에 영향을 준다. 본 실시형태에 있어서는, 클러스터 이온의 가속 전압을, 0keV/Cluster 초과 200keV/Cluster 미만으로 할 수 있으며, 100keV/Cluster 이하로 하는 것이 바람직하고, 80keV/Cluster 이하로 하는 것이 더욱 바람직하다. 참고로, 가속 전압의 조정에는, (1) 정전(靜電) 가속, (2) 고주파 가속의 2가지 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격(等間隔)으로 늘어놓고, 이들 사이에 동일한 전압을 인가(印加)하여, 축방향으로 등가속(等加速) 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 주행시키면서 고주파를 이용하여 가속하는 선형 가속법(linear acceleration (linac) method)이 있다.
[0044] 또한, 클러스터 이온의 도스량은, 이온 조사 시간을 제어함으로써 조정할 수 있다. 탄소, 수소 및 산소의 각 원소의 도스량은, 클러스터 이온종과, 클러스터 이온의 도스량(Cluster/cm2)으로 정해진다. 본 실시형태에서는, 탄소의 도스량을 1×1013∼1×1017atoms/cm2로 할 수 있으며, 바람직하게는 5×1013atoms/cm2 이상 5×1016atoms/cm2 이하로 한다. 탄소의 도스량이 1×1013atoms/cm2 미만인 경우, 충분한 게터링 능력이 얻어지지 않는 경우가 있고, 탄소의 도스량이 1×1016atoms/cm2를 초과하는 경우, 에피택셜층(18)의 표면에 커다란 데미지를 줄 우려가 있기 때문이다.
[0045] 그런데, 본 실시형태에서는, 전술한 제1 공정 후에, 반도체 웨이퍼(10)의 개질층(14) 상에 에피택셜층(18)을 형성하는 제2 공정을 행한다(도 1(C)). 에피택셜층(18)으로서는, 예컨대 실리콘 에피택셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수 있다. 이 경우, 예컨대, 수소를 캐리어 가스로 하여, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하며, 사용하는 소스 가스에 의해서도 성장 온도는 달라지지만, 대략 1000∼1200℃의 범위의 온도에서 CVD법에 의해 반도체 웨이퍼(10) 상에 에피택셜 성장시킬 수 있다. 에피택셜층(18)은, 두께를 1∼15μm의 범위 내로 하는 것이 바람직하다. 1μm 미만인 경우, 반도체 웨이퍼(10)로부터의 도펀트의 외방(外方) 확산에 의해 에피택셜층(18)의 저항률이 변화되어 버릴 가능성이 있으며, 또한, 15μm를 초과하는 경우, 고체 촬상 소자의 분광 감도 특성에 영향이 생길 우려가 있기 때문이다.
[0046] 이상 설명한 바와 같이, 본 실시형태에 의해, 보다 우수한 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생을 억제할 수 있는 반도체 에피택셜 웨이퍼(100)의 제조 방법을 제공할 수 있다.
[0047] 또한, 제1 공정 후, 제2 공정에 앞서, 반도체 웨이퍼(10)에 대해 결정성 회복을 위한 회복 열처리를 행해도 된다. 이 경우의 회복 열처리로서는, 예컨대 질소 가스 또는 아르곤 가스 등의 분위기하에서, 900℃ 이상 1100℃ 이하의 온도로, 10분 이상 60분 이하 동안, 반도체 웨이퍼(10)를 에피택셜 장치 내에서 유지시키면 된다. 또한, RTA(Rapid Thermal Annealing)나 RTO(Rapid Thermal Oxidation) 등의, 에피택셜 장치와는 별개의 급속 승강온 열처리 장치 등을 이용하여 회복 열처리를 행하는 것도 가능하다.
[0048] 단, 본 실시형태에 있어서 상술한 회복 열처리는 행하지 않아도 된다. 모노머 이온은 일반적으로 150∼2000keV 정도의 가속 전압으로 주입하며, 각 이온이 그 에너지를 가지고 실리콘 원자와 충돌하기 때문에, 모노머 이온이 주입된 실리콘 웨이퍼 표면부의 결정성이 흐트러져, 이후에 웨이퍼 표면 상에 성장시키는 에피택셜층의 결정성을 어지럽힌다. 한편, 클러스터 이온은 일반적으로 10∼100keV/Cluster 정도의 가속 전압으로 조사하는데, 클러스터는 복수의 원자 또는 분자의 집합체이기 때문에, 1 원자 또는 1 분자 당의 에너지를 작게 하여 주입할 수 있어, 반도체 웨이퍼의 결정에 미치는 데미지는 작다. 이 때문에, 본 실시형태에서는, 상기 제1 공정 후에, 반도체 웨이퍼에 대해 결정성 회복을 위한 열처리를 행하는 일 없이, 반도체 웨이퍼를 에피택셜 성장 장치로 반송(搬送)하여 상기 제2 공정을 행할 수 있으며, 높은 게터링 능력을 가지는 반도체 에피택셜 웨이퍼(100)를 효율적으로 제조할 수 있다.
[0049] 그 이유는, 전술한 에피택셜층(18)을 형성하기 위한 에피택셜 장치 내에서, 에피택셜 성장에 앞서 행해지는 수소 베이크 처리에 의해, 반도체 웨이퍼(10)의 결정성을 충분히 회복시킬 수 있기 때문이다. 수소 베이크 처리의 일반적인 조건은, 에피택셜 성장 장치의 내부를 수소 분위기로 하고, 600℃ 이상 900℃ 이하의 노내 온도(爐內溫度, furnace temperature)에서 실리콘 웨이퍼(10)를 노내(爐內)에 투입하여, 1℃/초 이상 15℃/초 이하의 승온(昇溫) 레이트로 1100℃ 이상 1200℃ 이하의 온도 범위로까지 승온시키고, 그 온도로 30초 이상 1분 이하 동안 유지시키는 것이다. 이러한 수소 베이크 처리는, 본래는 에피텍셜층 성장 전의 세정 처리에 의해 웨이퍼 표면에 형성된 자연 산화막을 제거하기 위한 것이지만, 상기 조건의 수소 베이크에 의해 실리콘 웨이퍼(10)의 결정성을 충분히 회복시킬 수 있다.
[0050] 다음으로, 본 발명에 의한 적절한 실시형태를, 도 2(A)∼(C)를 이용하여 설명한다. 도 1을 이용하여 이미 기술한 실시형태와 중복되는 내용에 대해서는, 동일한 부호를 참조하며 중복되는 설명을 생략한다. 적절한 본 실시형태에 있어서, 클러스터 이온(12)을 조사하는 제1 공정(도 2(A))에서, 클러스터 이온(12)의 구성 원소인 탄소의 도스량을 1.0×1015atoms/cm3 이상으로 하는 것이 바람직하다. 에피택셜층(18)의 형성 후에 있어서, 개질층(14) 내에 제1의 흑점상 결함(S1)을 포함하는 제1층과, 제2의 흑점상 결함(S2)을 포함하는 제2층을 형성할 수 있기 때문이다. 이하에서는, 상기 조건하에서의 개질층(14)에 대해, 보다 상세히 설명한다.
[0051] 도 2(B)에 나타낸 바와 같이, 전술한 조건하에서 클러스터 이온 조사를 행함으로써, 개질층(14)에 있어서의 깊이 방향의 일부가 어몰퍼스 영역(16)이 된다. 개질층(14) 중에 어몰퍼스 영역(16)이 있는 경우에, 전술한 개질층(14)에 의한 게터링 능력을 보다 확실히 얻을 수 있다. 참고로, 어몰퍼스 영역(16)의 표면(16A)의 평균 깊이(D)가 반도체 웨이퍼 표면(10A)으로부터 20nm 이상인 것에 의해, 이후 형성하는 에피택셜층(18)에 있어서의 에피택셜 결함의 발생을 충분히 억제할 수 있다.
[0052] 에피택셜 결함의 발생을 보다 충분히 억제하는 관점에서 보면, 어몰퍼스 영역(16)의 표면(16A)의 평균 깊이가 반도체 웨이퍼 표면(10A)으로부터 20nm 이상 200nm 이하가 되도록 하는 것이 바람직하다.
[0053] 또한, 어몰퍼스 영역(16)의 평균 두께는 100nm 이하인 것이 바람직하고, 60nm 이하인 것이 보다 바람직하다. 100nm를 초과하는 경우, 표면(16A)의 평균 깊이를 반도체 웨이퍼 표면(10A)으로부터 20nm 이상으로 하기 위한 클러스터 조사 조건의 선정이 곤란해질 우려가 있기 때문이다.
[0054] 참고로, 도 2(B)나 상세를 후술하는 도 4(A)에 보여지는 바와 같이, 어몰퍼스 영역(16)의 표면(16A)은, 가로 방향의 위치에 따라 깊이에 편차가 있는데, 본 발명에 있어서의 「어몰퍼스 영역의 반도체 웨이퍼 표면측의 표면의 평균 깊이」는, 어몰퍼스 영역의 단면(斷面)을 투과형 전자현미경(TEM: Transmission Electron Microscope)에 의해 관찰하여, 얻어진 TEM 화상 중의 표면의 평균 깊이에 의해 정의된다. 「평균 깊이」는, 어몰퍼스 영역과 결정 영역 간의 경계선의 가장 얕은 위치와 깊은 위치의 중간 깊이로 한다. 또한, 「어몰퍼스 영역의 평균 두께」도, TEM 화상 중의 어몰퍼스 영역의 평균 두께, 즉 어몰퍼스 영역의 2개의 표면(얕은 측과 깊은 측)의 평균 깊이의 차(差)에 의해 정의된다. TEM 화상의 배율은, 어몰퍼스 영역이 명료하게 관찰 가능한 정도이면 되며, 도 4(A)에 나타낸 참고예 1에서는 50만 배로 하였다.
[0055] 또한, 도 2(C)에 나타낸 바와 같이, 상술한 바와 같이 하여 어몰퍼스 영역(16)을 형성하고, 이후 에피택셜층(18)을 형성하면, 에피택셜층(18) 형성 후에 있어서, 개질층(14) 내에 제1의 흑점상 결함(S1)을 포함하는 제1층과, 상기 제1의 흑점상 결함의 사이즈보다 큰 제2의 흑점상 결함(S2)을 포함하는 제2층을 형성할 수 있다. 흑점상 결함(S1) 및 흑점상 결함(S2)은, 깊이 방향에 있어서 소정의 두께로 분산되어도 된다. 도 2(C)는, 흑점상 결함(S1)이 소정의 두께로 분산되어 있는 것을 나타낸 모식도이다. 그리고, 반도체 에피택셜 웨이퍼(100)의 깊이 방향에 있어서 제1층은 제2층보다 에피택셜층(18)측에 위치한다. 참고로, 전술한 바와 같이 흑점상 결함(S1) 및 흑점상 결함(S2) 중 어느 일방(一方) 또는 양방(兩方)이 깊이 방향에 있어서 소정의 두께로 분산되어 있는 경우에는, 각 층의 깊이 방향의 평균 깊이 위치를 기준으로 하여, 제1층과 제2층의 위치 관계를 정한다. 흑점상 결함(S1, S2)의 평균 깊이 위치까지의 거리를 도 2(C)에 나타낸 바와 같이 각각 D1, D2로 나타내는 경우, D1＜D2이면, 제1층이 제2층보다 에피택셜층(18)측에 위치하게 된다. 참고로, 제1층의 깊이 방향의 두께 범위 내에 제2층이 포함되어 있어도 된다.
[0056] 본 명세서에 있어서 「흑점상 결함」이란, 반도체 에피택셜 웨이퍼(100)의 벽개단면(劈開斷面)을 TEM에 의해 밝은(明) 모드로 관찰한 경우에, 개질층(14) 내에 흑점으로서 관찰되는 결함을 의미하는 것이다. 본 발명자의 검토에 의하면, 흑점상 결함은, 클러스터 이온(12)의 조사 후에 개질층(14) 중에 어몰퍼스 영역(16)이 형성되는 경우에만, 에피택셜층(18)의 형성 후에 개질층(14) 중에 발생하는 것이다. 참고로, 개질층 중에 어몰퍼스 영역이 형성되지 않는 경우는, 에피택셜층 형성 후의 개질층 중에 흑점상 결함(S1, S2)의 어느 것도 발생하지 않는다고 생각할 수 있다. 또한, 클러스터 이온종(種)에 따라서도 달라지겠지만, 예컨대 탄소의 도스량이 1.0×1015atoms/cm3 미만으로, 클러스터 이온(12)의 도스량이 낮은 경우는, 흑점상 결함(S2)은 형성되지 않고, 흑점상 결함(S1)만이 형성된다.
[0057] 본 발명자의 검토에 따르면, 제1의 흑점상 결함(S1) 및 제2의 흑점상 결함(S2)이 존재하는 반도체 에피택셜 웨이퍼(100)는, 보다 높은 게터링 능력을 얻을 수 있다는 것이 확인되었다. 이러한 반도체 에피택셜 웨이퍼(100)는, 흑점상 결함(S1)만이 형성되는 경우에 비해서도, 보다 높은 게터링 능력을 얻을 수 있다.
[0058] (반도체 에피택셜 웨이퍼)
다음으로, 상기 제조 방법에 의해 얻어지는 반도체 에피택셜 웨이퍼(100)에 대해 설명한다. 반도체 에피택셜 웨이퍼(100)는, 도 1(C)에 나타낸 바와 같이, 반도체 웨이퍼(10)와, 상기 반도체 웨이퍼(10)의 표면부에 형성된, 반도체 웨이퍼(10) 중에 소정 원소가 고용된 개질층(14)과, 상기 개질층(14) 상의 에피택셜층(18)을 가진다.
[0059] 그리고, 본 실시형태에 있어서, 개질층(14)에 있어서의 탄소의 깊이 방향의 탄소 농도 프로파일의 탄소 피크 농도가, 1.0×1015atoms/cm3 이상 1.0×1020atoms/cm3 이하이며, 개질층(14)에 있어서의 수소의 깊이 방향의 수소 농도 프로파일의 수소 피크 농도가, 1.0×1017atoms/cm3 이상이며, 개질층(14)에 있어서의 상기 산소의 깊이 방향의 산소 농도 프로파일의 산소 피크 농도가, 5.0×1018atoms/cm3 이상이다. 이러한 반도체 에피택셜 웨이퍼(100)는, 보다 우수한 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생이 억제되어 있다. 게터링 능력을 보다 높이기 위해서는, 산소 피크 농도는, 1.0×1019atoms/cm3 이상인 것이 보다 바람직하다.
[0060] 여기서, 탄소 농도 프로파일, 수소 농도 프로파일 및 산소 농도 프로파일 중 적어도 어느 하나가 쌍봉형의 농도 프로파일이 되는 것이 보다 바람직하다. 후술하는 도 5A에 의해 실험적으로 분명해진 바와 같이, 본 발명자의 검토에 따르면, 개질층(14)을 형성할 때의 클러스터 이온의 도스량이 큰 경우, 이러한 쌍봉형의 농도 프로파일이 형성되기 쉬워지는 것이 확인되었다. 즉, 반도체 에피택셜 웨이퍼에 있어서 쌍봉형의 농도 프로파일이 형성되어 있는 경우, 보다 게터링 능력이 높아진다. 한편, 개질층(14)을 형성할 때의 클러스터 이온의 도스량이 작은 경우, 쌍봉형의 농도 프로파일은 형성되기 어려워진다.
[0061] 참고로, 본 명세서에 있어서 반도체 에피택셜 웨이퍼(100)에 쌍봉형의 농도 프로파일이 형성되는 경우, 예컨대 도 5A와 같이 탄소 농도 프로파일이 쌍봉형이 되는 경우, 2개의 피크 중, 더 큰 쪽의 농도(즉, 농도의 최대치)를 피크 농도로 간주하는 것으로 한다. 수소 농도 프로파일 및 산소 농도 프로파일에 대해서도 마찬가지이다.
[0062] 또한, 본 발명에 의한 효과를 확실히 얻기 위해서는, 탄소 피크 농도가 산소 피크 농도보다 큰 것이 바람직하고, 탄소 피크 농도가 산소 피크 농도의 1.0배 이상 5.0배 이하인 것이 보다 바람직하다. 나아가, 개질층(18)에 있어서, 탄소 농도 프로파일이 산소 농도 프로파일을 내포하는 것이 바람직하다.
[0063] 그리고, 도 2(C)에 나타낸 바와 같이, 개질층(18)에 제1의 흑점상 결함(S1)을 포함하는 제1층과, 제1의 흑점상 결함(S1)의 사이즈보다 큰 제2의 흑점상 결함(S2)을 포함하는 제2층이 존재하며, 제1층은 제2층보다 에피택셜층(18)측에 위치하는 것이 바람직하다. 이러한 반도체 에피택셜 웨이퍼(100)는, 보다 우수한 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생이 억제되어 있다. 전술한 쌍봉형의 농도 프로파일이 형성되어 있는 경우에 제2의 흑점상 결함(S2)이 형성되기 쉬운 것이 아닐까 본 발명자는 생각하고 있다.
[0064] 이때, 제1의 흑점상 결함(S1)의 밀도가 1.0×1016개/cm3 이상 1.0×1018개/cm3 이하이고, 또한, 제2의 흑점상 결함(S2)의 밀도가 1.0×1014개/cm3 이상 1.0×1016개/cm3 이하인 것이 바람직하다. 이러한 2종의 흑점상 결함이 존재함으로써, 게터링 능력이 증대된다.
[0065] 나아가, 개질층(18)에 있어서, 제1의 흑점상 결함(S1)은, 반도체 웨이퍼(10)와 에피택셜층(18) 간의 계면으로부터 깊이 방향으로 30nm 이상 150nm 이하의 깊이 위치에 존재하며, 제2의 흑점상 결함(S2)은, 계면으로부터 깊이 방향으로 60nm 이상 150nm 이하의 깊이 위치에 존재하는 것이 바람직하다. 에피택셜 결함의 발생을 억제하기 때문이다. 또한, 제1의 흑점상 결함(S1)의 사이즈가 1nm 이상 10nm 이하이며, 또한, 제2의 흑점상 결함(S2)의 사이즈가 15nm 이상 100nm 이하인 것이 바람직하다. 여기서, 「제1 및 제2의 흑점상 결함」은, 에피택셜 성장 후의 클러스터 조사 영역의 단면을 투과형 전자현미경(TEM: Transmission Electron Microscope)에 의해 관찰하여, 얻어진 TEM 화상 중의 흑점상으로 보이는 결함이라고 정의된다. 「흑점상 결함의 사이즈」란, TEM 화상 중의 결함의 직경으로 한다. 또한, 「흑점상 결함의 밀도」는, TEM 화상 중에 흑점 결함이 존재하는 영역 내에 있어서의, 소정 면적 당의 결함의 개수에 그 때의 TEM 관찰에 사용한 샘플의 최종 두께에 의해 정의된다. 참고로, 흑점상 결함(S1, S2)이 원형이 아니거나, 혹은 원형이라고 간주할 수 없는 형상인 경우는, 흑점상 결함을 내포하는 최소 직경의 외접원을 이용하여 원형으로 근사(近似)하여, 직경을 정한다.
[0066] 또한, 반도체 웨이퍼는 실리콘 웨이퍼로 이루어지는 것이 바람직하다.
[0067] 나아가, 반도체 웨이퍼(10)의 표면(10A)으로부터, 깊이 방향의 깊이 150nm까지의 범위 내에, 탄소, 수소 및 산소 농도 프로파일의 피크가 존재하는 것이 바람직하다. 상기 범위 내를 본 명세서에 있어서의 반도체 웨이퍼의 표면부라고 정의할 수 있다. 그리고, 반도체 웨이퍼(10)의 표면(10A)으로부터, 깊이 방향의 깊이 100nm까지의 범위 내에 각 원소의 농도 프로파일의 피크가 존재하는 것이 바람직하다. 참고로, 클러스터 이온(12)을 조사한 반도체 웨이퍼의 최표면(반도체 웨이퍼(10)의 표면(10A)으로부터의 깊이 0nm)에는 각 원소의 농도 프로파일의 피크 위치를 존재시키는 것이 물리적으로 불가능하기 때문에, 적어도 5nm 이상의 깊이 위치에 존재시키게 된다.
[0068] 또한, 개질층(18)에 있어서의 반도체 웨이퍼(10)의 깊이 방향의 탄소 농도 프로파일의 피크의 반치폭(FWHM)이 100nm 이하인 것도 바람직하다. 이러한 개질층(18)은, 반도체 웨이퍼의 표면부의 결정의 격자 간 위치 또는 치환 위치에 탄소가 고용되어 국소적으로 존재하는 영역이며, 강력한 게터링 사이트로서 작용할 수 있다. 또한, 높은 게터링 능력을 얻는 관점에서 보면, 반치폭을 85nm 이하로 하는 것이 보다 바람직하며, 하한으로서는 10nm로 설정할 수 있다. 산소 및 수소의 농도 프로파일의 피크의 반치폭(FWHM)에 대해서도, 100nm 이하인 것이 바람직하며, 85nm 이하로 하는 것이 보다 바람직하다. 참고로, 후술하는 도 5A에 나타낸 탄소 농도 프로파일과 같이, 2개의 상이한 피크가 나타나는 쌍봉형의 농도 프로파일이 형성되는 경우에는, 가우시안 피팅(Gaussian fitting)을 하여, 피팅 후의 분포로부터 반치폭(FWHM)을 정하는 것으로 한다.
[0069] 참고로, 개질층(18)의 두께는, 상기 농도 프로파일 중, 클러스터 이온(12)의 구성 원소의 농도 프로파일이 국소적으로 검출되는 영역으로서 정의되며, 예컨대 30∼400nm의 범위 내로 할 수 있다.
[0070] (고체 촬상 소자의 제조 방법)
본 발명의 실시형태에 따른 고체 촬상 소자의 제조 방법은, 상기의 반도체 에피택셜 웨이퍼의 제조 방법으로 제조된 반도체 에피택셜 웨이퍼, 즉 반도체 에피택셜 웨이퍼(100)의 표면에 위치하는 에피택셜층(18)에, 고체 촬상 소자를 형성하는 것을 특징으로 한다. 이 제조 방법에 의해 얻어지는 고체 촬상 소자는, 종래에 비해 화이트 스팟 결함의 발생을 충분히 억제할 수 있다.
[실시예]
[0071] 이하에서는, 실시예를 이용하여 본 발명을 더욱 상세히 설명하겠으나, 본 발명이 이하의 실시예에 한정되는 것은 전혀 아니다.
[0072] (참고 실험예 1)
＜참고예 1＞
CZ 단결정으로부터 얻은 n－형 실리콘 웨이퍼(직경：300mm, 두께：775μm, 도펀트 종류：인, 저항률：20Ω·cm)를 준비하였다. 이어서, 클러스터 이온 발생 장치(Nissin Ion Equipment Co., Ltd. 제조, 모델 번호：CLARIS)를 이용하여, 디에틸에테르(C4H10O)를 클러스터 이온화시킨 CH3O의 클러스터 이온을, 가속 전압 80keV/Cluster(수소 1 원자 당의 가속 전압 2.58keV/atom, 탄소 1 원자 당의 가속 전압 30.1keV/atom, 산소 1 원자 당의 가속 전압 41.3keV/atom이며, 수소의 비정 거리는 60nm, 탄소의 비정 거리는 120nm, 산소의 비정 거리는 125nm이다.)의 조사 조건으로 실리콘 웨이퍼의 표면에 조사하여, 참고예 1에 따른 실리콘 웨이퍼를 얻었다. 참고로, 클러스터 이온을 조사하였을 때의 탄소의 도스량을 1.0×1015cluster/cm2로 하였다. 수소 원자수로 환산하면 3.0×1015atoms/cm2이고, 탄소 원자수로 환산하면 1.0×1015atoms/cm2이며, 산소 원자수로 환산하면 1.0×1015atoms/cm2이다. 참고로, 클러스터 이온의 빔 전류치를 550μA로 하였다.
[0073] ＜참고예 2＞
참고예 1에 있어서 디에틸에테르를 클러스터 이온화시킨 CH3O 대신에, 시클로헥산(C6H12)을 클러스터 이온화시킨 C2H3를 조사하여, 탄소 원자 당의 도스량을 참고예 1과 동일(즉, 탄소 도스량 1.0×1015atoms/cm2)하게 한 것 이외에는, 참고예 1과 동일한 조건으로 클러스터 이온 조사를 행하여, 참고예 2에 따른 실리콘 웨이퍼를 제작하였다. 이 경우, 수소 1 원자 당의 가속 전압은 2.96keV/atom, 탄소 1 원자 당의 가속 전압은 35.6keV/atom이며, 수소의 비정 거리는 60nm, 탄소의 비정 거리는 120nm이다.
[0074] ＜참고예 3＞
참고예 2에 있어서 탄소 도스량을 1.0×1015atoms/cm2로 한 것 대신에, 탄소 도스량을 1.5×1015atoms/cm2로 한 것 이외에는, 참고예 2와 동일한 조건으로 클러스터 이온 조사를 행하여, 참고예 3에 따른 실리콘 웨이퍼를 제작하였다.
[0075] ＜참고 평가 1： 사중극형 SIMS에 의한 실리콘 웨이퍼의 농도 프로파일 평가＞
대표예로서, 참고예 1에 따른 실리콘 웨이퍼에 대해, 사중극형 SIMS(깊이 방향의 분해능：2nm, 수소의 검출 하한：4.0×1017atoms/cm3)에 의해, 깊이 방향에 있어서의 탄소, 수소 및 산소의 각각의 농도 프로파일을 측정하였다. 참고예 1의 농도 프로파일을 도 3에 나타낸다. 도 3으로부터, 실리콘 웨이퍼의 표면측으로부터 깊이 방향으로 수소, 탄소 및 산소의 농도 프로파일의 피크가 관찰된다.
[0076] ＜참고 평가 2： TEM 단면 사진에 의한 관찰＞
참고예 1∼3에 따른 실리콘 웨이퍼의 각각에 대해, 클러스터 이온 조사 후의 개질층 주변의 단면(斷面)을 TEM(Transmission Electron Microscope：투과형 전자현미경)으로 관찰하였다. 참고예 1의 TEM 단면도를 도 4(A)에, 참고예 2의 TEM 단면도를 도 4(B)에, 참고예 3의 TEM 단면도를 도 4(C)에 각각 나타낸다. TEM 단면 사진에 있어서, 옅게(희게) 보이는 부분은 어몰퍼스화된 영역이다. 도 4(A), 도 4(C)에서는 어몰퍼스 영역이 형성되는 것을 확인할 수 있는 한편, 도 4(B)에서는 어몰퍼스 영역의 형성을 확인할 수 없다.
[0077] 따라서, 탄소의 도스량이 동일하다면, 클러스터 이온이 구성 원소로서 산소를 포함하는 편이, 조사 영역에 미치는 데미지가 큰 것이 확인되었다. 나아가, 참고예 1과 참고예 2의 클러스터 이온의 구성 원소를 비교하면, 탄소 원소보다 산소 원소 쪽이, 원자량이 크기 때문에, 참고예 1이 참고예 2, 3보다 클러스터 이온이 얕게 조사된다. 그리고, 형성되는 개질층의 위치가 실리콘 웨이퍼 표면에 보다 가까워짐과 동시에, 개질층의 두께가 커진다.
[0078] (실험예 1)
＜발명예 1＞
참고예 1과 동일한 조건으로, 실리콘 웨이퍼에 CH3O의 클러스터 이온을 조사하였다. 이어서, 실리콘 웨이퍼를 개별처리식(매엽식) 에피택셜 성장 장치(Applied Materials, Inc. 제조) 내로 반송하여, 장치 내에서 1120℃의 온도로 30초의 수소 베이크 처리를 실시한 후, 수소를 캐리어 가스로 하고, 트리클로로실란을 소스 가스로 하여, 1120℃에서 CVD법에 의해, 실리콘 웨이퍼의 개질층이 형성된 측의 표면 상에 실리콘의 에피택셜층(두께：9μm, 도펀트 종류：인, 저항률：10Ω·cm)을 에피택셜 성장시켜, 발명예 1에 따른 에피택셜 실리콘 웨이퍼를 제작하였다.
[0079] ＜발명예 2＞
발명예 1에 있어서 탄소 도스량을 1.0×1015atoms/cm2로 한 것 대신에, 탄소 도스량을 5.0×1014atoms/cm2로 한 것 이외에는, 발명예 1과 동일한 조건으로 클러스터 이온 조사를 행하여, 발명예 2에 따른 에피택셜 실리콘 웨이퍼를 제작하였다.
[0080] ＜비교예 1＞
참고예 1에 있어서 디에틸에테르를 클러스터 이온화시킨 CH3O 대신에, 시클로헥산(C6H12)을 클러스터 이온화시킨 C3H5의 클러스터 이온을 조사하여, 탄소 원자 당의 도스량을 발명예 1과 동일(즉, 탄소 도스량 1.0×1015atoms/cm2)하게 한 것 이외에는, 발명예 1과 동일한 조건으로 클러스터 이온 조사를 행하여, 비교예 1에 따른 에피택셜 실리콘 웨이퍼를 제작하였다.
[0081] ＜비교예 2＞
비교예 1에 있어서 탄소 도스량을 1.0×1015atoms/cm2로 한 것 대신에, 탄소 도스량을 5.0×1014atoms/cm2로 한 것 이외에는, 비교예 1과 동일한 조건으로 클러스터 이온 조사를 행하여, 비교예 2에 따른 에피택셜 실리콘 웨이퍼를 제작하였다.
[0082] ＜평가 1： 자장형(磁場型) SIMS에 의한 에피택셜 웨이퍼의 농도 프로파일 평가＞
발명예 1 및 비교예 1에 따른 에피택셜 실리콘 웨이퍼에 대해, 자장형 SIMS 측정(깊이 방향의 분해능：30nm, 수소의 검출 하한：4.0×1016atoms/cm3)을 행하여, 웨이퍼 깊이 방향에 있어서의 수소, 탄소 및 산소의 각 농도 프로파일을 각각 측정하였다. 발명예 1의 농도 프로파일을 도 5A에 나타낸다. 또한, 발명예 1 및 비교예 1의 산소 농도 프로파일을 겹친 그래프를 도 5B에 나타낸다. 여기서, 도 5A, 도 5B의 가로축(橫軸)의 깊이는 에피택셜 실리콘 웨이퍼의 에피택셜층 표면을 제로(zero)로 하고 있다. 깊이 9μm까지가 에피택셜층에 상당하며, 깊이 9μm 이상의 깊이가 실리콘 웨이퍼에 상당한다. 참고로, 에피택셜 웨이퍼를 SIMS 측정하였을 때, 에피택셜층의 두께에 ±0.1μm 정도의 불가피적인 측정 오차가 생기기 때문에, 도면 중에 있어서 9μm가 엄밀한 의미에서의 에피택셜층과, 실리콘 웨이퍼와의 경계치가 되지는 않는다.
[0083] 우선, 도 5A로부터, 발명예 1에서는 탄소 농도 프로파일 및 수소 농도 프로파일이 쌍봉형으로 되어 있음을 확인할 수 있다. 다음으로, 도 5B로부터, 발명예 1의 산소 피크 농도는 약 6.5×1019atoms/cm3인데 반해, 비교예 1의 산소 피크 농도는 약 3.7×1018atoms/cm3였다. 즉, 발명예 1의 산소 피크 농도는, 비교예 1의 산소 피크 농도의 약 18배이다. 이와 같이, 클러스터 이온 조사에 의해 개질층을 형성하고, 이어서 에피택셜층을 형성하면, 발명예 1에서도, 비교예 1에서도 개질층 내에 산소가 트랩되는 것을 확인할 수 있다. 그리고 발명예 1에서는 클러스터 이온의 구성 원소에 산소가 포함되기 때문에, 제작된 에피택셜 실리콘 웨이퍼의 산소 피크 농도는, 종래에 없는 매우 높은 농도가 되는 것이 확인되었다.
[0084] ＜평가 2： 게터링 능력의 평가＞
발명예 1, 2 및 비교예 1, 2의 각 에피택셜 웨이퍼의 에피택셜층의 표면을, Ni 오염액(2.0×1013atoms/cm2)을 이용하여 스핀 코트 오염법에 의해 강제적으로 오염시키고, 이어서, 질소 분위기중에 있어서 900℃로 30분 간의 열처리를 실시하였다. 이후, 각 에피택셜 웨이퍼에 대해 SIMS 측정을 행하여, 웨이퍼의 깊이 방향에 있어서의 탄소 농도 및 Ni 농도의 프로파일을 각각 측정하였다. 각 에피택셜 웨이퍼의, Ni의 고의(故意) 오염 농도 2.0×1013atoms/cm2에 대한 포획량의 비율을 표 1에 아울러 나타낸다.
[0085] ＜평가 3： 에피택셜 결함의 평가＞
또한, 게터링 능력의 평가와는 별도로, 각 에피택셜 웨이퍼에 대해, Surfscan SP1(KLA-Tencor Corporation 제조)에 의해 Normal 모드로 측정을 행하여, LPD-N으로서 카운트된 개수를 확인하였다. 대표예로서, 발명예 1 및 비교예 1의 에피택셜 웨이퍼의 LPD 맵의 측정 결과를 도 6(A), (B)에 각각 나타낸다. 또한, Surfscan SP1에 의해 관찰한 에피택셜 결함의 평가 결과를 표 1에 아울러 나타낸다. 평가 기준은 이하와 같다.
○ ： 에피택셜 결함의 밀도가 0.002개/cm2 이하이다.
×： 에피택셜 결함의 밀도가 0.002개/cm2를 초과한다.
참고로, 발명예 1∼3 중 어느 것에 있어서도, 표면 결함 검사에 있어서, BMD에 기인하는 적층 결함은 관찰되지 않았다.
[0086] [표 1]
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[0087] 이상의 평가 1∼3으로부터, 본 발명의 조건에 따라 제작된 에피택셜 실리콘 웨이퍼는, 산소를 구성 원소에 포함하지 않는 클러스터 이온이 조사된 에피택셜 실리콘 웨이퍼에 비해, 보다 우수한 게터링 능력을 가지는 것이 확인되었다. 또한, 발명예 1, 2와, 비교예 1, 2를 비교하더라도, 에피택셜 결함의 발생율은 동일한 정도인 것이 확인되었다.
[0088] ＜평가 4： TEM 단면 사진에 의한 관찰＞
대표예로서, 발명예 1 및 비교예 1에 따른 에피택셜 실리콘 웨이퍼의 각각에 대해, 클러스터 이온 조사 후의 개질층 주변의 단면을 TEM(Transmission Electron Microscope：투과형 전자현미경)에 의해 관찰하였다. 발명예 1의 TEM 단면도를 도 7(A)에, 비교예 1의 TEM 단면도를 도 7(B)에 각각 나타낸다. 나아가, 도 7(A)와 동일한 처리를 행한 에피택셜 웨이퍼의 단면을 상이한 TEM 관찰 조건으로 취득한 발명예 1의 TEM 단면도를 도 8에 나타낸다.
[0089] 도 7(A), (B)로부터, 클러스터 이온의 구성 원소가 탄소, 수소 및 산소로 이루어진 발명예 1에서는, 개질층 내에 제1의 흑점상 결함을 포함하는 제1층과, 제2의 흑점상 결함을 포함하는 제2층이 형성되어 있는 것을 확인할 수 있었다. 또한, 도 8로부터, 제1층 내에 제2층이 형성되어 있는 것, 제2의 흑점상 결함이 제1의 흑점상 결함을 내포하는 경우가 있는 것이 확인되었다. 그리고, 표 1의 평가 결과로부터도 알 수 있듯이, 발명예 1은 비교예 1에 비해 게터링 능력이 우수한 것을 확인할 수 있었다.
(산업상의 이용 가능성)
[0090] 본 발명에 의하면, 보다 우수한 게터링 능력을 가지며, 또한, 에피택셜 결함의 발생을 억제할 수 있는 반도체 에피택셜 웨이퍼의 제조 방법을 제공할 수 있다.
[0091] 100 : 반도체 에피택셜 웨이퍼
10 : 반도체 웨이퍼
10A : 반도체 웨이퍼의 표면
12 : 클러스터 이온
14 : 개질층
16 : 어몰퍼스 영역
16A : 어몰퍼스 영역의 반도체 웨이퍼 표면측의 표면
18 : 에피택셜층
S1 : 제1의 흑점상 결함
S2 : 제2의 흑점상 결함

Claims (12)

  1. 반도체 웨이퍼의 표면에, 구성 원소로서 탄소, 수소 및 산소를 포함하는 클러스터 이온을 조사하여, 해당 반도체 웨이퍼의 표면부에, 상기 클러스터 이온의 구성 원소가 고용(固溶)된 개질층을 형성하는 제1 공정과,
    상기 제1 공정 후에, 상기 반도체 웨이퍼의 상기 개질층 상에 에피택셜층을 형성하는 제2 공정을 가지는 것을 특징으로 하는 반도체 에피택셜 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 클러스터 이온의 탄소 원자수가 16개 이하이며, 또한, 상기 클러스터 이온의 산소 원자수가 16개 이하인, 반도체 에피택셜 웨이퍼의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 클러스터 이온의 조사에 의한 탄소의 도스량이 1.0×1013atoms/cm2 이상 1.0×1017atoms/cm2 이하인, 반도체 에피택셜 웨이퍼의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 반도체 웨이퍼가 실리콘 웨이퍼인, 반도체 에피택셜 웨이퍼의 제조 방법.
  5. 반도체 웨이퍼와, 상기 반도체 웨이퍼의 표면부에 형성된, 상기 반도체 웨이퍼 중에 탄소, 수소 및 산소가 고용된 개질층과, 상기 개질층 상의 에피택셜층을 가지며,
    상기 개질층에 있어서의 상기 탄소의 깊이 방향의 탄소 농도 프로파일의 탄소 피크 농도가, 1.0×1015atoms/cm3 이상 1.0×1020atoms/cm3 이하이며,
    상기 개질층에 있어서의 상기 수소의 깊이 방향의 수소 농도 프로파일의 수소 피크 농도가, 1.0×1017atoms/cm3 이상이며,
    상기 개질층에 있어서의 상기 산소의 깊이 방향의 산소 농도 프로파일의 산소 피크 농도가, 5.0×1018atoms/cm3 이상인 것을 특징으로 하는 반도체 에피택셜 웨이퍼.
  6. 제5항에 있어서,
    상기 산소 피크 농도가, 1.0×1019atoms/cm3 이상인, 반도체 에피택셜 웨이퍼.
  7. 제5항 또는 제6항에 있어서,
    상기 탄소 농도 프로파일, 상기 수소 농도 프로파일 및 상기 산소 농도 프로파일 중 적어도 어느 하나가 쌍봉형(雙峰型)의 농도 프로파일인, 반도체 에피택셜 웨이퍼.
  8. 제5항 또는 제6항에 있어서,
    상기 개질층에 제1의 흑점상(黑點狀) 결함을 포함하는 제1층과, 상기 제1의 흑점상 결함의 사이즈보다 큰 제2의 흑점상 결함을 포함하는 제2층이 존재하며,
    상기 깊이 방향에 있어서 상기 제1층은, 상기 제2층보다 상기 에피택셜층측에 위치하는, 반도체 에피택셜 웨이퍼.
  9. 제8항에 있어서,
    상기 제1의 흑점상 결함의 밀도가 1.0×1016개/cm3 이상 1.0×1018개/cm3 이하이며,
    상기 제2의 흑점상 결함의 밀도가 1.0×1014개/cm3 이상 1.0×1016개/cm3 이하인, 반도체 에피택셜 웨이퍼.
  10. 제8항에 있어서,
    상기 개질층에 있어서, 상기 제1의 흑점상 결함은, 상기 반도체 웨이퍼와 상기 에피택셜층 간의 계면으로부터 깊이 방향으로 30nm 이상 150nm 이하의 깊이 위치에 존재하며,
    상기 제2의 흑점상 결함은, 상기 계면으로부터 깊이 방향으로 60nm 이상 150nm 이하의 깊이 위치에 존재하는, 반도체 에피택셜 웨이퍼.
  11. 제5항 또는 제6항에 있어서,
    상기 반도체 웨이퍼는 실리콘 웨이퍼로 이루어진, 반도체 에피택셜 웨이퍼.
  12. 제1항에 기재된 제조 방법으로 제조된 반도체 에피택셜 웨이퍼 또는 제5항에 기재된 반도체 에피택셜 웨이퍼의, 상기 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190104856A (ko) * 2018-03-01 2019-09-11 가부시키가이샤 사무코 반도체 에피택셜 웨이퍼의 제조 방법
KR20200044930A (ko) * 2017-12-26 2020-04-29 가부시키가이샤 사무코 에피택셜 실리콘 웨이퍼의 제조 방법, 에피택셜 실리콘 웨이퍼, 및 고체 촬상 소자의 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6327393B1 (ja) * 2017-02-28 2018-05-23 株式会社Sumco エピタキシャルシリコンウェーハの不純物ゲッタリング能力の評価方法及びエピタキシャルシリコンウェーハ
JP6801682B2 (ja) * 2018-02-27 2020-12-16 株式会社Sumco 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
JP6988990B2 (ja) * 2018-03-01 2022-01-05 株式会社Sumco エピタキシャルシリコンウェーハの製造方法およびエピタキシャルシリコンウェーハ
JP6930459B2 (ja) * 2018-03-01 2021-09-01 株式会社Sumco 半導体エピタキシャルウェーハの製造方法
JP7067465B2 (ja) * 2018-12-27 2022-05-16 株式会社Sumco 半導体ウェーハの評価方法及び半導体ウェーハの製造方法
JP6988843B2 (ja) * 2019-02-22 2022-01-05 株式会社Sumco 半導体エピタキシャルウェーハ及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060093753A1 (en) * 2004-10-29 2006-05-04 Nickel Janice H Method of engineering a property of an interface
JP2008103664A (ja) * 2006-09-20 2008-05-01 Fujifilm Corp 裏面照射型撮像素子の製造方法および裏面照射型撮像素子、並びにこれを備えた撮像装置
US7749849B2 (en) * 2007-12-18 2010-07-06 Micron Technology, Inc. Methods of selectively oxidizing semiconductor structures, and structures resulting therefrom
JP2010114409A (ja) * 2008-10-10 2010-05-20 Sony Corp Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置
US20100200774A1 (en) * 2009-02-09 2010-08-12 Tel Epion Inc. Multi-sequence film deposition and growth using gas cluster ion beam processing
DE112012002072B4 (de) * 2011-05-13 2023-11-16 Sumco Corp. Verfahren zur Herstellung eines epitaktischen Siliciumwafers, epitaktischer Siliciumwafer und Verfahren zur Herstellung einer Festkörperbildaufnahmevorrichtung
JP6278591B2 (ja) * 2012-11-13 2018-02-14 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP5799935B2 (ja) * 2012-11-13 2015-10-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP6516957B2 (ja) * 2013-09-04 2019-05-22 株式会社Sumco エピタキシャルウェーハの製造方法及び貼り合わせウェーハの製造方法
JP6056772B2 (ja) * 2014-01-07 2017-01-11 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200044930A (ko) * 2017-12-26 2020-04-29 가부시키가이샤 사무코 에피택셜 실리콘 웨이퍼의 제조 방법, 에피택셜 실리콘 웨이퍼, 및 고체 촬상 소자의 제조 방법
US11245014B2 (en) 2017-12-26 2022-02-08 Sumco Corporation Method of producing epitaxial silicon wafer, epitaxial silicon wafer, and method of producing solid-state imaging device
KR20190104856A (ko) * 2018-03-01 2019-09-11 가부시키가이샤 사무코 반도체 에피택셜 웨이퍼의 제조 방법

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Publication number Publication date
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