JP2013138059A - 複合基板そのおよび製造方法 - Google Patents

Abstract

【課題】 格子欠陥の少ないシリコン基板を有する複合基板を提供する。
【解決手段】 絶縁性の基板５０と、一方主面が該基板５０の上面に接合されているシリコンからなる半導体層３１とを有しており、前記半導体層３１のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている。
【選択図】 図３

Description

本発明は、シリコン層を有する複合基板に関する。

近年、半導体素子の性能向上を図るべく、寄生容量を減らす技術の開発が進められている。この寄生容量を減らす技術として、ＳＯＳ（Silicon On Sapphire）構造がある。このＳＯＳ構造を形成する方法として、例えば特許文献１に記載された技術がある。

特開平１０−１２５４７号公報

しかし、特許文献１に記載された技術では、シリコンとサファイアとの格子構造の違いによって、シリコンに格子欠陥が生じてしまっていた。

本発明は、上述の事情のもとで考え出されたものであって、格子欠陥の少ないシリコン層を有する複合基板を提供することを目的とする。

本発明の複合基板の製造方法の実施形態では、ドーパントを有するシリコンで形成された第１基板を準備する工程と、前記第１基板の主面に、前記第１基板のドーパント濃度よりも高いドーパント濃度を有するシリコンをエピタキシャル成長させて第１半導体層を形成する工程と、前記第１半導体層の主面にシリコンをエピタキシャル成長させて第２半導体層を形成する工程と、前記第２半導体層に絶縁材料からなる第２基板を貼り合わせる工程と、次いで、前記第１基板を除去して、前記第１半導体層を露出させる工程と、次いで、前記第１半導体層側からエッチャントを用いて前記第２半導体層の厚みの途中まで選択エッチングする工程とを備えており、前記エッチャントに、前記第１半導体層のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度において、シリコンに対するエッチングレートが一定値以上低下するものを用い、前記半導体層を形成する工程において、前記第２半導体層を、前記第１半導体層に接し、ドーパント濃度が前記閾値まで低下する第１領域を厚み方向に有するように形成する。

本発明の実施形態の複合基板は、絶縁性の基板と、該基板の上面に一方主面が接合されているシリコンからなる半導体層とを有しており、前記半導体層のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている。

本発明の実施形態の複合基板は、該基板の上面に一方主面が接合されているシリコンからなる半導体層とを有しており、前記半導体層のドーパント濃度は、厚み方向の途中から、他方主面側および前記基板側に近づくにつれて高くなっている。

本発明によれば、格子欠陥の少ないシリコン層を有する複合基板を提供することができる。

（ａ）〜（ｃ）は本発明の１つの実施形態に係る複合基板の製造方法の製造工程を示す断面図である。 （ａ）〜（ｄ）は図１の後の製造工程を示す断面図である。 （ａ）は本発明の１つの実施形態に係る複合基板の概略構成を示す平面図であり、（ｂ）は複合基板を斜視した部分断面図である。 （ａ），（ｂ）はそれぞれ、本発明の他の実施形態に係る複合基板の製造方法であって、図１（ｃ）に変わる工程を示す断面図である。 （ａ）は本発明の他の実施形態に係る複合基板の概略構成を示す平面図であり、（ｂ）は複合基板を斜視した部分断面図である。

本発明の複合基板の製造方法の実施形態の一例について、図面を参照しつつ、説明する。

まず、図１（ａ）に示したように、シリコン（Ｓｉ）で形成された第１基板１０を準備する。この第１基板１０のシリコンとしては、０．０４Ω・ｃｍ以上の抵抗値を有するものが用いられる。この例では、１Ω・ｃｍ以上の抵抗値を有するものが用いられる。このような抵抗値を実現するためには、例えば不純物としてＢを１×１０^１６〔ａｔｏｍｓ／ｃｍ^３〕以下の濃度で含むものとすればよい。

次に、図１（ｂ）に示したように、第１基板１０の主面１０ａに、シリコンをエピタキシャル成長させて第１半導体層２０を形成する。このエピタキシャル成長の方法としては、第１基板１０を加熱しながら、当該第１基板１０の表面に気体状のシリコン化合物を通過させて熱分解させて成長させる熱化学気相成長法（熱ＣＶＤ法）などの種々の方法を採用できる。この第１半導体層２０は、シリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。

ここで、第１半導体層２０のドーパント濃度は、第１基板１０のドーパント濃度および後述の閾値よりも高いドーパント濃度とする。具体的に例示すると、相対的に高濃度のｐ^＋＋およびｎ^＋＋、ならびに中濃度のｐ^＋およびｎ^＋のものが採用できる。ｐ^＋＋のドーパント濃度としては、１×１０^１８以上１×１０^２１〔ａｔｏｍｓ／ｃｍ^３〕以下の範囲が挙げられる。ｐ^＋のドーパント濃度としては、１×１０^１６以上１×１０^１８〔ａｔｏｍｓ／ｃｍ^３〕未満の範囲が挙げられる。ｎ^＋＋のドーパント濃度としては、５×１０^１７以上１×１０^２１〔ａｔｏｍｓ／ｃｍ^３〕以下の範囲が挙げられる。ｎ^＋のドーパント濃度としては、５×１０^１５以上５×１０^１７〔ａｔｏｍｓ／ｃｍ^３〕未満の範囲が挙げられる。本実施形態では、ｐ型でドーパント濃度がｐ^＋＋のものを第１基板として採用する。具体的には、ドーパント濃度が１０^１９〔ａｔｏｍｓ／ｃｍ^３〕以上としている。なお、「ｐ」および「ｎ」の右上に記載している「＋＋」および「＋」の記載は、シリコンの抵抗値を基準とするものである。

ここで、第１半導体層２０のドーパント濃度は、厚み方向に一定であっても分布を持っていてもよい。例えば、厚み方向の途中から両主面側に離れるに連れてドーパント濃度が低下するような分布をもっていてもよい。このようなドーパント濃度の調整は、例えば、エピタキシャル成長させる際に供給する不純物量を調整することで実現することができる。

このような第１半導体層２０の厚みは特に限定されないが、後述の第２基板５０のうねりや厚みのばらつき以上の厚みを有することが好ましい。例えば、１０μｍ以上とすればよい。

次に、第１半導体層２０の矢印Ｄ１方向側の上面（主面）に、シリコンをエピタキシャル成長させ、図１（ｃ）に示したように第２半導体層３０を形成する。このエピタキシャル成長の方法としては、第１基板１０を加熱しながら、当該第１基板１０の表面に気体状のシリコン化合物を通過させて熱分解させて成長させる熱化学気相成長法（熱ＣＶＤ法）などの種々の方法を採用できる。この第２半導体層３０は、第１半導体層２０を介してシリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。

この第２半導体層３０としては、ｐ型またはｎ型のシリコンで、且つ第１基板１０よりもドーパントが少ないものを採用できる。この第２半導体層３０は、第１基板１０側から上面側に向かって、ドーパント濃度が徐々に薄くなるように形成される。この第２半導体層３０の上面部は、相対的に低濃度のｐ⁻およびｎ⁻のドーパント濃度、ならびにノンドープのいずれか１つとなるように形成される。ｐ⁻のドーパント濃度としては、１×１０^１６〔ａｔｏｍｓ／ｃｍ^３〕未満の範囲が挙げられる。ｎ⁻のドーパント濃度としては、５×１０^１５〔ａｔｏｍｓ／ｃｍ^３〕未満の範囲が挙げられる。ここで「ノンドープのシリコン」としているものは、単に不純物を意図してドープしないシリコンであって、不純物を含まない真性シリコンに限られるものではない。本実施形態の第２半導体層３０は、ｐ型のシリコンを採用し、上面部のドーパント濃度がｐ⁻となるように形成する。なお、「ｐ」および「ｎ」の右上に記載している「−」の記載は、シリコンの抵抗値を基準とするものである。この第２半導体層３０のドーパント濃度は、エピタキシャル成長させる際の不純物の供給量を調整することで制御できる。この不純物の供給をゼロにすることで、ノンドープのシリコンを形成することができる。また、エピタキシャル成長させる際に生じるドーパントの拡散減少によって、ドーパント濃度の徐々に変化させてもよい。

このように第２半導体層３０を構成することにより、第２半導体層３０は、その厚み方向においてドーパント濃度の分布をもつこととなる。言い換えると、第２半導体層３０は、少なくとも、厚み方向において第１半導体層２０に接する第１領域３０ｘを有するように形成されている。この第１領域３０ｘは、第１半導体層２０から離れるにつれてドーパント濃度が後述の閾値まで低下するように形成されている。本実施形態では、第１領域３０ｘから離れるにつれ、ドーパント濃度は閾値からも低下し続けるものとなる。

このような第２半導体層３０の厚みは、特に限定されないが、２μｍ以上とすることが好ましい。このような厚みにより、第２半導体層３０を、不純物を供給せずに、第１半導体層２０からドーパントを拡散させながらエピタキシャル成長させる場合であっても、第１領域３０ｘを確実に形成することができるためである。なお、第１領域３０ｘの厚みとしては０．５μｍ〜０．７μｍが例示できる。

上述の工程において、第２半導体層３０は、ドーパントの拡散濃度が飽和するまでエピタキシャル成長をしなくてもよい。この場合、形成したエピタキシャル層は、ドーパント濃度が第１半導体層２０側から徐々に変化する遷移領域のみで構成されることとなる。例えば、エッチング液のエッチングの速度が大きく変化する境界的なドーパント濃度(閾値)を少し超えた程度に、エピタキシャル層のドーパント濃度を留めておくことによって、当該エピタキシャル層の厚みをエッチングによって、より薄くできる。

上述の工程を経ることにより、第１基板１０の一主面１０ａ上に第１半導体層２０，第２半導体層３０を順に積層させた基体４０を準備することができる。

次に、図２（ａ）に示したように、絶縁性の第２基板５０を準備する。この第２基板５０の形成材料としては、酸化アルミニウム単結晶（サファイア）、炭化シリコンなどを用
いることができる。本実施形態では、第２基板５０としてサファイアを採用する。

次に、図２（ｂ）に示したように、第２基板５０と、第２半導体層３０のＤ１方向の主面（第１基板１０と反対側に位置する主面）とを貼り合わせる。貼り合わせの方法としては、貼り合わせる面の表面を活性化して接合する方法、および静電気力を利用して接合する方法が挙げられる。表面の活性化する方法としては、例えば真空中でイオンビームや中性子ビームを照射して表面をエッチングして活性化する方法、化学溶液で表面をエッチングして活性化する方法などが挙げられる。この接合を常温下で行ってもよい。

なお、この接合は、樹脂系などの接着剤を使用しない方法によるものであり、原子間力などを利用した固相接合（Solid State Bonding）によって、第２半導体層３０と第２基板５０とが直接的に接合される。この直接的な接合に際しては、第２半導体層３０と第２基板５０との間に混成層が形成される場合もある。この固相接合によって接合する場合、第２半導体層３０および第２基板５０は、接合する面の面粗さが小さいことが好ましい。この面荒さは、例えば算術平均粗さＲａで表される。この算術平均粗さＲａの範囲としては、１０ｎｍ未満が挙げられる。算術平均粗さを小さくすることによって、互いに接合する際に加える圧力を小さくすることができる。

ここまでの工程を経ることによって、第１基板１０と第２基板５０との間に、半導体層２０，３０を有する中間製造物ができる。

次に、中間製造物を矢印Ｄ２方向側（第１基板１０側）から加工して、図２（ｃ）に示したように第１基板１０を除去して１半導体層２０を露出させる。この第１基板１０を除去する加工方法としては、例えば砥粒研磨、化学エッチング、イオンビームエッチングなど種々のものが採用でき、複数の方法を組み合わせてもよい。このとき、第１基板１０とともに、厚み方向において第１半導体層２０の一部が除去されてもよい。

次に、図２（ｄ）に示すように、エッチャント（エッチング液）を用いて第１半導体層２０側から第２半導体層３０の厚みの途中までエッチングを行なう。このエッチングでは、ドーパント濃度の違いによってエッチングの速度が大きく変化する、選択性のエッチング液を採用することで可能となる。この選択性のエッチング液としては、例えばフッ酸、硝酸、および酢酸の混合液、ならびにフッ酸、硝酸、および水の混合液などが挙げられる。本実施形態では、フッ酸、硝酸、および酢酸の混合液をエッチング液として採用する。これらの溶液の混合比によりエッチングレートやドーパント濃度に対するエッチングレートの変化の様子（すなわち閾値によるエッチング速度の低下割合、変化の急峻度）が変化するため、所望の条件に合わせればよいが、例えば、順に１：３：８の割合で混合させればよい。なお、上述のようなエッチャント調整の観点から、第１基板１０、第１半導体層２０、第２半導体層３０はｐ型またはｎ型の一方に統一するように、ドーパントを選択することが好ましい。そして、このエッチャントは、第１半導体層２０のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度において、シリコンに対するエッチングレートが一定値以上低下するように調整されている。ここで、「エッチングレートが一定値以上低下する」とは、エッチングレートとドーパント濃度との関係を示すグラフを作成したときに、変曲点となるような場合や、閾値においてエッチングレートが１／１０以上低下するような場合を指す。この例では、このエッチング液は、ｐ型シリコンを採用している本実施形態において、閾値となるドーパント濃度が７×１０^１７〜２×１０^１８［ａｔｏｍｓ／ｃｍ^３］を境にしてエッチング速度が著しく低下するように調整されている。具体的には、閾値を境にしてエッチングレートが１／１０００以上低下するように設定されている。

なお、選択性のエッチングをする他の法としては、５％程度のフッ化水素溶液内での電
界エッチング法、ＫＯＨ溶液でのパルス電極陽極酸化法などが挙げられる。この第２半導体層３０は、第１領域３０ｘがエッチングされることとなる。ここでは、エッチングによって厚みが薄くなった第２半導体層の部分を、機能層３１とする。この機能層３１の厚みとしては、例えば数百ナノメートルから２ミクロン程度の範囲が挙げられる。

ここまでの工程を経ることによって、図３に示したような、絶縁性の基板５０の矢印Ｄ２方向側の上面に、半導体層３１が積層された複合基板６０を製造することができる。言い換えると、この複合基板６０は、基板５０の矢印Ｄ２方向側の上面に半導体層３１の一方主面が接合されている。この半導体層２１のドーパント濃度は、他方主面側に比べて接合側（一方主面側，基板５０側）が低くなっている。また、ドーパント濃度を電気抵抗の大きさとして考えた場合、この半導体層２１の電気抵抗は、表面側（他方主面側）から接合側（一方主面側，基板５０側）に近づくにつれて小さくなっている。図３において、絶縁性の基板５０は、上述の製造方法を経た第２基板５０を指し、半導体層２１は、上述の製造方法を経て、第２半導体層３０が薄層化された機能層３１を指すものである。

上述の製造方法では、第２基板５０に接合する前に、当該第２基板５０に接合する側の面に機能層３１となる第２半導体層３０のドーパント濃度の勾配を形成している。このように接合前に勾配を形成することによって、接合後に勾配を形成する場合に比べて、第２基板５０の上面に形成する機能層３１の厚みのバラツキを低減することができる。接合後に勾配を形成すると、第１基板１０の下面から加工することになるので、当該第１基板１０の厚みのバラツキによる影響を受けたり、第２基板５０の反りによる影響を受けたりするからである。第１基板１０の厚みのバラツキ量、および第２基板５０の反り量の少なくとも一方よりも厚みの薄い機能層を形成する場合は、特に有効になる。なお、サファイアウエハは、一般的に±１０〔μｍ〕の厚みバラツキがあると言われている。この厚みバラツキは、ＳＯＳ基板のシリコンに求められている厚みである、数十ナノメートルから数百ナノメートルのサブミクロンの値に比べてとても大きい。

上述の工程では、第２半導体層３０のうち、第２基板５０側においてもっともドーパント濃度が低く電気抵抗が高いものとなっている。このような構成により、複合基板６０の機能層３１に半導体素子機能部を形成したときに寄生容量やノイズの少ない優れた特性を実現することができる。

また、上述の工程を経ることにより、機能層３１の面内における厚みばらつきを低減させることができる。本効果について詳述する。

高品質な機能層３１を実現させるためには、単結晶のＳｉ基板を用いる必要がある。一方、生産性よく、かつ精度よく、所望の厚みの機能層を得るためには、基体４０をドーパント濃度の違いを利用して薄層化させる有効である。すなわち、厚み方向に、閾値以上のドーパント濃度を有する領域と閾値以下のドーパント濃度を有する領域とを有するようにドーパント濃度に違いを出す必要がある。このような所望のドーパント濃度の違いを所望の厚み位置に形成するために、Ｓｉ単結晶基板上にエピタキシャル成長させている。ここで、Ｓｉ基板自体を高いドーパント濃度（抵抗値０．０４未満）を有するものを用いると、Ｓｉ単結晶基板には、基板の製造時に生じる、面内における同心円状のドーパント濃度分布を有するものとなる。このような基板上にエピタキシャル成長させた半導体層は、基板のドーパント濃度分布を反映させ、面内において同心円状の濃度分布を有するものとなる。以上より、高いドーパント濃度を有するＳｉ基板を、ドーパント濃度の違いを利用したエッチングに用いる場合には、面内においてエッチングレートに差異が生じ、その結果、面内において均一な厚みの機能層３１を実現することは困難である。

これに対して、本実施形態によれば、第１半導体層２０が第１基板１０に比べ高いドー
パント濃度を有しているため、第１基板１０から第１半導体層２０、第２半導体層３０へのドーパント拡散は発生せず、その結果、第１基板１０が例え面内においてドーパントの濃度分布を有していたとしても第１半導体層２０、第２半導体層３０にその分布が反映することはない。このため、機能層３１の面内における厚みのバラつきも抑制することができる。さらに、同心円状のドーパント濃度分布が発生しない範囲のドーパント濃度の基板を第１基板１０として用いるときには、その上に形成するエピタキシャル層（第１半導体層２０、第２半導体層３０）は、面内においてドーパント濃度のばらつきをより確実に抑制することができ、その結果、機能層３１の面内における厚みのバラつきも抑制することができる。すなわち、高品質で厚みのばらつきの少ない機能層を実現するためには、Ｓｉ単結晶基板を用い、かつその上に閾値およびＳｉ単結晶基板のドーパント濃度を越える高いドーパント濃度を有する第１半導体層２０を形成し、その上に第１領域３０ｘを有する第２半導体層３０を形成することで、初めて実現することができる。

複合基板６０の製造後に、当該複合基板６０を精密研磨してもよい。この精密研磨によって、機能層３１の厚みの均一性を向上させることができる。この精密エッチングに用いるエッチング手段としては、例えばドライエッチングが挙げられる。このドライエッチングには、化学的な反応によるものと、物理的な衝突によるものとが含まれる。化学的な反応を利用するものとしては、反応性の気体（ガス）、イオンおよびイオンビーム、ならびにラジカルを利用するものなどが挙げられる。この反応性イオンに使われるエッチングガスとしては、六フッ化硫黄（ＳＦ_６）、四フッ化炭素（ＣＦ_４）などが挙げられる。また、物理的な衝突によるものとしては、イオンビームを利用するものが挙げられる。このイオンビームを利用するものには、ガス・クラスタ・イオンビーム（Gas Cluster Ion Beam；ＧＣＩＢ）を用いた方法が含まれている。これらのエッチング手段を用いて狭い領域をエッチングしながら、可動ステージで基板素材２０Ｘを走査することで、大面積の素材基板であっても良好に精密エッチングをすることができる。

上述の工程では、基板等を洗浄する工程を明記していないが、必要に応じて基板の洗浄をしてもよい。基板の洗浄方法としては、超音波を用いた洗浄、有機溶媒を用いた洗浄、化学薬品を用いた洗浄、およびＯ_２アッシングを用いた洗浄などの種々の方法が挙げられる。これらの洗浄方法は、組み合わせて採用してもよい。

上述の例では、第２半導体層３０は、第１半導体層２０から離れるにつれて連続的にドーパント濃度が低下し続ける場合を例に説明したが、第１領域３０ｘを有していればよく、この例に限定されない。例えば、第２半導体層２０のうち、第１領域３０ｘ挟んで第１半導体層２０と反対側に位置する領域のドーパント濃度は、閾値以上となってもよいし、閾値と同程度の値としてもよいし、厚み方向において段階的に変化するものであってもよい。

（変形例：第１基板１０）
上述の例では、第１基板１０の抵抗値が１Ω・ｃｍ以上である場合を例に説明したが、上述の通り、第１基板１０は第１半導体層２０よりもドーパント濃度が低ければ問題ない。例えば、面内において同心円状のドーパント濃度分布が生じないような、抵抗値が０．０４Ω・ｃｍ以上であることが好ましい。例えば、０．０４〜０．０８Ω・ｃｍ程度としたときには、ドーパントを１０^１６〔ａｔｏｍｓ／ｃｍ^３〕オーダーで含むものとなり、第１半導体層２０を露出させる工程において、選択エッチングを行なう工程において使用するエッチャントと同じエッチャントを用いて、第１半導体層２０を露出させる工程と選択エッチングを行なう工程とを連続的に行なうことができる。また、第１基板１０は第１半導体層２０に比べて厚みが厚いため、エッチングレートを重視して、選択エッチングを行なう工程で用いるエッチャントとは異なる第２のエッチャントを用いてもよい。第２のエッチャントとしては、ドーパント濃度の違いを利用して選択的にエッチングするもので
あり、例えば、フッ酸、硝酸、および酢酸を、順に２：３：５の割合で混合した混合液を用いればよい。

このように、第１基板１０がドーパントを１０^１６〔ａｔｏｍｓ／ｃｍ^３〕オーダーで含むものとすることで、第１半導体層２０を露出させる工程において、第１基板１０を機械的に除去するのではなくエッチャントにより除去することができる。これにより、第２基板５０の平坦度の影響によらず、第１基板１０を除去することができる。この場合には、第１半導体層２０の厚みも第２基板５０の平坦度以下の厚みとすることができる。

（変形例：第２半導体層３０）
上述の例では、第２半導体層３０は、第１半導体層２０から離れるにつれて連続的にドーパント濃度が低下し続ける場合を例に説明したが、第１領域３０ｘを有していればよく、この例に限定されない。例えば、第２半導体層３０のうち、第１領域３０ｘを挟んで第１半導体層２０と反対側に位置する領域のドーパント濃度は、閾値以上となってもよいし、閾値と同程度の値としてもよいし、厚み方向において段階的に変化するものであってもよい。

（変形例：第１領域３０ｘ）
上述の例では、第１領域３０ｘは、第１半導体層２０から離れるに連れてドーパント濃度が閾値まで低下する場合について説明したが、厚み方向において、第１領域３０ｘは、ドーパント濃度が閾値以上の領域から閾値まで低下するような分布をもっていればよい。すなわち、第１半導体層２０から離れるに連れてドーパント濃度が上昇してから閾値まで低下するような分布を有するものとしてもよいし、第１半導体層２０側から一定区間においてはドーパント濃度が一定でありその後閾値まで低下するような分布を有するものとしてもよいし、厚み方向において段階的に変化するようなものであってもよい。

（第２の実施形態）
図４〜６は、本発明の第２の実施形態の例の複合基板の製造方法を模式的に示す工程図である。なお、本例においては、前述した第１の実施形態の例と異なる部分について説明し、同様の要素・工程については重複する説明を省略する。

本実施形態の基体４０Ａは、第２半導体層３０Ａを有する点で基体４０と異なる。このため、第２半導体層３０Ａを形成する工程を中心に説明する。

図１（ａ），（ｂ）と同様の工程を経た後に、第１半導体層２０の矢印Ｄ１方向側の上面に、シリコンをエピタキシャル成長させ、第２半導体層３０Ａを形成する。第２半導体層３０Ａは、第１基板１０側から順に、第１部分半導体層３０ａと第２部分半導体層３０ｂを積層して形成される。具体的には、まず、図４（ａ）に示したように第１部分半導体層３０ａを形成する。この第１部分半導体層３０ａは、図１（ｃ）における第２半導体層２０とほぼ同様に形成することができる。すなわち、第１部分半導体層３０ａは、その第１半導体層２０と接する部位に第１領域３０ｘを有するものである。

次に、第１部分半導体層３０ａの矢印Ｄ１方向側の上面に、シリコンをエピタキシャル成長させ、図４（ｂ）に示したように第２部分半導体層３０ｂを形成する。この第２部分半導体層３０ｂは、シリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。

この第２部分半導体層３０ｂとしては、ｐ型またはｎ型のシリコンで、且つ第１部分半導体層３０ａよりもドーパントが多いものを採用できる。この第２部分半導体層３０ｂは、第１部分半導体層３０ａ側から矢印Ｄ１方向側の上面側に向かって、ドーパント濃度が
徐々に濃くなるように形成される。この第２部分半導体層３０ｂの上面部は、ｎ^＋＋、ｎ^＋、ｐ^＋、およびｐ^＋＋のいずれか１つのドーパント濃度となるように形成される。本実施形態の第２部分半導体層３０ｂは、ｐ型のシリコンを採用し、上面部のドーパント濃度がｐ^＋＋となるように形成する。

ここでは、第１部分半導体層３０ａと第２部分半導体層３０ｂとを別々に形成しているが、連続的に成長させてもよい。第１部分半導体層３０ａと第２部分半導体層３０ｂとを一体的に形成するには、不純物の供給量の調整することで形成できる。この一体的な半導体層３０Ａでは、ドーパント濃度の増減が変わる変曲点を境にして、第１部分半導体層３０ａと第２部分半導体層３０ｂとに分かれているものと考えられる。

このようにして形成した第２半導体層３０Ａは、厚み方向の途中のドーパント濃度が最も低くなり、上面側および下面側（第１基板１０側）に近づくにつれてドーパント濃度が高くなる。すなわち、第２半導体層３０Ａは、厚み方向において、第１基板１０側に、第１領域３０ｘを有し、第１基板１０と反対側の主面側に第２領域３０ｙを有するものとなる。第２領域３０ｙは、厚み方向において、第１基板１０と反対側の主面から第１基板１０側に向かうに連れてドーパント濃度が低下するように形成されている。この例では、さらに、第２領域３０ｙの第１基板１０と反対側の主面におけるドーパント濃度は閾値よりも高くなっている。そして、第１領域３０ｘと第２領域３０ｙとの間には、ドーパント濃度が閾値以下である中間領域３０ｚを有している。

上述の工程において、第１部分半導体層３０ａおよび第２部分半導体層３０ｂは、ドーパントの拡散濃度が飽和するまでエピタキシャル成長をしなくてもよい。

このように第２半導体層３０Ａを形成した後に、図２（ａ）〜（ｄ）と同様の工程を経ることにより、図５に示すような、第２基板５０上に、第２半導体層２０Ａのうち中間領域３０ｚと第２領域３０ｙとからなる、機能層３１Ａを有する複合基板６０Ａを製造することができる。ここで、第２基板５０は絶縁性の基板であり、機能層３１Ａは、一方主面が第２基板に接合され、かつ、そのドーパント濃度は、厚み方向の途中から、他方主面側および基板５０側に近づくにつれて高くなっている、半導体層である。言い換えると、この複合基板６０Ａは、この半導体層３１Ａのドーパントは、矢印方向Ｄ１，Ｄ２の途中が両端側に比べて少なくなっている。逆に、この機能層のドーパントは、厚み方向の途中から両端側に近づくにつれて多くなっている。加えて、ドーパント濃度を電気抵抗の大きさとして考えた場合、この機能層の電気抵抗は、厚み方向の途中部から両端側に近づくにつれて小さくなっている。

上述の製造方法では、第２基板５０に接合する前に、当該第２基板５０に接合する側の面にドーパント濃度の勾配を形成している。このように接合前に勾配を形成することによって、接合後に勾配を形成する場合に比べて、第２基板５０の上面に形成する機能層の厚みのバラツキを低減することができる。接合後に勾配を形成すると、第１基板１０の下面から加工することになるので、当該第１基板１０の厚みのバラツキによる影響を受けたり、第２基板５０の反りによる影響を受けたりするからである。第１基板１０の厚みのバラツキ量、および第２基板５０の反り量の少なくとも一方よりも厚みの薄い機能層を形成する場合は、特に有効になる。

上述の製造方法のように、半導体層２０Ａの厚み方向におけるドーパント濃度を設計することにより、機能層として残す部分のドーパント濃度を自由に設計できる。例えば、機能層として閾値以上のドーパント濃度を必要とする場合であっても、所望のドーパント濃度を有する機能層を所望の厚みで精度よく製造することができるものとなる。

上述の例では、第２半導体層３０Ａは、第１領域３０ｘと第２領域３０ｙとの間に中間領域３０ｚを有するものとしたが、第２基板３０と接合する前に、第２半導体層２０ｂの第２領域を除去するエッチング工程を設けたが、中間層３０ｚのないものとしてもよい。その場合には、機能層として低抵抗の層を残すことができる。

また、上述の例では、第２半導体層３０Ａをそのまま第２基板５０に接合したが、両者を接合する前に、半導体層３０Ａの第２部分半導体層３０ｂを矢印Ｄ１方向側からエッチングし、厚みを薄くしてもよい。すなわち、第２領域３０ｙを除去してもよい。このエッチングでは、ドーパント濃度の違いによってエッチングの速度が大きく変化する、選択性のエッチング液を採用することで可能となる。この選択性のエッチングは、第１の実施形態におけるエッチャントと同様に、フッ酸、硝酸、および酢酸の混合液をエッチャントとして採用すればよい。このような工程を追加することにより、機能層として高抵抗の層を残すことができる。

上述の例では、第２領域３０ｙは、第１基板１０と反対側の主面において閾値以上のドーパント濃度を有するように形成したが、閾値以下であってもよい。

（第１の実施形態と第２実施形態の変形例）
上述の各実施形態の例において、第２半導体層３０，３０Ａと第２基板５０とを接合する際に、半導体層３０，３０Ａのうち第１基板１０と反対側の主面をアモルファス状態としてもよい。

また、第２半導体層３０，３０Ａを、第２基板５０のうねり以上の厚みを有するように形成することが好ましい。このように形成することにより、第２基板５０のうねりによらず、所望の厚みの機能層３１，３１Ａを形成することができる。

１０・・・第１基板
２０・・・第１半導体層
３０・・・第２半導体層
３０ｘ・・第１領域
３０ｙ・・第２領域
３０ｚ・・中間領域
４０・・・基体
５０・・・第２基板
６０・・・複合基板

Claims (13)

1. ドーパントを有するシリコンで形成された第１基板を準備する工程と、
   前記第１基板の主面に、前記第１基板のドーパント濃度よりも高いドーパント濃度を有するシリコンをエピタキシャル成長させて第１半導体層を形成する工程と、
   前記第１半導体層の主面にシリコンをエピタキシャル成長させて第２半導体層を形成する工程と、
   前記第２半導体層に絶縁材料からなる第２基板を貼り合わせる工程と、
   次いで、前記第１基板を除去して、前記第１半導体層を露出させる工程と、
   次いで、前記第１半導体層側からエッチャントを用いて前記第２半導体層の厚みの途中まで選択エッチングする工程とを備えており、
   前記エッチャントに、前記第１半導体層のドーパント濃度よりも低いドーパント濃度である閾値のドーパント濃度において、シリコンに対するエッチングレートが一定値以上低下するものを用い、
   前記半導体層を形成する工程において、前記第２半導体層を、前記第１半導体層に接し、ドーパント濃度が前記閾値まで低下する第１領域を厚み方向に有するように形成する、複合基板の製造方法。
2. 前記第２半導体層を形成する工程において、前記第２半導体層を、前記第１半導体層から離れるにつれてドーパント濃度が低下するように形成する、請求項１記載の複合基板の製造方法。
3. 前記第２半導体層を形成する工程において、前記第２半導体層のエピタキシャル成長を、前記第１半導体層から前記ドーパントを拡散させながら行ない、拡散によるドーパント濃度が飽和する前に終わらせる、請求項２に記載の複合基板の製造方法。
4. 前記第２半導体層を形成する工程において、前記第２半導体層を、前記第１半導体層と反対側の主面から前記第１半導体層側に向かって、ドーパント濃度が低下する第２領域を厚み方向に有するように形成する、請求項１に記載の複合基板の製造方法。
5. 前記第２半導体層を形成する工程において、前記第２半導体層を、前記第２領域の前記第１半導体層と反対側の主面におけるドーパント濃度が前記閾値よりも高くなるように形成する、請求項４記載の複合基板の製造方法。
6. 前記第２半導体層を形成する工程において、前記第２半導体層を、前記第１領域と前記第２領域との間に、ドーパント濃度が前記閾値以下である中間領域を有するように形成する、請求項４または５に記載の複合基板の製造方法。
7. 前記第２半導体層を形成する工程において、前記第２半導体層を厚みが前記第２基板の平坦度以上の厚みとなるように形成する、請求項１乃至６のいずれかに記載の複合基板の製造方法。
8. 前記第２基板を貼り合わせる工程において、前記第２半導体層および前記第２基板の貼り合わせる主面同士を活性化して常温で接触させることによって両者を貼り合わせる、請求項１乃至７のいずれかに記載の複合基板の製造方法。
9. 前記第２基板を貼り合わせる工程において、前記第２半導体層の主面をアモルファス状態にしてから貼り合わせる、請求項１乃至８のいずれかに記載の複合基板の製造方法。
10. 前記第１半導体層を形成する工程において、前記第１半導体層を１０μｍ以上の厚みを
    有するように形成する、請求項１乃至９のいずれかに記載の複合基板の製造方法。
11. 前記第１半導体層を露出させる工程において、第２のエッチャントを用いて前記第１基板を除去する、請求項１記載の複合基板の製造方法。
12. 絶縁性の基板と、該基板の上面に一方主面が接合されている、シリコンからなる半導体層とを有しており、
    前記半導体層のドーパント濃度は、他方主面から前記基板側に近づくにつれて低くなっている、複合基板。
13. 絶縁性の基板と、該基板の上面に一方主面が接合されている、シリコンからなる半導体層とを有しており、
    前記半導体層のドーパント濃度は、厚み方向の途中から他方主面側および前記基板側に近づくにつれて高くなっている、複合基板。
    

Images