JP2017216411A - 接合ウェーハの製造方法および接合ウェーハ - Google Patents
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(1)シリコンからなる活性層用ウェーハの貼合せ面と、シリコンからなる支持基板用ウェーハの貼合せ面とを直接貼合せた接合ウェーハの製造方法であって、真空常温下にて、前記活性層用ウェーハの貼合せ面および前記支持基板用ウェーハの貼合せ面の活性化処理を施す活性化処理工程と、該活性化処理工程に引き続き、真空常温下にて、前記活性層用ウェーハの貼合せ面および前記支持基板用ウェーハの貼合せ面を互いに接触させることで前記活性層用ウェーハと、前記支持基板用ウェーハとを貼合せる貼合せ工程と、を含み、前記貼合せ工程において、前記活性層用ウェーハと前記支持基板用ウェーハとの界面にミスフィット転位が形成されるように前記貼合せを行うことを特徴とする接合ウェーハの製造方法。
以下、図面を参照して、本発明の実施形態について説明する。図1は、本発明の第1実施形態に従う接合ウェーハ100の製造方法のフローチャートを示している。本実施形態に従う接合ウェーハ100の製造方法は、シリコンからなる活性層用ウェーハ10の貼合せ面10Aと、シリコンからなる支持基板用ウェーハ20の貼合せ面20Aとを直接貼合せた接合ウェーハ100の製造方法である。本実施形態において、真空常温下にて、活性層用ウェーハ10の貼合せ面10Aおよび支持基板用ウェーハ20の貼合せ面20Aの活性化処理を施す活性化処理工程をまず行う(図1(A),(B))。該活性化処理工程に引き続き、真空常温下にて、活性層用ウェーハ10の貼合せ面10Aおよび支持基板用ウェーハ20の貼合せ面20Aを互いに接触させることで、活性層用ウェーハ10と、支持基板用ウェーハ20とを貼合せる貼合せ工程を行う(図1(C))。
また、本発明は、エピタキシャルシリコンウェーハにも適用可能である。図4(A)に示すように、活性層用ウェーハ10は、シリコンウェーハ10Bと、該シリコンウェーハ10Bの表面に設けられたエピタキシャルシリコン層10Eとを有し、活性層用ウェーハ10の貼合せ面10Aが、エピタキシャルシリコン層10Eの表面であることが好ましい。エピタキシャルシリコン層10Eは、支持基板となるシリコンウェーハ10Bをエピタキシャル成長させることによって形成することができる。例えば、水素(H)をキャリアガスとして、ジクロロシラン(H2Cl2Si)、トリクロロシラン(HCl3Si)等のソースガスをチャンバ内に導入し、使用するソースガスによっても成長温度は異なるが、概ね1000〜1200℃の温度範囲の温度でCVD(Chemical Vapor Deposition)法により、シリコンウェーハ10B上にエピタキシャルシリコン層10Eをエピタキシャル成長させることができる。エピタキシャルシリコン層10Eの厚みは、特に限定されず、デバイス形成領域の仕様に基づいて適切に設定すればよい。
次に、本発明に従う接合ウェーハ100,200について説明する。接合ウェーハ100は、シリコンからなる支持基板用ウェーハ20と、該支持基板用ウェーハ20の表面に設けられた、シリコンからなる活性層用ウェーハ10と、を有し、活性層用ウェーハ10と支持基板用ウェーハ20との界面にミスフィット転位が存在することを特徴とする。界面に存在するミスフィット転位は、有効なゲッタリングサイトとして機能することができる。
図1,4に示したフローチャートに従って、発明例1に係る接合ウェーハ(以下、本実施例では特に「エピタキシャルウェーハ」と称する。)を製造した。まず、活性層用ウェーハとして、主面の面方位(100)面、直径:200mm、厚み:725μmのシリコンウェーハ(酸素濃度:0.5×1018atoms/cm3、ドーパント:リン、ドーパント濃度:4.4×1014atoms/cm3、目標抵抗率:10Ω・cm)を用意した。また、支持基板用ウェーハとして、主面の面方位(100)面、直径:200mm、厚み:725μmのシリコンウェーハ(酸素濃度:0.7×1017atoms/cm3、ドーパント:リン、ドーパント濃度:1.4×1014atoms/cm3、目標抵抗率:30Ω・cm)を用意した。なお、両ウェーハにはノッチが設けられている。
支持基板として、面方位の異なる(111)ウェーハを用い、ノッチ位置のずれを0°とした以外は、発明例1と同じ条件で、発明例2に係るエピタキシャルウェーハを得た。
発明例1と同じ支持基板用ウェーハ表面に、水素をキャリアガス、ジクロロシランをソースガスとして1150℃でCVD法により、エピタキシャルシリコン層(厚さ:4μm、ドーパント:リン、4.4×1014atoms/cm3、目標抵抗率:10Ω・cm)を形成し、従来例1に係るエピタキシャルウェーハを得た。
ノッチ位置のずれを0°とした以外は、発明例1と同じ条件で、比較例1に係るエピタキシャルウェーハを得た。
発明例1、従来例1および比較例1で作製したエピタキシャルウェーハについて、作製直後の状態(すなわち、作製後に熱処理を行っていない)でSIMS測定を行い、酸素の濃度プロファイルを得た。図5(A)は発明例1の、図5(B)は従来例1の、図5(C)は比較例1の酸素濃度プロファイルである。なお、図5中、エピタキシャル層表面の深さを0μmとしており、後述の図6も同様である。
発明例1、従来例1および比較例1で作製したエピタキシャルウェーハについて、デバイス形成時の熱処理を模擬し、窒素雰囲気下で熱処理(熱処理温度:1100℃、熱処理時間:2時間)を行った後、SIMS測定を行い、酸素の濃度プロファイルを得た。図6(A)は発明例1の、図6(B)は従来例1の、図6(C)は比較例1の酸素濃度プロファイルである。
発明例1,2、従来例1および比較例1のエピタキシャルウェーハのエピタキシャル層の表面を、Ni汚染液(1.0×1013atoms/cm2)を用いてスピンコート汚染法により故意に汚染し、次いで、窒素雰囲気中において900℃で30分間の熱処理を施した。次いで、ライト液へ3分間浸した後、故意汚染後のエピタキシャル層表面を光学顕微鏡で観察し、エピタキシャル層表面で観察されるピット(ニッケルシリサイド起因の表面ピット:Niピット)の発生の有無を調査した。図7(A)は発明例1の、図7(B)は発明例2の、図7(C)は従来例1の、図7(D)は比較例1の顕微鏡写真である。
発明例1と同じ条件で、参考例1に係るエピタキシャルウェーハを作製した。また、発明例1と同じ条件でエピタキシャルウェーハを作製し、さらに、窒素雰囲気下で熱処理(熱処理温度:800℃、熱処理時間:30分)を施し、参考例2に係るエピタキシャルウェーハを作製した。また、熱処理温度を900℃に変えた以外は、参考例2と同じ条件で参考例3に係るエピタキシャルウェーハを作製した。
10 活性層用ウェーハ
10A 活性層用ウェーハの貼合せ面
10B シリコンウェーハ
10E エピタキシャルシリコン層
20 支持基板用ウェーハ
20A 支持基板用ウェーハの貼合せ面
12,22 アモルファス層
50 真空常温接合装置
51 プラズマチャンバ
52 ガス導入口
53 真空ポンプ
54 パルス電圧印加装置
55A,55B ウェーハ固定台
Claims (17)
- シリコンからなる活性層用ウェーハの貼合せ面と、シリコンからなる支持基板用ウェーハの貼合せ面とを直接貼合せた接合ウェーハの製造方法であって、
真空常温下にて、前記活性層用ウェーハの貼合せ面および前記支持基板用ウェーハの貼合せ面の活性化処理を施す活性化処理工程と、
該活性化処理工程に引き続き、真空常温下にて、前記活性層用ウェーハの貼合せ面および前記支持基板用ウェーハの貼合せ面を互いに接触させることで前記活性層用ウェーハと、前記支持基板用ウェーハとを貼合せる貼合せ工程と、を含み、
前記貼合せ工程において、前記活性層用ウェーハと前記支持基板用ウェーハとの界面にミスフィット転位が形成されるように前記貼合せを行うことを特徴とする接合ウェーハの製造方法。 - 前記活性層用ウェーハおよび前記支持基板用ウェーハは、結晶軸方向を示す切り欠き部をそれぞれ有し、
前記貼合せ工程において、前記活性層用ウェーハの前記切り欠き部が、前記支持基板用ウェーハの前記切り欠き部から周方向に回転させた位置にある状態で、前記貼合せを行う、請求項1に記載の接合ウェーハの製造方法。 - 前記切り欠き部はノッチまたはオリエンテーションフラットである、請求項2に記載の接合ウェーハの製造方法。
- 前記活性層用ウェーハの貼合せ面と、前記支持基板用ウェーハの貼合せ面の面方位が互いに異なる、請求項1に記載の接合ウェーハの製造方法。
- 前記活性層用ウェーハは、シリコンウェーハと、該シリコンウェーハの表面に設けられたエピタキシャルシリコン層とを有し、
前記活性層用ウェーハの前記貼合せ面は、前記エピタキシャルシリコン層の表面である、請求項1〜4のいずれか1項に記載の接合ウェーハの製造方法。 - 前記活性層用ウェーハの前記エピタキシャルシリコン層の反対側から、前記活性層用ウェーハを研削および研磨し、前記エピタキシャルシリコン層を露出させる工程をさらに有する、請求項5に記載の接合ウェーハの製造方法。
- 前記研削および研磨は、前記エピタキシャルシリコン層の研削および研磨を含む、請求項6に記載の接合ウェーハの製造方法。
- 前記活性化処理は、前記貼合せ面に、イオン化させた中性元素を衝突させてスパッタリングする処理である、請求項1〜7のいずれか1項に記載の接合ウェーハの製造方法。
- 前記中性元素は、アルゴン、ネオン、キセノン、水素、ヘリウムおよびシリコンからなる群から選ばれる少なくとも1種である、請求項8に記載の接合ウェーハの製造方法。
- 前記活性化処理は、プラズマエッチング処理である、請求項1〜7のいずれか1項に記載の接合ウェーハの製造方法。
- 前記両貼合せ面に形成されるアモルファス層の厚みが2nm以上となるように前記活性化処理を行う、請求項1〜10のいずれか1項に記載の接合ウェーハの製造方法。
- 前記両貼合せ面に形成されるアモルファス層の厚みが10nm以上となるように前記活性化処理を行う、請求項1〜10のいずれか1項に記載の接合ウェーハの製造方法。
- シリコンからなる支持基板用ウェーハと、
該支持基板用ウェーハの表面に設けられた、シリコンからなる活性層用ウェーハと、を有し、
前記活性層用ウェーハと前記支持基板用ウェーハとの界面にミスフィット転位が存在することを特徴とする接合ウェーハ。 - 前記活性層用ウェーハおよび前記支持基板用ウェーハは、結晶軸方向を示す切り欠き部をそれぞれ有し、
前記活性層用ウェーハの前記切り欠き部が、前記支持基板用ウェーハの前記切り欠き部から周方向に回転させた位置にある、請求項13に記載の接合ウェーハ。 - 前記切り欠き部はノッチまたはオリエンテーションフラットである、請求項14に記載の接合ウェーハ。
- 前記支持基板用ウェーハの前記活性層用ウェーハ側の表面の面方位と、前記活性層用ウェーハの前記支持基板用ウェーハ側の表面の面方位とが互いに異なる、請求項13に記載の接合ウェーハ。
- 前記活性層用ウェーハは、エピタキシャルシリコン層からなる、請求項13〜16のいずれか1項に記載の接合ウェーハ。
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JP2019110225A (ja) * | 2017-12-19 | 2019-07-04 | 株式会社Sumco | 貼合せウェーハの製造方法および貼合せウェーハ |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02250329A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体デバイスおよび張り合わせ基板ならびにその製造方法 |
JP2002151370A (ja) * | 2000-11-15 | 2002-05-24 | National Institute For Materials Science | 半導体微細構造の作製方法 |
JP2002305291A (ja) * | 2001-04-06 | 2002-10-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JP2008166647A (ja) * | 2007-01-04 | 2008-07-17 | Covalent Materials Corp | 半導体基板およびその製造方法 |
JP2011054704A (ja) * | 2009-09-01 | 2011-03-17 | Sumco Corp | 貼り合わせウェーハの製造方法 |
WO2012074009A1 (ja) * | 2010-11-30 | 2012-06-07 | 京セラ株式会社 | 複合基板および製造方法 |
JP2015211130A (ja) * | 2014-04-25 | 2015-11-24 | ボンドテック株式会社 | 基板接合装置および基板接合方法 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02250329A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体デバイスおよび張り合わせ基板ならびにその製造方法 |
JP2002151370A (ja) * | 2000-11-15 | 2002-05-24 | National Institute For Materials Science | 半導体微細構造の作製方法 |
JP2002305291A (ja) * | 2001-04-06 | 2002-10-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JP2008166647A (ja) * | 2007-01-04 | 2008-07-17 | Covalent Materials Corp | 半導体基板およびその製造方法 |
JP2011054704A (ja) * | 2009-09-01 | 2011-03-17 | Sumco Corp | 貼り合わせウェーハの製造方法 |
WO2012074009A1 (ja) * | 2010-11-30 | 2012-06-07 | 京セラ株式会社 | 複合基板および製造方法 |
JP2015211130A (ja) * | 2014-04-25 | 2015-11-24 | ボンドテック株式会社 | 基板接合装置および基板接合方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019110225A (ja) * | 2017-12-19 | 2019-07-04 | 株式会社Sumco | 貼合せウェーハの製造方法および貼合せウェーハ |
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