WO2005124843A1 - シリコンウエーハの製造方法及びシリコンウエーハ - Google Patents

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WO2005124843A1
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Akihiro Kimura
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Shin-Etsu Handotai Co., Ltd.
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Definitions

  • the present invention relates to a method of manufacturing a silicon wafer and a silicon wafer, and more particularly, to a method of manufacturing a silicon wafer having a polishing step of polishing a silicon wafer and a heat treatment step of performing a heat treatment on the silicon wafer.
  • silicon wafers have oxide film breakdown voltage characteristics called “grown-in” defects such as FPD (Flow Pattern Defect), LSTD (Laser Scattering Tomography Defect), COP (Crystal Originated Particle), and device characteristics.
  • FPD Flow Pattern Defect
  • LSTD Laser Scattering Tomography Defect
  • COP Crystal Originated Particle
  • a wafer in which anneal is added to a nitrogen-doped substrate (hereinafter sometimes referred to as a nitrogen-doped anneal wafer) is developed by utilizing the effect of suppressing the agglomeration of the grown-in defect and the effect of promoting the precipitation of oxygen by nitrogen doping. Substrate.
  • the effect of nitrogen doping improves the efficiency of elimination of surface defects due to a rule in which the size of defects is smaller than that of a normal crystal.
  • BMD Bit Micro Defect
  • the so-called OSF region is often included in the wafer surface (for example, Iida et al., 46th Applied Physics Joint Lecture 29a- ZB-9 and Inoue et al., 47th Applied Physics-Related Lecture 30a- YM-8), ⁇
  • the distribution of grown-in defects in the e-plane was not uniform, and devices were formed. In this case, there is a problem in that the device characteristics also vary, thereby lowering the yield.
  • the wafer that has been subjected to such double-side polishing is subjected to a heat treatment at a high temperature for the purpose of reducing the growth-in defects as described above, for example, the wafer is subjected to a heat treatment. Since the silicon wafer is held by the jig of the apparatus, contact marks (reverse scratches) between the wafer and the jig are formed on the back surface of the silicon wafer. Such contact marks on the backside of the wafer cause a defocusing defect in an exposure process at the time of fabricating a device that is not desirable in appearance.
  • the heat treatment as described above is usually performed on mirror-finished wafers.
  • silicon atoms on the wafer surface are rearranged.
  • small steps such as steps and terraces were formed, and haze was generated on the surface of the wafer after the heat treatment, and the surface condition was worse than that of the mirror surface before the heat treatment.
  • If foreign matter adheres to the wafer surface before heat treatment The material is burned to the surface of the wafer by heat treatment, and cannot be removed even if the wafer is washed thereafter, which is a factor that causes a decrease in yield when forming a device that is not only unfavorable in appearance. It was one.
  • a method for manufacturing a semiconductor substrate comprising a step of performing a heat treatment using a semiconductor substrate and a step of removing a predetermined amount of the back surface of the semiconductor substrate subjected to the heat treatment.
  • an existing etching apparatus or polishing apparatus is used to remove a small amount of the back surface of the semiconductor substrate after the heat treatment, thereby removing the semiconductor substrate caused by the substrate holding jig. According to the company, the removal of particles and scratches on the back surface will reduce the occurrence of defective semiconductor substrates and defective devices.
  • a method for manufacturing a silicon wafer having a heat treatment step of heating at a temperature of 1 to 24 hours, and a polishing step of polishing one or both surfaces of the wafer after this heat treatment to a mirror surface by a chemical mechanical polishing method.
  • the wafer is polished on one side with a thickness of 5 to 15 ⁇ m in the polishing step after the heat treatment step, so that boron is removed in the heat treatment step, resulting in a low boron concentration.
  • the concentration of boron in the vicinity of the new surface layer after polishing can be kept constant, and furthermore, the haze caused by minute steps generated in the heat treatment step can be removed. Further, in the case of double-side polishing after the heat treatment step, it is assumed that traces of contact with the support tool can be completely removed, and that deposits adhered to the surface of the wafer can also be removed.
  • the mirror-polished surface of the heat-treated silicon wafer was polished with a polishing amount of 5 to 15 ⁇ m on one side.
  • the DZ layer (defect-free layer) on the surface formed by the heat treatment may be completely scraped off, and COP does not exist on the surface layer of the manufactured silicon wafer.
  • the free region could not be sufficiently secured and the oxide film of the wafer deteriorated in withstand voltage characteristics and device characteristics. Disclosure of the invention
  • the present invention has been made in view of the above-mentioned problems, and an object of the present invention is to ensure that a COP-free region and an oxygen precipitate-free region are sufficiently ensured, and that the haze It is an object of the present invention to provide a method for producing a silicon wafer, which is capable of producing a high-quality silicon wafer having no burn-in or foreign matter and no trace of contact with a jig on the back surface of the wafer.
  • a method for producing a silicon wafer from a silicon single crystal wherein the wafer cut from the silicon single crystal has at least both sides of the wafer.
  • a silicon wafer characterized by performing a double-side polishing step of mirror-polishing the wafer, a heat treatment step of heat-treating the mirror-polished wafer, and a re-polishing step of polishing again the surface or both sides of the heat-treated wafer.
  • a manufacturing method is provided.
  • the silicon wafer is manufactured by performing at least a double-side polishing step, a heat treatment step, and a re-polishing step of polishing the surface or both sides of the wafer again on the wafer thus cut out of the silicon single crystal force.
  • the flatness of the wafer can be improved in the double-side polishing process, and then, in the re-polishing process, The generated haze and seizure of foreign matter can be removed, and contact marks with the jig formed on the back surface of the wafer can be easily removed.
  • the double-side polishing step is performed before the heat treatment step as described above, even if the polishing amount in the re-polishing step is reduced, the surface of the wafer can be easily mirror-finished again.
  • a defect-free layer such as a COP-free region or an oxygen precipitate-free region formed in the surface layer of the wafer during the heat treatment process can be sufficiently secured without being lost in the re-polishing process.
  • the concentration of nitrogen to be doped into the silicon single crystal is set to 1 ⁇ 10 13 to 1 ⁇ 10 15 atoms / cm 3. Is preferred.
  • the mirror-polished wafer is heat-treated in an Ar atmosphere at a temperature of 1100 ° C. to 1300 ° C. for 30 minutes to 24 hours.
  • the mirror-polished wafer is heat-treated in an Ar atmosphere, so that, for example, when silicon wafer is doped with boron, it is possible to prevent the evaporation of boron during the heat treatment. Therefore, boron loss does not occur in the wafer, and it is not necessary to consider the boron loss when determining the polishing amount in the subsequent repolishing process.
  • the silicon wafer after polishing can be used.
  • the boron concentration in the vicinity of the surface layer can be made constant.
  • a COP-free region of, for example, about 5 m or more is formed on the surface layer of the silicon wafer.
  • the oxygen precipitate free region can be stably and efficiently formed.
  • the polishing amount of the wafer in the re-polishing step be 1.5 nm or more and 4 m or less on one surface.
  • the polishing amount of the wafer in the repolishing step By setting the polishing amount of the wafer in the repolishing step to 1.5 nm or more on one surface, the surface or both surfaces of the wafer after the heat treatment can be surely mirror-finished.
  • the haze generated on the wafer surface is about 1.5 nm in PV value, so that the polishing amount of the wafer on one surface is 1.5 nm or more. By doing so, the haze can be surely removed, and foreign matter sticking to the surface of the heat treatment step can be easily removed.
  • the polishing amount on one side should be 300 nm. It is more preferable to make the above.
  • the polishing amount of the wafer by setting the polishing amount of the wafer to 4 ⁇ m or less on one surface, and further to 3 ⁇ m or less, COP-free regions and oxygen formed on the silicon wafer in the heat treatment step are removed. It is possible to stably secure a precipitate-free region. For example, if a COP-free region or an oxygen precipitate-free region of about 5 ⁇ m or more is formed in the heat treatment step as described above, the polishing amount of the wafer in the re-polishing step is 4 m or less on one surface. By doing so, a COP-free region and an oxygen precipitate-free region of at least about 1 m can be reliably secured in the silicon wafer after the re-polishing step.
  • the silicon wafer to be manufactured can have a diameter of 300 mm or more.
  • the method of manufacturing a silicon wafer of the present invention is intended for manufacturing large-diameter silicon wafers having a diameter of 300 mm or more.
  • the COP-free region or the acid A high-quality wafer with high flatness by ensuring a sufficient free area of elemental precipitates, removing haze and seizure of foreign matter on the surface of the wafer, and removing contact marks with jigs formed on the back of the wafer. Can be manufactured.
  • the silicon wafer manufactured according to the present invention has a sufficient COP-free region and a free region of oxygen precipitates, and has no haze or seizure of foreign matter on the surface of the wafer, and is further cured on the back surface of the wafer. It is possible to obtain a high-quality wafer having a high flatness without any contact marks with the tool, and further, it is possible to provide a wafer having a similar distribution of grown-in defects in the surface of the wafer.
  • the flatness of the wafer can be improved in the double-side polishing step performed before the heat treatment step.
  • the haze on the wafer surface and the seizure of foreign substances, and the trace of contact with the jig on the back of the wafer are removed with a small amount of polishing, making the wafer surface easily mirror-finished.
  • FIG. 1 is a flowchart showing an example of a method for manufacturing a silicon wafer of the present invention.
  • FIG. 2 is a schematic configuration diagram showing one example of a four-way type double-side polishing apparatus.
  • FIG. 3 is a schematic plan view showing a planetary gear structure.
  • the polishing amount on one side of the wafer needs to be 5 m or more.
  • polishing was performed with a polishing amount of 5 ⁇ m or more after the heat treatment step. It was found that the COP-free region and the oxygen precipitate-free region formed on the wafer surface by the heat treatment could be removed by the polishing.
  • the COP-free region formed on the surface layer of the wafer during the heat treatment process has a surface force of about 5 ⁇ m at most and cannot be obtained. For this reason, if polishing is performed with a polishing amount of about 5 to 15 m as in JP-A-2003-257981 after the heat treatment step, the finally obtained COP-free region of silicon wafer is also polished. It turns out that there is a force that can not secure enough depth and it may be completely removed
  • the present inventor can easily remove the haze or foreign matter generated on the surface of the wafer, and the contact mark with the jig formed on the back surface of the wafer, and finally the surface layer of the wafer can be finally removed.
  • Extensive experiments and investigations were conducted on a silicon wafer manufacturing method that can sufficiently secure the formed COP-free region and oxygen precipitate-free region.
  • the number ⁇ ! It is clear that polishing with a polishing amount of about 300 nm is sufficient.On the other hand, with this polishing amount, the wafer surface cannot be sufficiently mirror-finished.
  • the present inventor has performed a mirror polishing in advance before performing the heat treatment process on the silicon wafer to improve the flatness of the wafer and to make both surfaces of the wafer mirror-finished. Then, it is considered necessary to polish both sides or the surface of the wafer again after the heat treatment step, thereby making it possible to reduce the amount of polishing to be performed after the heat treatment step. As a result, the silicon wafer is finally finished.
  • the formed COP-free region and oxygen precipitate-free region can be sufficiently ensured.Furthermore, ⁇ ⁇ Haze generated on the surface of the wafer and seizure of foreign substances ⁇ ⁇ Contact marks with the jig formed on the back of the wafer can be easily removed. (4) The inventors have found that the surface of the wafer or both surfaces can be mirror-finished, and completed the present invention.
  • FIG. 1 is a flowchart showing an example of the method for manufacturing a silicon wafer according to the present invention.
  • a silicon single crystal is grown by the CZ method in a single crystal growing step (step A), and the grown silicon single crystal is sliced in a slicing step (step B).
  • the chamfering step of chamfering the outer periphery of the wafer step C
  • mechanically processing the wafer Lapping step to improve flatness Step D
  • etching step to etch wafer to remove wafer processing distortion and contaminants Step E
  • cleaning step to clean etched wafer Step E
  • a nitrogen-doped silicon single crystal can be performed, for example, using a single crystal pulling apparatus generally used conventionally. More specifically, first, a raw material polycrystalline silicon is charged into a quartz crucible installed in a single crystal pulling apparatus, and a predetermined amount of silicon nitride with a nitride film is charged therein. Then, the raw material in the quartz crucible is heated by a heater to form a raw material melt, the seed crystal held in the seed holder above the quartz crucible is immersed in the raw material melt, and then the seed crystal is rotated.
  • a silicon single crystal doped with nitrogen By pulling it gently, a silicon single crystal doped with nitrogen can be grown.
  • nitrogen By doping nitrogen into a silicon single crystal as described above, it is possible to suppress the occurrence of a growth-in defect during single crystal growth and to form oxygen precipitation nuclei at a high density in the silicon single crystal. Can be. Therefore, after slicing the wafer from the nitrogen-doped single crystal and performing a heat treatment in a heat treatment step (step H) described below, defects existing in the surface layer of the wafer can be efficiently eliminated. Therefore, the COP-free region and the oxygen precipitate-free region can be easily formed to a deeper position in the wafer surface layer portion, and the oxygen precipitates can be formed at a high density in the eehbartar portion. In addition, it is possible to stably manufacture a silicon wafer having excellent gettering ability.
  • the concentration of nitrogen doped into the silicon single crystal be 1 ⁇ 10 13 atoms Zcm 3 or more, so that in the subsequent heat treatment step, the COP-free region and the oxygen precipitate-free The region can be formed stably so that the depth is, for example, 5 ⁇ m or more.
  • the concentration of nitrogen doped in a silicon single crystal is preferably made to be l X 10 15 atomsZcm 3 below. It is more preferable that the concentration of nitrogen in the single crystal be 5 ⁇ 10 14 atoms / cm 3 or less, because the distribution of the grown-in defects in the plane can be made more uniform.
  • the silicon wafer subjected to the above-described cleaning step is subjected to a double-side polishing step of polishing both sides of the wafer (step G in FIG. 1).
  • the method of performing double-side polishing on the silicon wafer is not particularly limited.
  • a so-called 4-way double-side polishing apparatus 50 having a planetary gear mechanism as shown in FIGS. 2 and 3 may be used.
  • double-side polishing can be performed on silicon wafer W.
  • the wafer W is inserted and held in a plurality of wafer holding holes 58 formed in the carrier 51.
  • the wafer W in the holding hole is sandwiched between the upper surface plate 56a and the lower surface plate 56b to which the polishing cloths 57a and 57b are attached, respectively, and the polishing slurry is supplied through the slurry supply hole 53, and the carrier 51 is interposed with the sun gear 54. Revolve around the null gear 55. Thereby, both surfaces of the wafer W in each holding hole can be polished simultaneously.
  • a double-side polishing method that simultaneously polishes both surfaces of a wafer is effective for large-diameter silicon wafers having a diameter of 300 mm or more, and performs double-side polishing for such large-diameter silicon wafers having a diameter of 300 mm or more. This makes it possible to stably obtain a large-diameter mirror-polished wafer having excellent flatness up to the vicinity of the periphery of the wafer.
  • a heat treatment step of heat-treating the mirror-polished silicon wafer is performed (step H in FIG. 1).
  • BH is a substance that has a high vapor pressure and is easy to evaporate
  • the heat treatment temperature in the heat treatment step is set to 1100 ° C or more, crystal defects in the wafer surface layer are very effectively eliminated, and the COP free region and the oxygen precipitate free region are efficiently formed.
  • the heat treatment temperature exceeds 1300 ° C, problems such as deformation of the wafer and metal contamination may occur.
  • the temperature is not less than ° C and not more than 1300 ° C. Further, by setting the heat treatment time to 30 minutes or more, for example, crystal defects existing in a region 5 m or more from the wafer surface are eliminated, and a COP-free region is formed in the surface layer of the wafer 5 mm or more. A precipitate-free region can be formed stably for about 20 m or more. On the other hand, if the heat treatment is performed for more than 24 hours, the deformation of the wafer due to the effect of oxygen precipitation is likely to occur, and the heat treatment time will be prolonged, increasing the burden on costs and not being economical. Is preferably within 24 hours.
  • a re-polishing step of re-polishing the surface or both sides of the heat-treated wafer is performed (step 1 in FIG. 1).
  • the silicon wafer is mirror-polished on both sides in advance before the heat treatment step and the flatness is improved, the amount of polishing in the re-polishing step can be reduced, and the surface of the heat-treated wafer is also reduced. Or, if both surfaces are small, and mirror polishing is performed again with the amount of polishing, even if haze or foreign matter generated on the surface of the wafer in the above heat treatment step or contact marks formed on the back surface of the wafer occur, Since these can be easily removed, the surface of the wafer can be mirror-finished.
  • the polishing amount in the re-polishing step can be reduced in this way, the COP-free region and the oxygen precipitate-free region formed on the surface layer of the wafer in the heat treatment step can be sufficiently eliminated without being eliminated by polishing. Can be secured.
  • the polishing amount of the wafer in the re-polishing step be 1.5 nm or more and 4 / zm or less on one surface.
  • the polishing amount of the wafer in the re-polishing step is set to 1.5 nm or more on one side, whereby the surface or both sides of the wafer can be surely mirror-finished.
  • the haze generated on the wafer surface is usually about 1.5 nm in PV value, so that the polishing amount on one surface is 1.5 nm or more.
  • the contact mark with the jig formed on the back surface of the wafer during the heat treatment process is often about 300 nm, when polishing both sides before the re-polishing step, the polishing amount of the wafer is reduced to one side. By setting the surface to be 300 nm or more, contact marks formed on the back surface of the wafer can be reliably removed.
  • the polishing amount of the wafer in the re-polishing step is reduced by one side.
  • the thickness is at least 1 ⁇ m or more, and further 2 ⁇ m or more. Can be ensured.
  • a silicon wafer as described above By manufacturing a silicon wafer as described above, a COP-free region and an oxygen precipitate-free region are sufficiently ensured, and the wafer surface is free from haze and seizure of foreign matter.
  • a high-quality mirror-polished wafer with high flatness and no trace of contact with the jig on the back surface can be stably manufactured.
  • the silicon wafer of the present invention can be doped with nitrogen at a predetermined concentration, the silicon wafer can have a uniform distribution of grown-in defects in the plane of the wafer.
  • the production method of the present invention is very effective for producing a large-diameter silicon wafer having a diameter of 300 mm or more, and according to the present invention, the COP-free region and the oxygen precipitate A sufficient free area is secured, and high-quality large-diameter silicon wafers with even higher flatness without haze, seizure of foreign matter, and contact marks with jigs can be manufactured stably. .
  • a silicon single crystal having a diameter of 300 mm and a nitrogen concentration of 5 ⁇ 10 13 at omsZcm 3 is grown by the CZ method, and the grown silicon single crystal is subjected to a slicing step (step B).
  • a wire saw for slicing several ewas were produced. Among them, three wafers adjacent to each other were selected, and the three wafers were sequentially subjected to a chamfering step, a lapping step, an etching step, and a cleaning step (steps C to F).
  • step G the three silicon wafers thus obtained were subjected to a double-side polishing step (step G) using the double-side polishing apparatus 50 shown in FIG. 2, and then the three mirror-polished silicon wafers were subjected to vertical molding. It was set in a heat treatment furnace and heat-treated at 1200 ° C for 1 hour in an Ar atmosphere (Step H).
  • the COP on the surface of the wafer was measured using a particle counter SP-1 (KLA-manufactured by Tencor).
  • the surface of the wafer a was polished by 1 ⁇ m, and the COP of the wafer surface after the polishing was measured again.
  • Such COP measurement was repeated until the total polishing amount of ⁇ and a was 10 / z m, and the depth distribution of COP in the range from the surface of ⁇ to 10 m was obtained.
  • the difference in the wafer thickness before and after the polishing measured by the capacitance type non-contact thickness meter CL 250 (manufactured by Ono Sokki Co., Ltd.) was also estimated for the polishing amount of the wafer.
  • a wafer b another one of the three wafers prepared above (a wafer b) was subjected to an oxygen precipitation heat treatment at 800 ° C for 4 hours + 1000 ° C for 16 hours.
  • the oxygen precipitation characteristics in the wafer surface were evaluated by X-ray topography.
  • the wafer b was polished and etched obliquely to determine the BMD density and the depth of the oxygen precipitate free region.
  • the remaining one of the three wafers prepared above (the wafer c) was re-polished so that the polishing amount of the wafer surface was 4 m and the polishing amount of the wafer back surface was 500 nm.
  • the process was performed (Process I).
  • the measurement results obtained by measuring the COP depth distribution of ⁇ eno, a are shown in Table 1 below.
  • Table 1 the number of COPs of ⁇ Eno ⁇ a is less than 10 in the region from the surface of ⁇ E to 5 m, but the number of COPs increases rapidly when the depth of ⁇ Ea surface force exceeds 5 m. did. From these results, it was estimated that the COP-free region formed on the silicon wafer subjected to the heat treatment process of Example 1 was within a range of 5 m from the surface of the wafer.
  • the BMD density at the center of the wafer obtained by performing the oblique polishing and etching is 5.4 ⁇ 10 5 / cm 2 (in terms of volume density, 5.4 ⁇ 10 9 / cm 3 ), and (4) The depth of the BMD-free region formed on the surface of the wafer was found to be 24 ⁇ m.
  • the silicon ⁇ eno, c produced in Example 1 shows that the device active area of defect free for both COP and BMD is secured at the surface layer of ⁇ a: It is possible to confirm that a region with excellent gettering ability where oxygen precipitates are formed at a high density in the Habarta part is secured, and that the wafer can be supplied to a wafer suitable for device fabrication. all right.
  • step A When growing a silicon single crystal by the CZ method in the single crystal growing step (step A), the same procedure as in Example 1 was repeated except that the concentration of nitrogen to be doped was set to 2 ⁇ 10 15 atoms Zcm 3 .
  • step H After the silicon wafer is subjected to the heat treatment step (step H), the COP depth distribution, the BMD characteristics, and the final product of the silicon wafer are used in the same manner as in Example 1 using these three silicon wafers. The surface condition of both front and back surfaces was evaluated.
  • the COP-free region in the wafer subjected to the heat treatment process of Example 2 was within 15 ⁇ m from the surface of the wafer, the COP-free region of the silicon wafer as the final product was ll / zm. It was found that it was wider than in Example 1. Also, the haze on the surface of the silicon wafer, which is the final product, is about the same as the mirror surface of the wafer, and on the back surface of the wafer, the contact mark with the jig of the heat treatment equipment is completely removed and becomes a mirror surface! I was able to confirm that.
  • the BMD density at the center of the wafer was about 2.4xl0 1G Zcm 3 and the BMD free area was 20 m ( in Ueha periphery result force was also found to have less oxygen analysis unloading of the final product in 16 m) and a force X-ray topography 2. is about 8xl0 7 Zcm 3, there is a slight bias in the defect distribution Ueha plane It was confirmed that. This is probably because the concentration of nitrogen doped in the single crystal was slightly higher.
  • a slicing step (Step B) is performed, and then two adjacent wafers are selected. Then, a chamfering step, a lapping step, an etching step, and a cleaning step (steps C to F) were sequentially performed on these two wafers. Next, the obtained two silicon wafers were set in a vertical heat treatment furnace without polishing, and subjected to a heat treatment at 1200 ° C for 1 hour in an Ar atmosphere. Mirror polishing of ⁇ m was performed on both sides of the wafer.
  • one of the two wafers obtained was subjected to an oxygen precipitation heat treatment at 800 ° C. for 4 hours + 1000 ° C. for 16 hours. Then, the BMD density and the depth of the oxygen precipitate free region were obtained.
  • the remaining wafer was evaluated by measuring the surface condition of the front and back surfaces of the wafer by measuring with a particle counter SP-1, and the COP of the silicon wafer was measured within 10 m from the wafer surface.
  • the depth distribution was measured in the same manner as in Example 1 above.
  • the silicon wafer (mirror-polished wafer) manufactured in Comparative Example 1 had a uniform BMD density in the wafer surface and a BMD density in the center of the wafer of 5.4 ⁇ 1. It was found that the size of o cm 3 and BMD free area was 19 m.
  • the silicon wafer of Comparative Example 1 had the same haze on the surface of the wafer as the mirror surface of the wafer, and the contact mark with the jig of the heat treatment apparatus was completely removed on the rear surface of the wafer to become a mirror surface. Was also confirmed.
  • the silicon wafer of Comparative Example 1 did not have any COP-free region, and the surface condition of the wafer surface was at the level required by the user. It has not been reached yet, and it was proved that it was suitable for device fabrication.
  • Comparative Example 1 two silicon wafers were produced in the same manner as in Comparative Example 1 except that the amount of mirror polishing performed after the heat treatment was 4 m per side.
  • the BMD density and the depth of the oxygen precipitate-free region were determined in the same manner as in Comparative Example 1 above, and for the other wafer, the remaining wafer was obtained.
  • the depth distribution of COP in the range of 10 ⁇ m from the silicon wafer surface was measured.
  • the silicon wafer fabricated in Comparative Example 2 (mirror-polished wafer) has a uniform BMD density in the wafer surface and a BMD density in the center of the wafer of 5.4 ⁇ 1.
  • the size of the BMD-free region is 20 mu m, further COP-free region was found to be ensured 1 mu m. Furthermore, with respect to the silicon wafer of Comparative Example 2, it was confirmed that the haze on the surface of the wafer was almost the same as that of the mirror-finished wafer, and that the contact mark with the jig of the heat treatment apparatus was completely removed on the back of the wafer. When the surface condition of the wafer surface was measured, it did not reach the level required by the user, and it was found that the wafer was suitable for device fabrication.
  • the present invention is not limited to the above embodiment.
  • the above embodiment is a mere example, and any one having substantially the same configuration as the technical idea described in the claims of the present invention and having the same function and effect will be described. Are also included in the technical scope of the present invention.
  • the force described with reference to the case where a silicon wafer having a diameter of 300 mm is manufactured is not limited to this.
  • the present invention is not limited to this, and the diameter may be 100 to 400 mm or more.
  • the same can be applied to the production of a silicon wafer.
  • the case where the wafer is heat-treated using a vertical furnace is taken as an example, but it goes without saying that the present invention can be similarly applied to the case where a horizontal furnace is used.
  • the description is made for the case of manufacturing a silicon wafer doped with nitrogen.
  • the present invention can be similarly applied to the case of manufacturing a silicon wafer without doping nitrogen.

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Abstract

　シリコン単結晶からシリコンウエーハを製造する方法であって、前記シリコン単結晶から切り出されたウエーハに、少なくとも、ウエーハの両面を鏡面研磨する両面研磨工程と、該鏡面研磨されたウエーハを熱処理する熱処理工程と、該熱処理されたウエーハの表面または両面を再度研磨する再研磨工程とを行うことを特徴とするシリコンウエーハの製造方法。これにより、ＣＯＰフリー領域や酸素析出物フリー領域が十分に確保されており、またウエーハ表面にヘイズや異物の焼き付きが無く、さらにウエーハ裏面に治具との接触痕も無い高品質のシリコンウエーハを製造することのできるシリコンウエーハの製造方法が提供される。

Description

明 細 書
シリコンゥエーハの製造方法及びシリコンゥエーハ
技術分野
[0001] 本発明は、シリコンゥエーハの製造方法及びシリコンゥエーハに関し、特に、シリコ ンゥエーハを研磨する研磨工程とシリコンゥエーハに熱処理を行う熱処理工程とを有 するシリコンゥエーハの製造方法に関する。
背景技術
[0002] 近年、半導体回路の高集積ィ匕に伴う回路素子の微細化に伴い、その基板となる C z法を利用して作製されたシリコンゥエーハに対する品質要求が高まってきている。 特に、シリコンゥエーハには FPD (Flow Pattern Defect) , LSTD (Laser Scat tering Tomography Defect)、 COP (Crystal Originated Particle)等のグ ローンイン (Grown— in)欠陥と呼ばれる酸化膜耐圧特性やデバイスの特性を悪ィ匕 させる単結晶成長起因の欠陥が存在し、その密度とサイズの低減が重要視されて 、 る。
[0003] そこで、上記のようなグローンイン欠陥の少ないゥエーハとして、例えば、通常のシリ コンゥエーハ上に新たにシリコン層をェピタキシャル成長させたェピタキシャルゥエー ハゃ、水素及び Z又はアルゴン雰囲気中で高温にて熱処理を施したァニールゥェ ーハ、また CZ法でシリコン単結晶を育成する際の結晶成長条件を制御して製造され た全面 N領域 (OSFリングの外側で、転位クラスターの無 、領域)のゥエーハ等が開 発されている。
[0004] その中で、窒素をドープした基板にァニールを加えたゥエーハ（以下、窒素ドープ ァニールゥエーハと呼ぶことがある）は、窒素ドープによるグローンイン欠陥凝集抑制 効果と酸素析出促進効果を利用して開発された基板である。この窒素ドープアニー ルゥエーハは、窒素ドープの効果により通常の結晶よりも欠陥のサイズが小さぐァ- ールによる表層欠陥の消滅効率が良くなるため、ゥエーハ表層部のグローンイン欠 陥が低減されており、かつ、ゥエーハバルタ中の BMD (Bulk Micro Defect)密度 も高いため、有効なゲッタリング能力を有する非常に有益なゥエーハであることが知ら れている。また一方で、シリコン単結晶中の窒素濃度が 1 X 1015atomsZcm3を超え ると、ゥエーハ面内にいわゆる OSF領域を含むことが多くなり（例えば、飯田他、第 4 6回応用物理学関係連合講演会 29a— ZB— 9及び井上他、第 47回応用物理学関 係連合講演会 30a— YM— 8参照）、ゥエーハ面内でのグローンイン欠陥分布が一 様とならず、デバイスを形成した際にデバイス特性にもバラツキが生じ、歩留まりを低 下させるという問題があった。
[0005] さらに、ゥエーハへの窒素ドープについては、例えば 1000°C以上の高温領域にお ける熱処理の際にシリコン単結晶基板に発生する熱応力による転位発生の抑制、あ るいは単結晶育成時における結晶欠陥の発生を防止する目的で、シリコン単結晶の 育成時に窒素を添加することが知られて 、る。
[0006] ところで、近年のデバイスの集積度向上に伴い、一般にシリコンゥエーハに要求さ れる平坦度は厳しくなつており、平坦度向上施策として、シリコンゥエーハの両面を鏡 面化することが考えられ、一部実用ィ匕もされている。特に、近年需要の高まっている 直径 300mmあるいはそれ以上の大口径シリコンゥエーハでは平坦度が非常に重要 視され、ゥエーハの平坦度を向上させるために両面研磨を行うことが必須とされるよう になってきている。
[0007] し力しながら、このような両面研磨を行ったシリコンゥエーハに、例えば前述のように グローンイン欠陥を低減することを目的として高温で熱処理を施した場合、熱処理の 際にゥエーハは熱処理装置の治具に保持されて 、る為、シリコンゥエーハの裏面に はゥエーハと治具との接触痕 (裏面キズ)が形成されてしまう。このようなゥエーハ裏 面の接触痕は、外観上好ましくないばカゝりでなぐデバイス作製時の露光工程におい てデフォーカス不良を引き起こす要因となる。
[0008] また、上記のような熱処理は、通常、鏡面研磨が施されたゥエーハに行われている 力 このように鏡面ゥエーハに対して熱処理を行った場合、ゥエーハ表面のシリコン 原子が再配列して、ステップやテラスといった微小段差が形成されてしまい、熱処理 後のゥエーハ表面にヘイズが発生し、熱処理前の鏡面ゥエーハよりも表面状態が悪 化することがあった。また、熱処理前にゥエーハ表面に異物が付着した場合、その異 物が熱処理によってゥエーハ表面に焼き付 、てしま 、、その後ゥエーハを洗浄しても 除去することができず、外観上好ましくないだけでなぐデバイスを形成する際に歩留 まりの低下を引き起こす要因の一つにもなつていた。さらに、シリコンゥエーハとして ボロンをドープした p型のシリコンゥエーハを製造する場合に、例えば水素ガス雰囲 気中で熱処理を行うと、シリコンゥエーハ表層近傍 (およそ、ゥエーハ表面から 5 /z m までの領域)のボロンが蒸発し、ゥエーハ表面に近いほどボロン濃度が低下してゥェ ーハの抵抗値が変化するという問題もあった。
[0009] そこで、例えば特開 2004— 71836号公報では、ゥエーハ裏面に形成される接触 痕等を除去するために、半導体基板の少なくとも表面を鏡面研磨する工程と、この後 、半導体基板を熱処理装置を用いて熱処理する工程と、この熱処理された半導体基 板の裏面を所定量だけ除去する工程とを備えた半導体基板の製造方法を開示して いる。この特開 2004— 71836号公報によれば、既存のエッチング装置または研磨 装置などを使用し、熱処理後の半導体基板の裏面を若干量だけ除去することにより、 基板保持治具に起因した半導体基板の裏面に焼き付いたパーティクルおよび傷な どが除去されるため、半導体基板の不良品やデバイスの不良品の発生を低減するこ とがでさるとしている。
[0010] し力しながら、この特開 2004— 71836号公報は、上記のように熱処理後に基板の 裏面を除去することによって熱処理時にゥエーハ裏面に発生した傷を除去すること はできるものの、ゥエーハ表面側で生じるヘイズや異物の焼き付きと 、つた問題を依 然解決することはできな力つた。
[0011] またその他に、例えば特開 2003— 257981号公報では、チヨクラルスキー法で育 成したシリコン単結晶から所定の厚さのゥエーハを切り出すゥエーハ切出工程と、この 切り出されたゥ ーハの表面を機械的加工するラッピング工程と、この機械的加工さ れたゥヱーハの表面をィ匕学的腐食法により表面処理するエッチング工程と、このエツ チング工程後のゥエーハを 1200〜 1300°Cの温度にお!/、て、 1〜24時間加熱する 熱処理工程と、この熱処理後のゥ ーハの片面もしくは両面を化学機械研磨方法に より鏡面研磨する研磨工程とを有するシリコンゥヱーハの製造方法が開示されている [0012] この特開 2003— 257981号公報によれば、熱処理工程後の研磨工程においてゥ エーハを片面 5〜 15 μ m研磨することにより、熱処理工程でボロン抜けを起こし低ボ ロン濃度になった表層近傍を除去して研磨後の新たな表層近傍のボロン濃度を一定 にすることができ、さらに、熱処理工程で発生した微小段差に起因するヘイズも除去 できるとしている。また、熱処理工程後に両面研磨する場合、支持具との接触跡を完 全に除去できるし、さらにゥエーハ表面に焼き付 、た付着物も除去できるとして 、る。
[0013] し力しながら、実際に特開 2003— 257981号公報のようにしてシリコンゥエーハに 高温熱処理を行った後、その熱処理したゥエーハに片面 5〜15 μ mの研磨量で鏡 面研磨を行った場合、せっかく熱処理により形成された表面の DZ層（無欠陥層）を 全部削り落としてしまうことになりかねず、作製したシリコンゥエーハの表層部に、 CO Pが存在しな 、COPフリー領域を十分に確保することができず、ゥエーハの酸ィ匕膜 耐圧特性やデバイス特性を悪化させると ヽぅ問題があった。 発明の開示
[0014] そこで、本発明は上記問題点に鑑みてなされたものであって、本発明の目的は、 C OPフリー領域や酸素析出物フリー領域が十分に確保されており、またゥエーハ表面 にヘイズや異物の焼き付きが無ぐさらにゥエーハ裏面に治具との接触痕も無い高品 質のシリコンゥエーハを製造することのできるシリコンゥエーハの製造方法を提供する ことにある。
[0015] 上記目的を達成するために、本発明によれば、シリコン単結晶からシリコンゥエーハ を製造する方法であって、前記シリコン単結晶から切り出されたゥエーハに、少なくと も、ゥエーハの両面を鏡面研磨する両面研磨工程と、該鏡面研磨されたゥエーハを 熱処理する熱処理工程と、該熱処理されたゥエーハの表面または両面を再度研磨 する再研磨工程とを行うことを特徴とするシリコンゥエーハの製造方法が提供される。
[0016] このようにシリコン単結晶力 切り出されたゥエーハに、少なくとも、両面研磨工程、 熱処理工程、及びゥエーハの表面または両面を再度研磨する再研磨工程を行って シリコンゥエーハを製造することにより、両面研磨工程においてゥエーハの平坦度を 向上させることができ、その後再研磨工程において、熱処理工程でゥエーハ表面に 生じたヘイズや異物の焼き付きを除去でき、さらにゥエーハ裏面に形成された治具と の接触痕も容易に除去することが可能となる。さらに、上記のように熱処理工程前に 両面研磨工程を行うため、再研磨工程での研磨量を少なくしてもゥエーハ表面を再 び容易に鏡面化することができ、再研磨工程での研磨量を少なくできることによって
、熱処理工程でゥエーハ表層部に形成された COPフリー領域や酸素析出物フリー 領域等の無欠陥層を再研磨工程で消滅させず、十分に確保することができる。
[0017] このとき、前記シリコン単結晶に窒素をドープすることが好ましぐ特に、前記シリコ ン単結晶にドープする窒素の濃度を 1 X 1013〜1 X 1015atoms/cm3とすることが好 ましい。
[0018] このようにシリコン単結晶に窒素をドープすることにより、グローンイン欠陥凝集抑制 効果と酸素析出促進効果を得ることができるので、熱処理工程を行った際に表層欠 陥の消滅効率が良くなり、ゥエーハ表層部のより深い位置まで COPフリー領域や酸 素析出物フリー領域を容易に形成することができるし、また、ゥエーハバルタ部に酸 素析出物を高密度に形成して優れたゲッタリング能力を有するシリコンゥエーハを安 定して製造することができる。特に、シリコン単結晶にドープする窒素の濃度を 1 X 10 13atomSZcm3以上とすれば、グローンイン欠陥凝集抑制効果と酸素析出促進効果 を顕著に得ることができるので COPフリー領域や酸素析出物フリー領域を非常に安 定して形成することができ、また窒素濃度を 1 X 1015atomsZcm3以下とすることによ り、ゥエーハ面内に OSF領域が形成されず、ゥエーハ面内のグローンイン欠陥の分 布を一様にすることができる。
[0019] また、前記熱処理工程にお!、て、前記鏡面研磨されたゥエーハを Ar雰囲気下、 11 00°C以上 1300°C以下の温度で 30分以上 24時間以下熱処理することが好ましい。 熱処理工程において、鏡面研磨されたゥエーハを Ar雰囲気下で熱処理することに より、例えばシリコンゥエーハにボロンがドープされている場合であれば熱処理中に ボロンが蒸発するのを防止することができるので、ゥエーハにボロン抜けが起こること は無くなり、その後の再研磨工程で研磨量を決定する際にボロン抜けを考慮する必 要が無くなる。すなわち、例えば特開 2003— 257981号公報のように熱処理後の研 磨工程での研磨量を片面 5〜 15 μ mと多くしなくても、研磨後のシリコンゥエーハに おける表層近傍のボロン濃度を一定にすることができる。また、鏡面研磨されたゥェ ーハを 1100°C以上 1300°C以下の温度で 30分以上 24時間以下熱処理することに より、シリコンゥ ハの表層部に例えば 5 m程度以上の COPフリー領域や酸素析 出物フリー領域を安定して効率的に形成することができる。
[0020] さらに、前記再研磨工程におけるゥエーハの研磨量を一方の面で 1. 5nm以上 4 m以下とすることが好ま U、。
このように再研磨工程におけるゥ ハの研磨量を一方の面で 1. 5nm以上とする ことにより、熱処理後のゥ ハの表面または両面を確実に鏡面化することができる 。また、一般的にシリコンゥ ハに熱処理を行った際にゥ ハ表面に生じるヘイ ズは P—V値で 1. 5nm程度であるため、一方の面におけるゥ ハの研磨量を 1. 5 nm以上とすることにより、ヘイズを確実に取り除くことができるし、また熱処理工程で ゥ ハ表面に焼き付いた異物も容易に除去することが可能となる。さらに、ゥ ハの裏面に形成される治具との接触痕はおよそ 300nm程度であることが多いため、 治具との接触痕も確実に除去するには、一方の面での研磨量を 300nm以上とする ことがより好ましい。
[0021] また、上記のようにゥ ハの研磨量を一方の面で 4 μ m以下、さらには 3 μ m以下 とすることにより、熱処理工程でシリコンゥ ハに形成された COPフリー領域や酸 素析出物フリー領域を安定して確保することが可能となる。例えば、前記のように熱 処理工程で 5 μ m程度以上の COPフリー領域や酸素析出物フリー領域を形成した 場合であれば、再研磨工程におけるゥ ハの研磨量を一方の面で 4 m以下とす ることにより、再研磨工程後のシリコンゥ ハに少なくとも 1 m程度以上の COPフ リー領域及び酸素析出物フリー領域を確実に確保することができる。
[0022] この場合、前記製造するシリコンゥ ハを、直径 300mm以上のものとすることが できる。
特に近年需要が高まって 、る直径 300mm以上のシリコンゥ ハでは高 、平坦 度を要求されており、本発明のシリコンゥ ハの製造方法は、 300mm以上の直径 を有する大口径のシリコンゥ ハを製造する場合に非常に有効であり、本発明によ れば、このような大口径のシリコンゥエーハを製造する時でも、 COPフリー領域や酸 素析出物フリー領域を十分に確保し、またゥエーハ表面に生じるヘイズや異物の焼 き付き、ゥエーハ裏面に形成される治具との接触痕を除去して、高い平坦度を有する 高品質のゥエーハを製造することができる。
[0023] そして、本発明によれば、前記本発明の製造方法により製造されたシリコンゥエー ハを提供することができる。
このように本発明により製造されたシリコンゥエーハは、 COPフリー領域や酸素析 出物フリー領域が十分に確保されており、またゥエーハ表面にヘイズや異物の焼き 付きが無ぐさらにゥエーハ裏面に治具との接触痕も無い高い平坦度を有する高品 質のゥエーハとすることができるし、さらには、ゥエーハ面内のグローンイン欠陥分布 がー様となるゥエーハとすることも可能となる。
[0024] 以上のように、本発明によれば、両面研磨工程、熱処理工程、再研磨工程を順に 行うことによって、熱処理工程前に行う両面研磨工程でゥエーハの平坦度を向上さ せることができ、また熱処理工程後に行う再研磨工程でゥエーハ表面のヘイズゃ異 物の焼き付き、またゥエーハ裏面の治具との接触痕を少な 、研磨量で除去してゥェ ーハ表面を容易に鏡面化することができるので、ゥエーハの表面または両面にヘイ ズゃ異物の焼き付き、さらに治具との接触痕が全く無ぐまたゥエーハ表層部に COP フリー領域及び酸素析出物フリー領域が十分に確保されており、さらに高い平坦度 を有する高品質のシリコンゥエーハを安定して製造することができる。
図面の簡単な説明
[0025] [図 1]本発明のシリコンゥエーハの製造方法の一例を示すフロー図である。
[図 2]4ウェイ方式の両面研磨装置の一例を示す概略構成図である。
[図 3]遊星歯車構造を示す概略平面図である。
発明を実施するための最良の形態
[0026] 以下、本発明について実施の形態を説明するが、本発明はこれらに限定されるも のではない。
従来のシリコンゥエーハの製造では、シリコンゥエーハに熱処理を施した際にゥェ ーハ表面に生じるヘイズや異物の焼き付き、またゥエーハ裏面に形成される治具との 接触痕を除去するために、さらには、ボロンをドープしたシリコンゥエーハに熱処理を 行った際に生じたボロン濃度低下の影響を除くために、例えば特開 2003— 25798 1号公報のように、熱処理工程後のシリコンゥエーハに片面もしくは両面をィ匕学機械 研磨方法により鏡面研磨する研磨工程が行われて 、た。
[0027] し力しながら、このように熱処理工程後に鏡面研磨を行う場合、ゥエーハの平坦度 を向上させてゥエーハ表面を鏡面化するために、さらには上記のようなボロン濃度低 下の影響を除くために、ゥエーハの一方の面での研磨量を 5 m以上にする必要が あるが、本発明者の実験によれば、このように熱処理工程後に 5 μ m以上の研磨量 で研磨を行ってしまうと、熱処理によってゥエーハ表面に形成した COPフリー領域や 酸素析出物フリー領域がその研磨により除去されてしまう場合があることがわ力つた。 特に、窒素をドープしたシリコンゥエーハに熱処理を行う場合、ゥエーハ面内のグロ ーンイン欠陥分布を一様にするためには単結晶中の窒素濃度を 1 X 1015atoms/c m3以下にする必要があることから、熱処理工程でゥエーハ表層部に形成される COP フリー領域はゥエーハ表面力 せいぜい 5 μ m程度し力得られない。そのため、熱処 理工程後に特開 2003— 257981号公報のように 5〜15 m程度の研磨量で研磨を 行ってしまうと、最終的に得られるシリコンゥエーハの COPフリー領域も研磨されて十 分な深さを確保できな力つたり、また完全に除去されてしまうことがあることがわかった
[0028] そこで、本発明者は、ゥエーハ表面に生じるヘイズや異物の焼き付き、またゥエー ハ裏面に形成される治具との接触痕を容易に除去でき、かつ、ゥエーハ表層部に最 終的に形成される COPフリー領域及び酸素析出物フリー領域を十分に確保できるシ リコンゥエーハの製造方法について鋭意実験及び検討を重ねた。その結果、熱処理 後のゥエーハに生じるヘイズや治具との接触痕等を除去するためには、数 ηπ！〜 300 nm程度の研磨量で研磨を行えば十分であることが明ら力となった力 また一方で、こ の程度の研磨量ではゥエーハ表面を十分に鏡面化することができな 、し、またゥェ ーハの平坦度もユーザー力 要求されるレベルを満足することができないことが判つ た。そこで、本発明者は、シリコンゥエーハに熱処理工程を行う前に予め鏡面研磨を 施してゥエーハの平坦度を向上させるとともにゥエーハの両面をー且鏡面化しておき 、そして熱処理工程後に再びゥエーハの両面または表面を研磨すれば良いと考え、 それによつて、熱処理工程後に行う研磨の研磨量を少なくすることが可能となり、結 果として、シリコンゥエーハに最終的に形成される COPフリー領域及び酸素析出物フ リー領域を十分に確保でき、さらに、ゥエーハ表面に生じるヘイズ及び異物の焼き付 きゃゥエーハ裏面に形成される治具との接触痕も容易に除去してゥエーハ表面また は両面を鏡面化できることを見出して、本発明を完成させた。
[0029] 以下に、本発明のシリコンゥエーハの製造方法について、図面を参照しながら詳細 に説明するが、本発明はこれに何ら限定されるものではない。ここで、図 1は、本発明 に係るシリコンゥエーハの製造方法の一例を示すフロー図である。
図 1に示したように、先ず、単結晶育成工程（工程 A)で CZ法によりシリコン単結晶 を育成し、その育成したシリコン単結晶をスライス工程（工程 B)において内周刃切断 機やワイヤーソ一等を用いて薄板状にスライスしてゥエーハを作製した後、ゥエーハ の割れ'欠けを防止するためにゥエーハ外周部を面取りする面取り工程（工程 C)、ゥ エーハを機械的に加工してその平坦度を向上させるラッピング工程（工程 D)、ゥェ ーハの加工歪みや汚染物を除去するためにゥエーハをエッチングするエッチングェ 程（工程 E)、エッチング処理されたゥエーハを洗浄する洗浄工程（工程 F)が順次施 される。尚、これらの工程は例示列挙したに過ぎないものであり、本発明を何ら限定 するものではなぐ工程順の変更、一部追加や省略など、目的に応じ適宜変更して 行うことができる。
[0030] この場合、上記単結晶育成工程（工程 A)においてシリコン単結晶を育成する際に 、シリコン単結晶に窒素をドープすることが好ましい。窒素をドープしたシリコン単結 晶の育成は、例えば、従来一般的に用いられている単結晶引上げ装置を使用して行 うことができる。具体的に説明すると、先ず、単結晶引上げ装置に設置されている石 英ルツボに原料多結晶シリコンをチャージし、これに窒化膜付きシリコンゥエーハを 所定量投入しておく。そして、この石英ルツボ内の原料をヒータにより加熱して原料 融液とした後、石英ルツボの上方力ゝら種ホルダに保持した種結晶を原料融液に浸漬 し、その後種結晶を回転させながら静かに引き上げることにより、窒素をドープしたシ リコン単結晶を育成することができる。 [0031] このようにシリコン単結晶に窒素をドープすることにより、単結晶育成時におけるグロ ーンイン欠陥の発生を抑制することができるとともに、酸素析出核をシリコン単結晶中 に高密度に形成することができる。したがって、この窒素をドープした単結晶からゥェ ーハをスライスした後、以下で説明する熱処理工程（工程 H)で熱処理を行うことによ つて、ゥエーハ表層部に存在する欠陥を効率的に消滅させることができるため、ゥェ ーハ表層部のより深い位置まで COPフリー領域や酸素析出物フリー領域を容易に 形成することができるし、またゥエーハバルタ部に酸素析出物を高密度に形成できる ので、優れたゲッタリング能力を有するシリコンゥエーハを安定して製造することが可 能となる。
[0032] このとき、上記のような窒素ドープによるグローンイン欠陥凝集抑制効果及び酸素 析出促進効果は、単結晶中の窒素濃度が 1 X 1012〜5 X 1015atOmsZcm3となる場 合に得られる力 特に窒素濃度が 1 X 1013atomsZcm3以上の場合に顕著となる。 したがって、シリコン単結晶にドープする窒素の濃度は 1 X 1013atomsZcm3以上と なるようにすることが好ましぐそれによつて、その後の熱処理工程においてゥエーハ 表層部に COPフリー領域及び酸素析出物フリー領域を例えば深さが 5 μ m以上とな るように安定して形成することが可能となる。
[0033] 一方、単結晶中の窒素濃度を 1 X 1015atomsZcm3以下とすることによって、シリコ ンゥエーハを製造した際に、ゥエーハ面内に OSF領域が形成されずにゥエーハ面内 のグローンイン欠陥の分布を一様にすることができ、デバイス作製時における歩留り の向上を図ることができる。したがって、シリコン単結晶にドープする窒素の濃度は、 l X 1015atomsZcm3以下となるようにすることが好ましい。尚、単結晶中の窒素濃 度を 5 X 1014atoms/cm3以下とすれば、面内のグローンイン欠陥の分布をより均一 にできるので、より好ましい。
[0034] 次に、上記で説明した洗浄工程まで施したシリコンゥエーハに対して、ゥエーハの 両面を研磨する両面研磨工程を行う（図 1の工程 G)。このとき、シリコンゥエーハに両 面研磨を行う方法については特に限定されないが、例えば図 2及び図 3に示すような 遊星歯車機構を有する 、わゆる 4ウェイ方式の両面研磨装置 50を用いることによつ て、シリコンゥエーハ Wに両面研磨を行うことができる。 [0035] 図 2及び図 3に示すような両面研磨装置 50によりシリコンゥエーハ Wを研磨する場 合、キャリア 51に複数形成されたゥエーハ保持孔 58にゥエーハ Wを挿入して保持す る。そして、保持孔内のゥエーハ Wを研磨布 57a, 57bがそれぞれ貼付された上定盤 56a及び下定盤 56bで挟み込み、スラリー供給孔 53を通じて研磨スラリーを供給す るとともに、キャリア 51をサンギヤ 54とインターナルギヤ 55との間で自転公転させる。 これにより、各保持孔内のゥエーハ Wの両面を同時に研磨することができる。
[0036] このようにしてシリコンゥエーハに両面研磨を行うことによって、ゥエーハの平坦度を 向上させるとともに、ゥエーハの表面及び裏面を鏡面にすることができる。特に、ゥェ ーハの両面を同時に研磨する両面研磨方法は、直径が 300mm以上となる大口径 シリコンゥエーハに対して有効であり、このような直径 300mm以上の大口径ゥエーハ に両面研磨を行うことによって、ゥエーハ外周端近傍まで優れた平坦度を有する大 口径の鏡面研磨ゥエーハを安定して得ることができる。
[0037] 上記のようにして両面研磨工程を行った後、その鏡面研磨されたシリコンゥエーハ を熱処理する熱処理工程を行う（図 1の工程 H)。
このように両面が鏡面研磨されたシリコンゥエーハに熱処理を行うことによって、シリ コンゥエーハのゥエーハ表層部に存在する結晶欠陥を消滅させて、ゥエーハ表層部 に COPフリー領域及び酸素析出物フリー領域を形成できるとともに、ゥエーハバルタ 部に高密度の酸素析出物を形成することができる。
[0038] このとき、熱処理工程にお!、て、鏡面研磨されたゥエーハを Ar雰囲気下、 1100°C 以上 1300°C以下の温度で 30分以上 24時間以下熱処理することが好ましい。
例えばシリコンゥエーハにボロンがドープされている場合、ゥエーハを水素雰囲気 中で熱処理すると、ゥエーハ表面で「2B + 3H→B H」の反応が進んで B Hが生
2 2 6 2 6 成されるが、この B Hは蒸気圧が高ぐ蒸発し易い物質であるため、熱処理中に前
2 6
記で説明したようにゥエーハ表面近傍力もボロンが抜けてしまいゥエーハの抵抗値が 変化するという問題があった。し力しながら、上記のように鏡面研磨されたゥエーハを Ar雰囲気下で熱処理することにより、シリコンゥエーハにボロンがドープされている場 合であっても、熱処理中にボロンが蒸発するのを防止してゥエーハの抵抗値を均一 に維持することができるので、その後の再研磨工程で研磨量を決定する際に、ボロン 抜けを考慮して研磨量を必要以上に増加させる必要がなくなる。
[0039] また、熱処理工程における熱処理温度を 1100°C以上とすることにより、ゥエーハ表 層部の結晶欠陥を非常に効果的に消滅させて COPフリー領域及び酸素析出物フリ 一領域を効率的に形成することができるが、一方熱処理温度が 1300°Cを超えると、 ゥエーハの変形や金属汚染等の問題が生じる恐れがあるので、熱処理温度は 1100
°C以上 1300°C以下にすることが好ましい。さらに、熱処理時間を 30分以上とするこ とにより、例えばゥエーハ表面から 5 mまたはそれ以上の領域に存在する結晶欠陥 を消滅させて、ゥエーハ表層部に COPフリー領域を 5 m程度以上、また酸素析出 物フリー領域を 20 m程度以上安定して形成することができる。一方、熱処理を 24 時間を超えて行うと、酸素析出効果によるゥエーハの変形が起こり易くなることが考え られ、また、熱処理時間を長引かせてコストへの負担を大きくし経済的でないため、 熱処理時間は 24時間以内とすることが好ましい。
尚、この熱処理工程を行うことによって、従来と同様に、シリコンゥエーハの表面で はヘイズや異物の焼き付きが生じたり、またゥエーハ裏面では熱処理装置の治具と の接触部に接触痕が形成される。
[0040] そして、上記熱処理工程を行った後、その熱処理されたゥエーハの表面または両 面を再度研磨する再研磨工程を行う（図 1の工程 1)。
このとき、シリコンゥエーハは熱処理工程前に予めゥエーハ両面が鏡面研磨されて 平坦度が向上しているので、再研磨工程における研磨量を少なくすることができ、ま た、熱処理されたゥエーハの表面または両面を少な!、研磨量で再度鏡面研磨するこ とにより、上記の熱処理工程で万一ゥエーハ表面に生じたヘイズや異物の焼き付き、 あるいはゥエーハ裏面に形成された接触痕が生じたとしても、これらを容易に除去す ることができるので、ゥエーハ表面を鏡面化できる。さらに、本発明では、このように再 研磨工程における研磨量を少なくすることができるので、熱処理工程でゥエーハ表 層部に形成した COPフリー領域及び酸素析出物フリー領域を研磨で消滅させずに 十分に確保することができる。
[0041] この場合、再研磨工程におけるゥエーハの研磨量を一方の面で 1. 5nm以上 4 /z m以下とすることが好ま U、。 本発明では予め両面研磨が施されているので、再研磨工程におけるゥエーハの研 磨量を一方の面で 1. 5nm以上とすることにより、ゥエーハの表面または両面を確実 に鏡面化することができる。さらに、前記のようにシリコンゥエーハに熱処理を行った 際にゥエーハ表面に生じるヘイズは、通常 P— V値で 1. 5nm程度であるため、一方 の面での研磨量を 1. 5nm以上とすることにより、熱処理工程でゥエーハ表面に生じ たヘイズを確実に取り除くことができるし、また熱処理工程でゥエーハ表面に焼き付 いた異物も容易に除去することが可能となる。さらに、熱処理工程でゥエーハの裏面 に形成される治具との接触痕はおよそ 300nm程度であることが多いため、再研磨ェ 程にぉ 、て両面研磨する場合は、ゥエーハの研磨量を一方の面で 300nm以上とす ることにより、ゥエーハ裏面に形成される接触痕を確実に除去することができる。
[0042] また一方、熱処理工程で形成される COPフリー領域及び酸素析出物フリー領域は 、例えば上記のように 5 m程度以上となるため、再研磨工程におけるゥエーハの研 磨量を一方の面で 4 m以下、さらには 3 m以下とすることにより、再研磨工程後の シリコンゥエーハに残留する COPフリー領域及び酸素析出物フリー領域を少なくとも 1 μ m以上、さらには 2 μ m以上の深さで確実に確保することができる。
[0043] 以上のようにしてシリコンゥエーハを製造することにより、 COPフリー領域や酸素析 出物フリー領域が十分に確保されており、またゥエーハ表面にヘイズや異物の焼き 付きが無ぐさらにゥエーハ裏面に治具との接触痕も無い高平坦度で高品質の鏡面 研磨ゥエーハを安定して製造することができる。さらに、本発明のシリコンゥエーハは 、窒素を所定の濃度でドープされているものとすることができるので、ゥエーハ面内の グローンイン欠陥分布が一様となるゥエーハとすることができる。
[0044] 特に、本発明の製造方法は、 300mm以上の直径を有する大口径のシリコンゥエー ハを製造する場合に非常に有効であり、本発明によれば、 COPフリー領域や酸素析 出物フリー領域が十分に確保されており、またヘイズ、異物の焼き付き、治具との接 触痕が無ぐさらに高い平坦度を有する高品質の大口径シリコンゥエーハを安定して 製造することができる。
[0045] 以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこ れらに限定されるものではない。
(実施例 1)
図 1に示したフロー図に基づ 、てシリコンゥエーハの製造を行った。
先ず、単結晶育成工程（工程 A)で CZ法により直径 300mmで窒素濃度 5 X 1013at omsZcm3のシリコン単結晶を育成し、その育成したシリコン単結晶をスライス工程 ( 工程 B)にお 、てワイヤーソーを用いてスライスすることによってゥエーハを複数枚作 製した。このうち、互いに隣接する 3枚のゥエーハを選択し、これら 3枚のゥエーハに、 面取り工程、ラッピング工程、エッチング工程、洗浄工程（工程 C〜F)を順次施した。 次いで、得られた 3枚のシリコンゥエーハに図 2に示した両面研磨装置 50を用いて両 面研磨工程 (工程 G)を行った後、鏡面研磨された 3枚のシリコンゥエーハを縦型熱 処理炉にセットして Ar雰囲気下、 1200°Cで 1時間の熱処理を施した（工程 H)。
[0046] その後、得られた 3枚のゥエーハのうちの 1枚（ゥエーハ a)については、ゥエーハ表 面の COPをパーティクルカウンター SP— 1 (KLA— Tencor社製）にて測定した。次 に、このゥエーハ aの表面を 1 μ m研磨し、研磨後のゥエーハ表面の COPを再度測 定した。このような COPの測定を、ゥエーノ、 aの総研磨量が 10 /z mとなるまで繰り返し 行って、ゥエーハ表面から 10 mまでの範囲の COPの深さ分布を得た。なお、ゥェ ーハの研磨量は、静電容量式非接触厚さ計 CL 250 (小野測器社製）により測定し た研磨前後でのゥエーハ厚さの差力も見積もった。
[0047] また、上記で作製した 3枚のゥエーハのうちの別の 1枚（ゥエーハ b)については、 80 0°Cで 4時間 + 1000°Cで 16時間の酸素析出熱処理を行った後、 X線トポグラフによ りゥエーハ面内の酸素析出特性を評価した。さらにその後、ゥエーハ bに斜め研磨及 びエッチングを行って BMD密度と酸素析出物フリー領域の深さを求めた。
[0048] さらに、上記で作製した 3枚のゥエーハのうちの残りの 1枚（ゥエーハ c)については 、ゥエーハ表面の研磨量が 4 m、ゥエーハ裏面の研磨量が 500nmとなるようにして 再研磨工程を行った (工程 I)。
[0049] ここで、ゥエーノ、 aの COP深さ分布を測定した測定結果を以下の表 1に示す。表 1 に示したように、ゥエーノヽ aの COP数は、ゥエーハ表面から 5 mまでの領域では 10 個未満であるが、ゥエーハ表面力 の深さが 5 mを超えると急激に COP数が増加 した。この結果から、実施例 1の熱処理工程まで行ったシリコンゥエーハに形成され ている COPフリー領域は、ゥエーハ表面から 5 mの範囲であると見積もった。
[表 1]
Figure imgf000017_0001
[0051] 次に、ゥエーハ bの X線トポグラフによる評価結果から、その BMD密度はゥエーハ 面内で一様であることが確認された。さらに、斜め研磨及びエッチングを行って求め たゥエーハ中心部での BMD密度は、 5. 4 X 105/cm2 (体積密度に換算すると、 5. 4 X 109/cm3)であり、またゥエーハ表層部に形成された BMDフリー領域の深さは 2 4 μ mであることがわかった。
[0052] これらのゥエーハ a及び bの結果から、再研磨工程を行って得られた最終製品として のシリコンゥエーノ、 cの COPフリー領域は 1 μ m、 BMDフリー領域は 20 μ mであるこ とが分力つた。さらに、最終製品となるゥエーハ cの表面及び裏面をパーティクルカウ ンター SP— 1で測定したところ、ゥエーハ cの表面におけるヘイズは鏡面ゥエーハと 同程度であること、またゥエーハ裏面では熱処理装置の冶具との接触痕が観察され ず、完全に除去されていることが確認できた。し力も、実施例 1のシリコンゥエーノヽ cは 、熱処理前に両面を鏡面研磨したことにより、ゥエーハ裏面の再研磨量が 500nmと 少ないにも関わらず、裏面も鏡面となっていた。
[0053] 以上の結果より、実施例 1で作製したシリコンゥエーノ、 cは、ゥエーハ表層部に COP 、 BMDともに無欠陥のデバイス活性領域が: m確保されていること、およびゥエー ハバルタ部に酸素析出物が高密度に形成されているゲッタリング能力に優れた領域 が確保されていることを確認することができ、デバイス作製に適したゥエーハに供する ことができるものであることがわかった。
[0054] (実施例 2)
単結晶育成工程（工程 A)で CZ法によりシリコン単結晶を育成する際に、ドープす る窒素の濃度を 2 X 1015atomsZcm3とすること以外は上記実施例 1と同様にして 3 枚のシリコンゥエーハに熱処理工程 (工程 H)まで行つた後、これらの 3枚のシリコンゥ エーハを使用して、上記実施例 1同様に、 COPの深さ分布、 BMD特性、及び最終 製品となるゥエーハの表裏両面の表面状態について評価した。
[0055] その結果、実施例 2の熱処理工程まで行ったゥエーハにおける COPフリー領域は ゥエーハ表面から 15 μ mの範囲であったため、最終製品となるシリコンゥエーハの C OPフリー領域は l l /z mとなり、実施例 1よりも広くなつていることがわ力つた。また、最 終製品となるシリコンゥエーハの表面におけるヘイズは鏡面ゥエーハと同程度である こと、またゥエーハ裏面では熱処理装置の冶具との接触痕が完全に除去されて鏡面 となって!/ヽることも確認できた。
[0056] 一方、実施例 2で熱処理まで行ったゥエーハの BMD密度及び BMDフリー領域を 測定した結果、ゥエーハ中心部での BMD密度は 2. 4xl01GZcm3程度、 BMDフリ 一領域は 20 m (最終製品で 16 m)であった力 X線トポグラフの結果力も酸素析 出が少ないと判明したゥエーハ周辺部では 2. 8xl07Zcm3程度であり、ゥエーハ面 内の欠陥分布に若干の偏りがあることが確認された。これは、単結晶にドープする窒 素の濃度が若干高 、ために生じたもの考えられる。
[0057] (比較例 1)
上記実施例 1と同様の条件で単結晶育成工程（工程 A)で CZ法によりシリコン単結 晶を育成した後、スライス工程 (工程 B)を行い、その後互いに隣接する 2枚のゥエー ハを選択し、これら 2枚のゥエーハに、面取り工程、ラッピング工程、エッチング工程、 洗浄工程 (工程 C〜F)を順次施した。 次に、得られた 2枚のシリコンゥエーハを研磨することなく縦型熱処理炉にセットして Ar雰囲気下、 1200°Cで 1時間の熱処理を施した後、この熱処理したゥエーハに片 面 5 μ mずつの鏡面研磨をゥエーハの両面に行った。
[0058] その後、得られた 2枚のゥエーハのうちの一方のゥエーハについては、 800°Cで 4 時間 + 1000°Cで 16時間の酸素析出熱処理を行った後、上記実施例 1と同様にして BMD密度と酸素析出物フリー領域の深さを求めた。
また、残るもう一方のゥエーハについては、パーティクルカウンター SP— 1による測 定によりゥエーハの表裏両面の表面状態にっ 、て評価した後、そのシリコンゥエーハ のゥエーハ表面から 10 mまでの範囲の COPの深さ分布を上記実施例 1と同様に して測定した。
[0059] その結果、比較例 1で作製したシリコンゥエーハ (鏡面研磨後のゥエーハ）は、その BMD密度がゥエーハ面内で一様であり、ゥエーハ中心部での BMD密度は 5. 4 X 1 o cm3, BMDフリー領域の大きさは 19 mであることがわかった。また、この比較 例 1のシリコンゥエーハについては、ゥエーハ表面におけるヘイズが鏡面ゥエーハと 同程度であること、またゥエーハ裏面では熱処理装置の冶具との接触痕が完全に除 去されて鏡面となっていることも確認できた。し力しながら、 COPの深さ分布を測定し た結果、比較例 1のシリコンゥエーハには、 COPフリー領域が全く存在せず、またゥ エーハ表面の表面状態もユーザーから要求されるレベルに達しておらず、デバイス 作製に適さな 、ゥエーハであることがわ力つた。
(比較例 2)
上記比較例 1において、熱処理後に行う鏡面研磨の研磨量を片面 4 mずっとす ること以外は、上記比較例 1と同様にして 2枚のシリコンゥエーハを作製した。
その後、得られた 2枚のゥエーハのうちの一方のゥエーハについては、上記比較例 1と同様にして BMD密度と酸素析出物フリー領域の深さを求め、また、残るもう一方 のゥエーハについては、ゥエーハの表裏両面の表面状態について評価した後、その シリコンゥエーハのゥエーハ表面から 10 μ mまでの範囲の COPの深さ分布を測定し [0061] その結果、比較例 2で作製したシリコンゥエーハ (鏡面研磨後のゥエーハ）は、その BMD密度がゥエーハ面内で一様であり、ゥエーハ中心部での BMD密度は 5. 4 X 1 09Zcm3、 BMDフリー領域の大きさは 20 μ mであり、さらに COPフリー領域は 1 μ m 確保されていることがわかった。さらに、この比較例 2のシリコンゥエーハについては、 ゥエーハ表面におけるヘイズが鏡面ゥエーハと同程度であること、またゥエーハ裏面 では熱処理装置の冶具との接触痕が完全に除去されていることも確認できた力 ゥ エーハ表面の表面状態を測定したところユーザーから要求されるレベルに達してなく 、デバイス作製に適さな 、ゥエーハであることがわ力つた。
[0062] なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単な る例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一 な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技 術的範囲に包含される。
[0063] 例えば、上記実施例においては、直径 300mmのシリコンゥエーハを製造する場合 を例に挙げて説明した力 本発明はこれに限定されず、直径が 100〜400mm、ある いはそれ以上となるシリコンゥエーハを製造する場合にも同様に適用することができ る。また、熱処理工程の説明では、縦型炉を用いてゥエーハを熱処理する場合を例 に挙げているが、本発明は横型炉を用いる場合にも同様に適用できることは言うまで もない。さらに上記では、窒素をドープしたシリコンゥエーハを製造する場合について 説明を行っている力 本発明は窒素をドープせずにシリコンゥエーハを製造する場合 にも同様に適用できる。

Claims

請求の範囲
[1] シリコン単結晶からシリコンゥエーハを製造する方法であって、前記シリコン単結晶 力も切り出されたゥエーハに、少なくとも、ゥエーハの両面を鏡面研磨する両面研磨 工程と、該鏡面研磨されたゥエーハを熱処理する熱処理工程と、該熱処理されたゥ エーハの表面または両面を再度研磨する再研磨工程とを行うことを特徴とするシリコ ンゥエーハの製造方法。
[2] 前記シリコン単結晶に窒素をドープすることを特徴とする請求項 1に記載のシリコン ゥエーハの製造方法。
[3] 前記シリコン単結晶にドープする窒素の濃度を 1 X 1013〜1 X 1015atomsZcm3と することを特徴とする請求項 2に記載のシリコンゥエーハの製造方法。
[4] 前記熱処理工程にお!、て、前記鏡面研磨されたゥエーハを Ar雰囲気下、 1100°C 以上 1300°C以下の温度で 30分以上 24時間以下熱処理することを特徴とする請求 項 1ないし請求項 3のいずれか一項に記載のシリコンゥエーハの製造方法。
[5] 前記再研磨工程におけるゥエーハの研磨量を一方の面で 1. 5nm以上 4 m以下 とすることを特徴とする請求項 1な 、し請求項 4の 、ずれか一項に記載のシリコンゥェ ーハの製造方法。
[6] 前記製造するシリコンゥエーハを、直径 300mm以上のものとすることを特徴とする 請求項 1ないし請求項 5のいずれか一項に記載のシリコンゥエーハの製造方法。
[7] 請求項 1な!、し請求項 6の 、ずれか一項に記載の製造方法により製造されたシリコ ンゥエーノヽ
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5211550B2 (ja) * 2007-05-25 2013-06-12 株式会社Ｓｕｍｃｏ シリコン単結晶ウェーハの製造方法
JP5275585B2 (ja) 2007-06-18 2013-08-28 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 エピタキシャルシリコンウェハの製造方法
JP5584959B2 (ja) * 2008-05-07 2014-09-10 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP2010040876A (ja) * 2008-08-06 2010-02-18 Sumco Corp 半導体ウェーハの製造方法
JP5515253B2 (ja) * 2008-08-07 2014-06-11 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
WO2010016586A1 (ja) 2008-08-08 2010-02-11 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 半導体ウェーハの製造方法
JP5515270B2 (ja) * 2008-10-20 2014-06-11 株式会社Ｓｕｍｃｏ シリコンウェーハの熱処理方法及び熱処理装置、並びに、シリコンウェーハ
JP5381304B2 (ja) * 2009-05-08 2014-01-08 株式会社Ｓｕｍｃｏ シリコンエピタキシャルウェーハの製造方法
US8999864B2 (en) 2009-06-03 2015-04-07 Global Wafers Japan Co., Ltd. Silicon wafer and method for heat-treating silicon wafer
DE102011083041B4 (de) * 2010-10-20 2018-06-07 Siltronic Ag Stützring zum Abstützen einer Halbleiterscheibe aus einkristallinem Silizium während einer Wärmebehandlung und Verfahren zur Wärmebehandlung einer solchen Halbleiterscheibe unter Verwendung eines solchen Stützrings
JP5912368B2 (ja) * 2011-03-22 2016-04-27 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法及びシリコンウェーハ
JP5682471B2 (ja) * 2011-06-20 2015-03-11 信越半導体株式会社 シリコンウェーハの製造方法
JP2013048137A (ja) * 2011-08-29 2013-03-07 Covalent Silicon Co Ltd シリコンウェーハの製造方法
US9075188B2 (en) * 2011-08-31 2015-07-07 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method of making lightweight, single crystal mirror
US9315917B2 (en) * 2012-07-30 2016-04-19 Solar World Industries America Inc. Apparatus and method for the production of ingots
CN103231302B (zh) * 2013-04-12 2015-04-29 同济大学 一种获取超光滑表面低亚表面损伤晶体的方法
JP6047456B2 (ja) * 2013-07-16 2016-12-21 信越半導体株式会社 拡散ウェーハの製造方法
JP6863251B2 (ja) * 2017-12-04 2021-04-21 信越半導体株式会社 シリコンウェーハの加工方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015459A (ja) * 1999-06-30 2001-01-19 Mitsubishi Materials Silicon Corp 両面研磨ウェーハの製造方法
JP2003257981A (ja) * 2002-02-27 2003-09-12 Toshiba Ceramics Co Ltd シリコンウェーハの製造方法
JP2004071836A (ja) * 2002-08-06 2004-03-04 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3620554B2 (ja) * 1996-03-25 2005-02-16 信越半導体株式会社 半導体ウェーハ製造方法
JPH10135165A (ja) * 1996-10-29 1998-05-22 Komatsu Electron Metals Co Ltd 半導体ウェハの製法
JP3011178B2 (ja) * 1998-01-06 2000-02-21 住友金属工業株式会社 半導体シリコンウェーハ並びにその製造方法と熱処理装置
WO1999057344A1 (fr) * 1998-05-01 1999-11-11 Nippon Steel Corporation Plaquette de semi-conducteur en silicium et son procede de fabrication
JPH11349393A (ja) * 1998-06-03 1999-12-21 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
JP4233651B2 (ja) * 1998-10-29 2009-03-04 信越半導体株式会社 シリコン単結晶ウエーハ
US6376395B2 (en) * 2000-01-11 2002-04-23 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process
DE10196115B4 (de) * 2000-04-24 2011-06-16 Sumitomo Mitsubishi Silicon Corp. Verfahren zum Polieren eines Halbleiterwafers
JP4463957B2 (ja) * 2000-09-20 2010-05-19 信越半導体株式会社 シリコンウエーハの製造方法およびシリコンウエーハ
US7081422B2 (en) * 2000-12-13 2006-07-25 Shin-Etsu Handotai Co., Ltd. Manufacturing process for annealed wafer and annealed wafer
JP4646440B2 (ja) * 2001-05-28 2011-03-09 信越半導体株式会社 窒素ドープアニールウエーハの製造方法
JP2004128037A (ja) * 2002-09-30 2004-04-22 Trecenti Technologies Inc 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001015459A (ja) * 1999-06-30 2001-01-19 Mitsubishi Materials Silicon Corp 両面研磨ウェーハの製造方法
JP2003257981A (ja) * 2002-02-27 2003-09-12 Toshiba Ceramics Co Ltd シリコンウェーハの製造方法
JP2004071836A (ja) * 2002-08-06 2004-03-04 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1758154A4 *

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