JP3409313B2 - 酸化物及びフォトレジスト層に対して高度の選択性を有する異方性窒化物エッチング法 - Google Patents

酸化物及びフォトレジスト層に対して高度の選択性を有する異方性窒化物エッチング法

Info

Publication number
JP3409313B2
JP3409313B2 JP2000124026A JP2000124026A JP3409313B2 JP 3409313 B2 JP3409313 B2 JP 3409313B2 JP 2000124026 A JP2000124026 A JP 2000124026A JP 2000124026 A JP2000124026 A JP 2000124026A JP 3409313 B2 JP3409313 B2 JP 3409313B2
Authority
JP
Japan
Prior art keywords
layer
silicon nitride
gate
oxidant
volume
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000124026A
Other languages
English (en)
Other versions
JP2000340552A (ja
Inventor
ダイアン・シー・ボイド
スチュアート・エム・バーンズ
フセイン・アイ・ハナフィー
ウォールデマー・ダブリュー・ココン
ウィリアム・シー・ウィリー
リチャード・ワイズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2000340552A publication Critical patent/JP2000340552A/ja
Application granted granted Critical
Publication of JP3409313B2 publication Critical patent/JP3409313B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/66583—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with initial gate mask or masking layer complementary to the prospective gate location, e.g. with dummy source and drain contacts
    • E—FIXED CONSTRUCTIONS
    • E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
    • E05D—HINGES OR SUSPENSION DEVICES FOR DOORS, WINDOWS OR WINGS
    • E05D15/00—Suspension arrangements for wings
    • E05D15/06—Suspension arrangements for wings for wings sliding horizontally more or less in their own plane
    • E05D15/0621—Details, e.g. suspension or supporting guides
    • E05D15/0626—Details, e.g. suspension or supporting guides for wings suspended at the top
    • E05D15/063—Details, e.g. suspension or supporting guides for wings suspended at the top on wheels with fixed axis
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • E—FIXED CONSTRUCTIONS
    • E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
    • E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
    • E05Y2201/00—Constructional elements; Accessories therefor
    • E05Y2201/60—Suspension or transmission members; Accessories therefor
    • E05Y2201/622—Suspension or transmission members elements
    • E05Y2201/688—Rollers
    • E—FIXED CONSTRUCTIONS
    • E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
    • E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
    • E05Y2600/00—Mounting or coupling arrangements for elements provided for in this subclass
    • E05Y2600/60—Mounting or coupling members; Accessories therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体ウエーハま
たはその他の多層構造上に形成される窒化シリコン層中
の、線のパターニングに関するものである。
【０００２】
【従来の技術】半導体の製造で、付随するフォトレジス
トを過度に侵食することなく、酸化物層（たとえば酸化
シリコン）に対して高い選択性をもって、アスペクト比
の高い（たとえば４：１以上）フィーチャを有する厚い
誘電体皮膜を異方性エッチングすることが望ましい場合
が多い。多くの適用分野で、パターニングされた窒化物
のプロファイルは垂直でなければならない。現在の最新
技術による窒化物のエッチング法では、十分に垂直なエ
ッチ・プロファイルを得ることはできず、また、酸化物
に対して十分な選択性を有するエッチング法は得られな
い。
【０００３】このような適用分野の例として、ダマシー
ン・エッチング法により装置のゲートを形成するには、
窒化物材料を窒化物の下にある薄い熱酸化物材料に対し
て、垂直にエッチングする必要がある。熱酸化物材料の
エッチ・ストップ層を除去し、これよりさらに薄いゲー
ト酸化物をその場所に成長させる。このエッチ・ストッ
プ層の厚みは、著しいアンダーカットを生じることなく
これを除去できるかどうかによって制限されるが、成長
されるゲート酸化物の厚みは、装置の性能特性によって
決まる。次に、ゲート導体を付着させ、窒化物が現れる
まで研磨する。
【０００４】標準的なゲートのエッチング法では、熱酸
化物材料のエッチ・ストップ層に対する適切な、確実に
制御可能な選択性を得るために、硬質のマスクを必要と
する。その場でレジストを使用して硬質のマスクをパタ
ーニングすると、ネストされたり分離された線がばらつ
きを生じる主な原因となる。さらに具体的には、図１お
よび図２は、多層構造１０の標準的な（すなわち非ダマ
シーン）ゲート・エッチング法を示す。構造１０は、導
電性ゲート・スタック１２、窒化シリコンの硬質マスク
１４、フォトレジスト層のネストされた線１６ａ、およ
びフォトレジスト層の分離された線１６ｂを含む。窒化
シリコンの硬質マスク１４の上にフォトレジスト層を付
着させた後、硬質マスク層をエッチングして、フォトレ
ジスト層のパターンに対応するパターンを硬質マスク層
中に形成する。その後フォトレジスト層をストリッピン
グすると、図２に示すパターニングされた窒化シリコン
の硬質マスク層１４が残る。図２からわかるように、分
離された線１６ｂの下にあった窒化シリコンの硬質マス
ク層１４の部分は、マスクのエッチング・ステップの間
に、横方向に侵食され、窒化シリコンの硬質マスク層が
著しいチップ全体の線幅のばらつき（ＡＣＬＶ）を生じ
る。
【０００５】ネストされた線および分離された線の局所
的領域中の、フォトレジスト塗布量の差は、ネストされ
た線対分離された線のエッチ・バイアスの原因となる主
要な要因である。たとえば、分離された線１６ｂ近傍の
部分はほぼ１００％がオープン（すなわちフォトレジス
トがない）となり、反対にネストされた線１６ａ近傍の
部分は約５０％がオープンとなる。プラズマを形成する
化学物質は、窒化シリコンと反応性があるものを選択す
るので、エッチャント・ガス中の反応性の種（たとえば
イオン、基、および重合体前駆物質）の局部的濃度は、
分離された線１６ｂの近傍では、窒化シリコンの局部的
付着量が比較的高いため、減少する。分離された線１６
ｂを包囲する大面積の窒化物は、反応性化学種のシンク
（sink）として機能する。
【０００６】同様に、ネストされた線１６ａの近傍にさ
らに多量のレジストが局部的に存在すると、分離された
線１６ｂの近傍のレジストが少ない領域に対して局所的
なプラズマを形成する化学物質を移行させる傾向があ
る。具体的には、フォトレジストの侵食が、重合体前駆
物質の発生源となる。したがって、分離された線１６ｂ
の近傍の硬質マスク層１４は、ネストされた線１６ａの
近傍のものより重合する化学物質に露出されることが少
なく、このため図２に示すように、分離された線の下に
あるエッチングされた硬質マスクが横方向に侵食される
原因となる。
【０００７】図１および図２に示すような標準的な硬質
マスクによるゲート・エッチング法では、通常塩化物ま
たは臭化物を主体とするエッチャント・ガス中で、シリ
コンが熱酸化物（図示されていないが、ゲートスタック
１２の上に薄い層として形成される）に対して選択的に
エッチングされる。ゲート導体のエッチングは、基板
（すなわちゲート・スタック１２）に対して選択性がな
いため、熱酸化物のブレークスルーが下層のシリコンを
破滅的に侵食する原因となる。この危険は、デバイスの
速度を高めるためにゲート酸化物の厚みを減少させるに
つれて、特に重要となる。ゲートの線幅を減少させる
と、ゲート・スタックのアスペクト比は増大する。硬質
マスクによるゲート・エッチング法でのゲート・スタッ
クの安定性は、非常に攻撃的な基本ルールで問題とな
る。
【０００８】ゲート形成ステップでは、熱酸化物の犠牲
層をストリッピングしてから、図３に示すように、新し
くゲート酸化物を成長させる必要があることが多い。熱
酸化物の犠牲層２０の厚みは、酸化物ストリッピングの
間の、エッチングの異方性の程度により制限を受ける。
熱酸化物層２０のいかなるアンダーカットも、後のポリ
シリコン２４（ゲート導体）が窒化シリコン層２６のゲ
ート・ホールを充てんした後に、脚部２２が形成される
原因となる。脚部２２はデバイスの性能を低下させる。
【０００９】さらに、図７に示すようなどのような等方
性エッチングでも、イオンは窒化シリコン層５０に向か
って均一な方向に加速されない。したがって、エッチン
グはすべての方向に進行して、フォトレジスト層５２に
アンダーカットを生じさせ、デバイスの集積度を制限す
る。図７では、窒化シリコン層５０がシリコン基板（図
示されていない）の上に形成されることがある。
【００１０】窒化シリコンのエッチング技術はよく開発
されているが、この技術固有の問題がいくつかある。特
定の問題の１つは、アスペクト比の高い窒化シリコンレ
ベルをエッチングし、しかもフォトレジスト層と酸化物
層の両方に対する選択性を維持することである。
【００１１】
【発明が解決しようとする課題】本発明の目的は、フォ
トレジスト層および酸化物層に対する高い選択性を維持
し、後に像の完全性が失われることを回避しながら、高
いアスペクト比を有する窒化シリコンをパターニングす
る方法を提供することにある。
【００１２】
【課題を解決するための手段】上記その他の必要性を満
たすため、その目的を考慮して、本発明はダマシーン・
エッチング法における、多層構造の窒化シリコン層中の
トレンチを異方性エッチングする方法を提供する。この
方法は、重合剤、水素源、酸化剤、および希ガス希釈剤
を含む、酸化シリコン層（基板上、窒化物層の下に形成
される）およびフォトレジスト層（窒化物層の上に形成
される）に対する窒化物選択性が高いエッチャント・ガ
スを励起して高密度プラズマを発生させるステップと、
この高密度プラズマを導入して窒化シリコン層の露出部
をエッチングし、酸化シリコン層まで伸びるトレンチを
形成するステップとを含む。
【００１３】本発明では、重合剤が、ＣＦ4、Ｃ2Ｆ6、
およびＣ3Ｆ8からなる群から選択され、水素源が、ＣＨ
Ｆ3、ＣＨ2Ｆ2、ＣＨ3Ｆ、およびＨ2からなる群から選
択され、酸化剤が、ＣＯ、ＣＯ2、およびＯ2からなる群
から選択され、希ガスが、Ｈｅ、Ａｒ、およびＮｅから
なる群から選択される。本発明の好ましい実施例では、
酸化剤はＣＯ2などの炭素を含有する酸化剤成分と、Ｈ
ｅにＯ2を加えたものなどの酸化剤・希ガス成分を含
む。成分の濃度は、フォトレジストに対して、少なくと
も約３：１、好ましくは少なくとも約４：１の、高い窒
化物選択性を有し、酸化物に対して、少なくとも約４：
１、好ましくは少なくとも約５：１の、高い窒化物選択
性を有するエッチャント・ガスが得られるように選択さ
れる。
【００１４】本発明の他の実施例によれば、高周波（Ｒ
Ｆ）電力源など、プラズマの方向性を制御するのに使用
される電力源は、コイルなど、エッチャント・ガスを励
起するのに使用される電力源から減結合される。好まし
くは、ＲＦ電力源は、構造の、エッチングされる窒化シ
リコン層を有する側面の反対側に供給される。
【００１５】本発明はまた、少なくとも２個の浅いトレ
ンチ分離領域を有する基板上に酸化シリコン層を形成す
るステップと、酸化シリコン層の上に窒化シリコン層を
形成するステップと、窒化シリコン層の上に、窒化シリ
コン層が露出するウィンドウを画定するようにフォトレ
ジストを付着させるステップと、上述の組成を有するエ
ッチャント・ガスを励起して、高密度プラズマを生成さ
せるステップと、高密度プラズマを導入して、ダマシー
ン・エッチングステップで窒化シリコンの露出部分を酸
化シリコン層までエッチングするステップと、これによ
り窒化シリコン層のウィンドウ部分にゲート・ホールを
残すステップと、ゲート・ホール中にゲート導体を付着
するステップと、ゲート導体がゲート・ピラー（pilla
r）を形成する窒化シリコン層の少なくとも一部を除去
するステップとを含む、金属酸化物半導体電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）を製造する方法を提供する。
【００１６】本発明はまた、ダマシーン・エッチング法
で、多層構造に窒化シリコン層中のトレンチをエッチン
グするのに使用するエッチャント・ガス組成物にも関す
る。このエッチャント・ガスは、上述のように、重合
剤、水素源、酸化剤、および希ガス希釈剤を含み、酸化
シリコン層およびフォトレジスト層に対して高い窒化物
選択性を有する。
【００１７】本発明は、添付の図面を参照しながら以下
の詳細な説明を読めば、最もよく理解することができ
る。一般的な慣行に従って、図面中の各種のフィーチャ
は、縮尺どおりではないことを強調しておく。反対に、
各フィーチャの寸法は、図がわかりやすいように故意に
拡大または縮小してある。
【００１８】
【発明の実施の形態】本発明は、ダマシーン・エッチン
グ法で、フォトレジストおよび酸化物に対する選択性が
増大され、調整可能な異方性が得られる窒化物のエッチ
ング法、及び、窒化物のエッチング組成物を提供する。
以下に、効率を高めた窒化物エッチングのできる乾式エ
ッチング法について説明する。好ましいエッチング・ガ
スは、Ｃ2Ｆ6、ＣＨ3Ｆ、ＣＯ2、Ｈｅ、Ｏ2、およびＡ
ｒの混合物である。本発明によれば、ゲート導体の形成
に必要な、酸化シリコンの薄い層の上で停止する窒化シ
リコンの異方性エッチングが行える。ゲート導体（また
は「ゲート」）の形成は、ダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）や論理装置などの半導体デ
バイスで望ましい。
【００１９】図４および図５は、多層構造３０の窒化シ
リコン層３１中にトレンチ（またはパターン）を形成す
る、ダマシーン・ゲート・エッチング法を示す。多層構
造３０はまた、半導体基板３２、薄い酸化物層３３、お
よびネストされた線３５ａと分離された線３５ｂを形成
するフォトレジスト層３４も含む。ダマシーン・ゲート
・エッチング法では、図１および図２に示すような標準
的なゲート・エッチング法と異なり、フォトレジスト層
３４は、窒化シリコン層３１中に線またはトレンチをパ
ターニングするのに使用され、エッチング後の構造に大
部分の窒化物層が残る。次にレジストをストリッピング
し、窒化シリコン層３１中に形成したトレンチ３６ａお
よび３６ｂにゲート導体３７を充てんする。
【００２０】図４および図５に示すように、ダマシーン
・ゲート形成法は、分離された線３５ｂの近傍には１０
０％近くのレジストの塗布量を、ネストされた線３５ａ
の近傍には約５０％のレジストの塗布量を必要とする。
フォトレジストに対する窒化物の選択性を高めるための
エッチングに使用する化学物質を調整することにより、
レジストの塗布量の局所的ばらつきは、標準的なエッチ
ング法より重要ではなくなる。これは、エッチングステ
ップは設計により窒化物と反応性を有するものでなけれ
ばならないからである。換言すれば、ステップはフォト
レジストの局所的な塗布量の、１００％から５０％への
変動の影響を受けないように設計することができるが、
（図１に示すように）窒化シリコンの付着量の、１００
％から５０％への変動の影響を受けないように設計する
ことはできない。これは、エッチングが窒化物と反応す
るように設計されているためである。さらに具体的に
は、フォトレジストの分離された線１６ｂの周囲にある
窒化シリコン硬質マスク１４をエッチングする間に、図
２に示すように、エッチャント・ガスは分離された線の
下にある窒化物と反応する。ダマシーン・ゲート・エッ
チング法では、どの線の近くにも、露出した窒化シリコ
ンはこのように高度には存在しない。
【００２１】本発明のエッチャント・ガスを構成する成
分は、酸化シリコン層およびフォトレジスト層に対して
窒化物選択性を有するガスを生成させるのに重要であ
る。酸化物およびフォトレジストに対する「窒化物選択
性」とは、それぞれ、窒化物と酸化物、および窒化物と
フォトレジストのエッチング速度の比を意味する。本発
明のエッチャント・ガスは、重合剤、水素源、酸化剤、
および希ガス希釈剤を含む。好ましくは、これらの成分
を、酸化物に対する窒化物選択性が少なくとも約４：１
に、フォトレジストに対する窒化物選択性が少なくとも
約３：１になるように混合される。さらに好ましくは、
酸化物に対する窒化物選択性が少なくとも約５：１、フ
ォトレジストに対する窒化物選択性が少なくとも約４：
１である。
【００２２】本発明のエッチャント・ガスの重合剤は、
パッシベーション層形成をもたらす前駆物質である。こ
の重合剤は、好ましくはＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8からな
る群から選択された少なくとも１種類のフッ化炭素であ
る。フッ素は窒化シリコン相中の窒化物の反応を助ける
が、酸化シリコン（または二酸化シリコン）層中のシリ
コンの反応は助けない。重合剤は、ＣＦx重合体の前駆
物質の、ダウンホール供給物質としての役割のため、ア
ンダーカットを減少させ、窒化物のテーパを制御する。
特に、重合剤の量を減少すると、プロファイルがより垂
直になる。また、重合剤の量を増大させると、酸化物に
対する窒化物選択性が改善される。
【００２３】本発明のエッチャント・ガスの水素源は、
窒化物の化学エッチングを促進し（等方性を増大するこ
とにより示唆される）、フォトレジストに対する選択性
を（重合とフッ素の捕捉（scavenging）の両方により）
改善する。この水素源は、好ましくはＣＨＦ3、ＣＨ2Ｆ
2、ＣＨ3Ｆ、およびＨ2からなる群から選択される少な
くとも１種類である。水素は可燃性があるため、安全の
理由によりある種の環境では避けるべきである。水素源
の量を増大することにより、フォトレジストに対する窒
素選択性が改善される。
【００２４】本発明はまた、垂直方向のイオン・エンハ
ンス・エッチングにより、誘電層の除去を助けるため、
酸化剤も使用する。この酸化剤は、ＣＯ、ＣＯ2、およ
びＯ2からなる群から選択される少なくとも１種類の、
酸素を含有する化合物である。酸化剤の添加により、フ
ォトレジストに対する選択性が低下する。これは、フォ
トレジストは窒化シリコンのように塗布量が少なくなる
（micro-loading）ことがないためである。レジストを
保護するために重合体含有量を増加させると、アスペク
ト比の高いフィーチャにエッチ・ストップが容易に生じ
る。酸化剤は、容易に重合剤と反応して、元のフッ化炭
素より揮発性の高い生成物（たとえばＣＯＦx化合物）
を生成する。酸化物の添加は、パッシベーション層の除
去を助け、気相プラズマを構成する化学物質のＣ／Ｆ比
を低い値に変換し、これによりさらにエッチング速度を
上昇させ、パッシベーション重合体の生成を減少させ
る。酸化剤の量を増加すると、酸化物に対する選択性が
増大する。好ましくは、この酸化剤はＣＯ2などの炭素
を含有する酸化剤と、ＨｅにＯ2を添加したものなど
の、酸化剤・希ガス成分を含むものとを含む。
【００２５】エッチャント・ガスの最後の構成成分は希
ガス希釈剤で、好ましくはＨｅ、Ａｒ、およびＮｅから
なる群から選択される少なくとも１種類である。希ガス
がないと、本発明のエッチャント・ガスは酸化物に対し
て高い選択性を示さない。したがって、酸化物に対する
選択性が十分に高くない場合には、希ガスの量を増加さ
せるべきである。
【００２６】本発明の範囲内における実施形態の例に
は、１〜１０体積％の重合剤、５〜３０体積％の水素
源、１〜２５体積％の炭素含有成分、０．１〜２０体積
％の酸化剤・希ガス成分（すなわち希ガス中約３０％の
相対濃度の酸化剤を含有するもの）、および０．１〜５
０体積％の希ガスの混合ガスがある。好ましくは、エッ
チャント・ガスは３〜８体積％の重合剤、１０〜３０体
積％の水素源、５〜１５体積％の炭素含有成分、５〜１
５体積％の酸化剤・希ガス成分（すなわち希ガス中約３
０％の相対濃度の酸化剤を含有するもの）、および１０
〜５０体積％の希ガスを含む。さらに好ましくは、重合
剤はＣ2Ｆ6、水素源はＣＨ3Ｆ、炭素含有成分はＣＯ2、
酸化剤・希ガス成分はＨｅにＯ2を添加したもの、希ガ
ス希釈剤はＡｒである。
【００２７】本発明の目的を達成する構成成分の特定の
濃度は、上述のような各成分の機能に基づいて、特定の
必要性により調節することができる。たとえば、エッチ
ャント・ガスが酸化物に対して十分な窒化物選択性を示
さない場合は、酸化剤の濃度を増大させるか、重合剤の
濃度を減少させるか、またはその両方を行うとよい。さ
らに、希ガス希釈剤が存在すると、酸化物に対する選択
性が向上する。
【００２８】さらに、エッチャント・ガスがフォトレジ
ストに対して十分な窒化物選択性を示さない場合は、水
素源の濃度を増大させるとよい。水素源の濃度を増大さ
せた後もフォトレジストに対して最適な窒化物選択性が
得られない場合には、エッチャント・ガスのＨ：Ｆ比を
増大させるように、重合剤と水素源の特定の化合物を選
択するとよい。上述の条件から水素源と酸化剤の両方を
減少させると、水素源（たとえばＣＨ3Ｆ）の損失と酸
化剤（たとえばＣＯ）の減少とがバランスするため、同
様なプロファイルが得られる。
【００２９】傾斜角度はエッチャント・ガスの相対濃度
を変化させても制御することができる。たとえば、重合
剤（たとえばＣ2Ｆ6）の量を増加し、他の成分を一定に
すると、窒化物層中のトレンチの傾斜角度が増大する。
アスペクト比の高い窒化物のフィーチャを注意深く制御
することにより、後の加工の間に穴を充てんするのが容
易になる。
【００３０】本発明によれば、エッチャント・ガスを励
起して高密度プラズマを形成する。プラズマの方向性を
制御するために使用する電源は、高密度プラズマを形成
するためにエッチャント・ガスを励起するのに使用する
電源から減結合する。このようにして減結合された電源
は、ウエーハ上のバイアスをプラズマ発生機構とは無関
係に制御する。「減結合（decoupled）」の用語を使用
するのは、イオン衝撃エネルギーが主としてウエーハへ
のバイアスにより制御されるのに対して、イオン流束
（およびプラズマ密度）が主として発生構造（たとえば
誘導プラズマ源中のコイル）に供給される電力によって
制御されるからである。
【００３１】この構造を図６に示すが、エッチャント・
ガスをチェンバ４０（破線により示す）に導入し、エッ
チャント・ガスを第１の電源４１により励起して、イオ
ン４２を有する高密度プラズマを形成する。高周波電源
４３などの第２の電源を第１の電源４１から減結合す
る。好ましくは、チェンバ４０の圧力は、チェンバ４０
に結合した真空ポンプ４５を使用して約２〜４０ミリト
ルに維持する。
【００３２】減結合したプラズマ源により使用されるよ
うなバイアスした基板は、通常数千ボルトのウエーハ・
プラテンの電位を発振させる。この電位の一部はプラズ
マ電子（シース・キャパシタンス）およびウエーハ・チ
ャック・キャパシタンスによりシールドされるが、ウエ
ーハに衝突するイオンの加速度は、通常５０〜５００Ｖ
に相当する加速度である。この追加されたエネルギーは
ウエーハ表面に対して垂直方向にエッチングを促進し、
本発明の異方性エッチングに影響を与える。
【００３３】バイアスされた基板においては、図６に示
すように、高周波電源４３を基板４８の裏面、すなわち
基板のエッチングされる層（窒化シリコン層など）と反
対側に供給する。図６では、基板４８はシリコン基板
（図示せず）上に形成した窒化シリコン層を示す場合も
ある。高周波電源４３はイオン４２を基板に向かって加
速させ、これによりその方向のエッチング速度を増大さ
せる。フォトレジスト４９上のパターンは、直接下層に
転写され、これにより実装密度が最大となる。
【００３４】高密度プラズマとは、プラズマ中の帯電粒
子の密度をいう。従来の、すなわち代表的な密度のプラ
ズマでは、イオン密度は通常約１０11ｃｍ-3未満である
が、高密度源では、分別イオン化（fractional ionizat
ion）は１０11ｃｍ-3より高い。高密度プラズマ源はプ
ラズマ電子を反応装置の境界に垂直な方向に加速させ、
電子の平均自由行程がプラズマの寸法と比較して長くな
る。この長い平均自由行程により、操作圧力を低くする
ことが可能になるが、イオンの壁流束が高いプラズマを
維持するには高度のイオン化を必要とする。
【００３５】本発明の方法は、アプライド・マテリアル
ズ社（Applied Materials）の高密度プラズマ乾式エッ
チング・チェンバで実際に実施したが、他の高密度プラ
ズマ源（たとえばラム（Ｌａｍ）９１００）も使用する
ことができる。本発明の混合ガスを含むどのような同様
のチェンバでも、所期の結果を得ることができること
は、本発明の範囲内である。チェンバの圧力は、約２〜
４０ミリトルであることが好ましい。
【００３６】上述の窒化物層のエッチングは、図８〜図
１９に示すように、金属酸化物電界効果トランジスタ
（ＭＯＳＦＥＴ）の製造に使用することができる。これ
らのステップは必ずしも図示および説明する順序で行わ
なくてもよい。本発明による製造方式は、非常に薄い
（たとえば５ｎｍ未満の）ゲート酸化物を有するＭＯＳ
ＦＥＴの形成に、特に適している。
【００３７】下記の例では、ＭＯＳＦＥＴの形成は基板
１３０から開始するが、この基板１３０はシリコン基板
など、周知のどのような半導体基板でもよい。図８に示
すように、基板１３０をパッド酸化物層１３５と窒化シ
リコン層１３１とで被覆する。パッド酸化物層１３５の
厚みは通常５ｎｍ〜２０ｎｍである。厚み約８ｎｍのＳ
ｉＯ2層を、パッド酸化物層１３５として使用すること
ができる。この酸化物層１３５は、高速熱処理（ＲＴ
Ｐ）または炉処理により形成することができる。窒化シ
リコン層１３１はＳｉ3Ｎ4で構成されるものでよく、厚
みは約９０ｎｍでよい。この窒化シリコン層１３１は、
高温低圧化学気相蒸着（ＬＰＣＶＤ）法で形成すること
ができる。プラズマ・エンハンス化学気相蒸着（ＰＥＣ
ＶＤ）など、他の付着法を使用してもよい。代替方法と
して、窒化シリコン層はスパッタリングで形成すること
もできる。
【００３８】次に、単一層のフォトレジスト１３２を窒
化シリコン層１３１の上にスピン・コーティングする。
次に、従来のリソグラフィにより、フォトレジスト層１
３２をパターニングし、図９に示すように後のエッチン
グ行程のためのエッチ・ウィンドウ１３３を画定する。
エッチ・ウィンドウ１３３は、後のダマシン・エッチン
グのため、窒化シリコン層１３１の一部を露出させる。
ダマシン・エッチング法では、窒化シリコン層の大部分
をフォトレジスト層で被覆するが、標準のエッチング法
では、フォトレジストの選択された線のみを使用して、
窒化物の対応する線を被覆する。単一層のフォトレジス
トを使用する代わりに、多層レジスト、またはハードベ
ーキングしたマスクなど他のマスクを使用することもで
きる。エッチ・ウィンドウ１３３の寸法形状により、次
にエッチングされる浅いトレンチ分離（ＳＴＩ）用トレ
ンチの横方向の寸法が画定される。このようなＳＴＩ用
トレンチ（フィールド酸化物分離トレンチとも呼ばれ
る）は、通常、隣接するトランジスタ間の分離のため
に、ＭＯＳ技術で用いられる。ＳＴＩの代わりに、シリ
コンの局所酸化（ＬＯＣＯＳ）またはポリバッファＬＯ
ＣＯＳを用いてもよい。
【００３９】図１０に示すように、次にレジスト・パタ
ーンを適当なエッチング法により、下の層構造に転写す
る。このステップはクリティカルではない。ＳＴＩトレ
ンチ１３４の深さＤSTIは１００ｎｍ以上でよい。ＳＴ
Ｉトレンチ１３４に適当な分離材料を充てんする前に、
図１１に示すように、薄い酸化物層１４６をトレンチ１
３４中に加熱により成長させることができる。この成長
は、付着する酸化物であるオルソケイ酸テトラエチル
（ＴＥＯＳ）で充てんする場合には特に推奨される。付
着したＴＥＯＳは、シリコン基板１３０との境界面で
は、通常不規則な表面状態である。酸化物層１４６がな
いと、このような不規則な表面状態はシリコン基板１３
０の動作に悪影響を与える。
【００４０】本例では、フォトレジスト１３２を除去
し、薄い酸化物層１４６を形成した後、図１１に示すよ
うに、すべてのＳＴＩトレンチ１３４が底部まで充てん
されるように、ＴＥＯＳ１３６を付着させる。ＴＥＯＳ
１３６はＬＰＣＶＤ法を用いて付着させることができ
る。隣接するトランジスタ（図８〜図１９には図示して
いない）を十分に分離することが保証される限り、他の
多くの材料を使用してもよい。ＴＥＯＳの利点は、後続
のどのような化学機械研磨（ＣＭＰ）でも良好な停止層
が得られることである。
【００４１】図１２に概略を示すように、次に構造の上
面を、ＣＭＰステップを用いて平坦化させる。本実施形
態では、ＣＭＰステップにより過剰なＴＥＯＳ１３６が
除去され、窒化シリコン層１３１上で停止する。この
時、層１３１の上面１３７は完全に平坦になる。ＣＭＰ
の後、窒化シリコン層１３１の厚みはわずかに減少して
約７５ｎｍになる。
【００４２】その後のステップで（図１３参照）、平面
化した表面１３７の上面に追加的な層１３８を形成する
ことにより、パッド酸化物層１３５の上面にある誘電体
スタック（ＤST）が完成する。本例では、誘電体スタッ
クは、 ・ Ｓｉ3Ｎ4層１３１（厚み約７５ｎｍに減少）および ・ Ｓｉ3Ｎ4層１３８（厚み約５０ｎｍ） を有する。
【００４３】本実施形態では、誘電体スタックを、すで
にＳＴＩまたはＬＯＣＯＳトレンチなど、ある種の層や
構造要素を含む半導体構造上面に形成する。しかしなが
ら、誘電体スタックは、単純基板、前加工した基板、他
の回路を有する半導体デバイスなど、どのような種類の
半導体構造上に形成してもよい。スタックはまた、追加
の窒化シリコン層を含むものでもよい。
【００４４】後続のステップ（図示しないが図１４の構
造を得る）で、フォトリソグラフィステップを使用し
て、形成されるゲート・ピラーの横方向の寸法（すなわ
ちゲート長ＬGATEおよびゲート幅ＷGATE）ならびに形状
を画定する。「ゲート・ピラー」の表現は、本明細書で
は半導体構造から突出したゲート構造を述べるのに使用
する。ピラーは、側壁が垂直（すなわち半導体構造に対
して直角）であれば、どのような寸法形状のものでもよ
い。しかし、アスペクト比が高すぎるゲート・ピラー
は、形成後に倒れる傾向があることに注意すべきであ
る。
【００４５】ゲート・ピラーの寸法形状を画定するには
多数の異なる方法があるため、このステップについては
特に説明しない。基本的には、図１４に示すように、エ
ッチ・ウィンドウ１４０をレジスト・マスク１４８中に
設ける。エッチ・ウィンドウ１４０の寸法形状は、形成
されるゲート・ピラーの横方向の寸法形状とほぼ同一で
ある。エッチ・ウィンドウ１４０の長さにより、ゲート
・ホール１５０の長さが画定され、さらにゲート・ホー
ル１５０の長さにより、最終的にゲート長が画定され
る。次にこのゲート長により有効チャネル長が決定され
る。
【００４６】ゲート・ホール１５０を形成するために、
ゲート形成反応性イオン・エッチング（ＲＩＥ）ステッ
プを用いて、レジスト・マスク１４８中に設けたエッチ
・ウィンドウ１４０を誘電体スタックに転写する。ゲー
ト形成ＲＩＥステップは、図４および図５を参照して上
述したものである。上述のように、ＲＩＥステップは誘
電体スタックの各種の窒化シリコン層を確実に正しくエ
ッチングするために、最適化することができる。
【００４７】本例では、ゲート形成ＲＩＥステップは図
１４に示すように、誘電体スタックの窒化物層１３８お
よび１３１をエッチングし、パッド酸化物層１３５で停
止するように設計する。パッド酸化物に対する選択性は
４：１またはこれより良好であることが重要で、これは
そのようにしないとパッド酸化物１３５は激しく侵食さ
れ、厚みが減少するためである。ゲート・ホール１５０
の深さＤGATE（図１３の誘電体スタックＤSTACKとほぼ
同一）により、いずれもまだ形成されていないゲート酸
化物を含むゲート・ピラーの高さを画定する。ゲートと
して機能するピラーは通常高さが１００ｎｍ〜２００ｎ
ｍである。将来のＭＯＳＦＥＴのゲート長は５０ｎｍま
たはさらに短くなるであろう。このような短いゲート
は、本発明の方法を用いて容易に作成することができ
る。従来のゲート電極の幅（紙面からはみ出している）
は２μｍ〜５０μｍである。
【００４８】誘電体スタックにゲート・ホール１５０を
画定した後、残りのパッド酸化物１３５をゲート・ホー
ル底部から除去してもよい。これは、フッ化水素酸（Ｈ
Ｆ）浸漬を用いて行うことができる。ＨＦは酸化物層１
３５を侵食するが、シリコン基板１３０は侵食しないた
め、最適である。ゲート・ホール１５０の底部からパッ
ド酸化物層１３５を除去する前に、レジスト１４８を除
去する。図１５に示すように、パッド酸化物層１３５が
完全に除去された後、図１６に示すように、精密に画定
されたゲート酸化物１４９を形成することができる。こ
のゲート酸化物１４９の厚みおよび品質は、パッド酸化
物層１３５の厚みおよび品質と無関係である。ゲート酸
化物１４９は、必要があればパッド酸化物層１３５より
厚くてもよい。
【００４９】ゲート酸化物１４９を形成する前に、犠牲
酸化物層（図示せず）をゲート・ホール１５０の底部に
形成してもよい。次にこの犠牲酸化物層をエッチングに
より除去し、構造を加熱する。この短い一連のステップ
により、（ゲート形成ＲＩＥにより）生じる可能性のあ
るゲート・ホール１５０の底部にあるシリコン基板１３
０の損傷が修復される。
【００５０】図１６に示すように、ゲート導体材料１４
１をゲート・ホール１５０中、および誘電体スタックの
最上層の窒化シリコン層１３８内に付着させる。確実に
ゲート導体材料１４１が完全にゲート・ホール１５０を
充てんすることが重要である。ゲート導体材料１４１
は、ＬＰＣＶＤ（たとえば約６５０℃）により付着させ
たポリシリコンでよい。ポリシリコンの代わりに、非晶
質シリコンを使用し、後の時点でポリシリコンに変換し
てもよい。実際に、ゲート導体として適したどのような
材料でも、ゲート・ホール１５０中に充てんすることが
できる。本発明はポリシリコン・ゲートに限定されな
い。
【００５１】ポリシリコンは、ドーピングしたものでも
しないものでもよい。ドーパントは、ポリシリコンの付
着中に導入しても後から導入してもよい。ソース領域と
ドレイン領域を注入するときに、必ずしもポリシリコン
・ゲートにドーピングを行わなくてもよいことが、本発
明の方法の特徴である。ポリシリコン・ゲートは、後の
製造ステップのいずれかでケイ化すればよく、適当と考
えられれば、後の加工中にキャップ誘電体を付着させ
て、ゲートを保護することができる。
【００５２】ゲート導体材料１４１を付着させた後、平
面化ステップを行ってもよい。最適なものはＣＭＰ法で
ある。平面化後、図１７に示すように、誘電体スタック
の最上の窒化物層１３８を露出させる。
【００５３】次に、誘電体スタックを除去しなければな
らない。窒化シリコン層１３８および１３１は、熱リン
酸を用いてストリッピングする。誘電体スタックを完全
に除去した後、図１８に示すように、垂直な側壁１４２
を有するゲート導体材料１４１の突出したピラーが露出
する。これで、たとえばＲ．コルクレーザー（Colclase
r）が「マイクロエレクトロニクスの加工および装置の
設計（Microelectronics Processing and Device Desig
n）」、（第１０章、ｐ．２６６〜６９（John Wiley &
Sons）１９８８年、に記載したような、標準のＣＭＯＳ
技術を続けることができる。
【００５４】後続のステップ中に、図１９に示すよう
に、ソース領域１４３およびドレイン領域１４４を（前
にすでに行っていなければ）画定することができる。こ
のようにして、チャネル１４５（ピラーの下およびドレ
イン領域１４４とソース領域１４３の間に）画定する。
上述のようにソースとチャネルおよびドレインとチャネ
ルの境界面は急峻であり（良く画定されており）、重畳
が少ないため、チャネル長はゲート長とほぼ同一であ
る。
【００５５】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００５６】（１）多層構造における窒化シリコン層
に、トレンチを異方性エッチングする方法であって、前
記多層構造は、基板と、前記基板上に形成された酸化シ
リコン層と、前記酸化シリコン層上に形成された窒化シ
リコン層と、前記窒化シリコン層の上に形成されたフォ
トレジスト層とを含み、前記フォトレジスト層は、前記
窒化シリコン層の一部をダマシーン・エッチングするた
めに露出させるウインドウが画定されており、重合剤、
水素源、酸化剤、および希ガス希釈剤とを含み、前記酸
化シリコン層および前記フォトレジスト層に対して高度
の窒化物選択性を有するエッチャント・ガスを励起して
高密度プラズマを生成するステップと、前記高密度プラ
ズマを導入して、前記窒化シリコン層の露出部分をエッ
チングし、前記酸化シリコン層まで延びるトレンチを形
成するステップとを含む方法。 （２）前記重合剤が、ＣＦ4、Ｃ2Ｆ6、およびＣ3Ｆ8か
らなる群から選択される、上記（１）に記載の方法。 （３）前記水素源が、ＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆ、お
よびＨ2からなる群から選択される、上記（１）に記載
の方法。 （４）前記酸化剤が、ＣＯ、ＣＯ2、およびＯ2からなる
群から選択される、上記（１）に記載の方法。 （５）前記希ガスが、Ｈｅ、Ａｒ、およびＮｅからなる
群から選択される、上記（１）に記載の方法。 （６）前記酸化剤が、炭素を含有する酸化剤成分と、酸
化剤・希ガス成分とを含む、上記（１）に記載の方法。 （７）前記重合剤がＣ2Ｆ6であり、前記水素源がＣＨ3
Ｆであり、前記希ガス希釈がＡｒであり、前記炭素含有
成分がＣＯ2であり、前記酸化剤・希ガス成分がＨｅ中
のＯ2である、上記（６）に記載の方法。 （８）前記重合剤を約０．１〜２５体積％と、前記水素
源を約５〜３０体積％と、前記希ガス希釈剤を約０．１
〜５０体積％と、前記炭素含有成分を約１〜２５体積％
と、前記希ガス中に相対濃度約３０％の酸化剤を含有す
る、前記酸化剤・希ガス成分を約０．１〜２０体積％と
を含む、上記（６）に記載の方法。 （９）前記重合剤を約３〜８体積％と、前記水素源を約
１０〜３０体積％と、前記炭素含有成分を約５〜１５体
積％と、前記希ガス中に相対濃度約３０％の酸化剤を含
有する、前記酸化剤・希ガス成分を約５〜１５体積％
と、前記希ガス希釈剤を約１０〜５０体積％とを含む、
上記（８）に記載の方法。 （１０）前記エッチャント・ガスの、前記酸化シリコン
層に対する窒化物の選択性が、少なくとも約４：１であ
り、前記フォトレジスト層に対する窒化物の選択性が、
少なくとも約３：１である、上記（１）に記載の方法。
（１１）前記エッチャント・ガスの、前記酸化シリコン
層に対する窒化物の選択 性が、少なくとも約５：１であり、前記フォトレジスト
層に対する窒化物の選択性が、少なくとも約４：１であ
る、上記（１０）に記載の方法。 （１２）電力を前記多層構造に供給して、前記高密度プ
ラズマの前記多層構造上での指向性を制御するステップ
をさらに含む、上記（１）に記載の方法。 （１３）電力を供給するステップが、高周波電力を、前
記多層構造の前記窒化シリコン層と反対側に供給するス
テップを含む、上記（１２）に記載の方法。 （１４）前記エッチャント・ガスを励起するステップ
が、コイルを使用し、前記電力源が前記コイルから減結
合される、上記（１２）に記載の方法。 （１５）前記エッチャント・ガスを励起するステップ
が、少なくとも１０11ｃｍ -3の密度を有する前記高密度
プラズマを生成するステップを含む、上記（１）に記載
の方法。 （１６）前記エッチャント・ガスをチェンバに導入する
ステップと、前記チェンバの圧力を、前記チェンバに結
合した真空ポンプを使用して、約２〜４０ミリトルに維
持するステップとさらに含む、上記（１）に記載の方
法。 （１７）基板上に酸化シリコン層を形成するステップ
と、前記基板中に少なくとも２個の浅いトレンチ分離領
域を付着させて、前記少なくとも２個の浅いトレンチ分
離領域間に領域を画定するステップと、前記酸化シリコ
ン層の上に窒化シリコン層を形成するステップと、前記
窒化シリコン層の上にフォトレジスト層を付着し、前記
フォトレジスト層に、ダマシーン・エッチングのために
前記窒化シリコン層の前記領域上の少なくとも一部分を
露出させるウィンドウを画定するステップと、重合剤、
水素源、酸化剤、および希ガス希釈剤を含む、前記酸化
シリコン層と前記フォトレジストに対する窒化物の選択
性が高いエッチャント・ガスを励起して、高密度プラズ
マを生成させるステップと、前記窒化シリコン層の露出
部分をエッチングするために、前記高密度プラズマを前
記酸化シリコン層に導入し、これにより前記窒化シリコ
ン層の前記ウィンドウ部分にゲート・ホールを形成する
ステップと、前記ゲート・ホール中にゲート導体を付着
させるステップと、前記窒化シリコン層の少なくとも一
部を除去して、前記ゲート導体が前記領域上に延びるゲ
ート・ピラーを形成するステップとを含む、金属酸化物
半導体電界効果トランジスタを製造する方法。 （１８）前記エッチャント・ガスの、前記酸化シリコン
層に対する窒化物の選択性が、少なくとも約４：１であ
り、前記フォトレジスト層に対する窒化物の選択性が、
少なくとも約３：１である、上記（１７）に記載の方
法。 （１９）前記エッチャント・ガスの、前記酸化シリコン
層に対する窒化物の選択性が、少なくとも約５：１であ
り、前記フォトレジスト層に対する窒化物の選択性が、
少なくとも約４：１である、上記（１８）に記載の方
法。 （２０）前記窒化シリコン層の露出部分をエッチングす
るため前記高密度プラズマを導入するステップの後に、
前記ゲート・ホールの底部の前記酸化シリコン層を除去
するステップと、前記ゲート・ホール中にゲート導体を
付着させるステップの前に、前記ゲート・ホールの底部
に薄いゲート酸化物を形成するステップをさらに含む、
上記（１７）に記載の方法。 （２１）前記薄いゲート酸化物を、前記基板を加熱する
ことにより形成する、上記（２０）に記載の方法。 （２２）前記重合剤が、ＣＦ4、Ｃ2Ｆ6、およびＣ3Ｆ8
からなる群から選択され、前記水素源が、ＣＨＦ3、Ｃ
Ｈ2Ｆ2、ＣＨ3Ｆ、およびＨ2からなる群から選択され、
前記酸化剤が、ＣＯ、ＣＯ2、およびＯ2からなる群から
選択され、前記希ガスが、Ｈｅ、Ａｒ、およびＮｅから
なる群から選択される、上記（１７）に記載の方法。 （２３）ダマシーン・エッチング法における、多層構造
の窒化シリコン層中のトレンチをエッチングするための
組成物であって、重合剤を含むエッチャント・ガスと、
水素源と、酸化剤と、希ガス希釈剤を含み、酸化シリコ
ンおよびフォトレジストに対して高度の窒化物選択性を
有する組成物。 （２４）前記重合剤が、ＣＦ4、Ｃ2Ｆ6、およびＣ3Ｆ8
からなる群から選択され、前記水素源が、ＣＨＦ3、Ｃ
Ｈ2Ｆ2、ＣＨ3Ｆ、およびＨ2からなる群から選択され、
前記酸化剤が、ＣＯ、ＣＯ2、およびＯ2からなる群から
選択され、かつ前記希ガス希釈剤が、Ｈｅ、Ａｒ、およ
びＮｅからなる群から選択された、上記（２３）に記載
の組成物。 （２５）前記酸化剤が、炭素を含有する酸化剤成分と、
酸化剤・希ガス成分とを含む、上記（２３）に記載の組
成物。 （２６）前記重合剤がＣ2Ｆ6であり、前記水素源がＣＨ
3Ｆであり、前記希ガス希釈剤がＡｒであり、前記炭素
含有成分がＣＯ2であり、前記酸化剤・希ガス成分がＨ
ｅ中のＯ2である、上記（２５）に記載の組成物。 （２７）前記重合剤を約０．１〜２５体積％と、前記水
素源を約５〜３０体積％と、前記希ガス希釈剤を約０．
１〜５０体積％と、前記炭素含有成分を約１〜２５体積
％と、前記希ガス中に相対濃度約３０％の酸化剤を含有
する前記酸化剤・希ガス成分を約０．１〜２０体積％と
を含む、上記（２５）に記載の組成物。 （２８）前記重合剤を約３〜８体積％と、前記水素源を
約１０〜３０体積％と、前記炭素含有成分を約５〜１５
体積％と、前記希ガス中に相対濃度約３０％の酸化剤を
含有する、前記酸化剤・希ガス成分を約５〜１５体積％
と、前記希ガス希釈剤を約１０〜５０体積％とを含む、
上記（２７）に記載の組成物。 （２９）前記エッチャント・ガスの、前記酸化シリコン
層に対する窒化物の選択性が、少なくとも約４：１であ
り、前記フォトレジスト層に対する窒化物の選択性が、
少なくとも約３：１である、上記（２３）に記載の組成
物。 （３０）前記エッチャント・ガスの、前記酸化シリコン
層に対する窒化物の選択性が、少なくとも約５：１であ
り、前記フォトレジスト層に対する窒化物の選択性が、
少なくとも約４：１である、上記（２３）に記載の組成
物。
【図面の簡単な説明】
【図１】標準的なゲート・エッチング法でエッチングさ
れる多層構造のプロファイルを示す図である。
【図２】従来の窒化物エッチングステップと、従来のフ
ォトレジスト・ストリッピングステップ後の、図１の多
層構造のプロファイルを示す図である。
【図３】従来の等方性エッチングを行った結果生じた酸
化物層の好ましくないアンダーカットを有する多層構造
のプロファイルを示す図である。
【図４】本発明により、ダマシーン・ゲート・エッチン
グのために作製した多層構造のプロファイルを示す図で
ある。
【図５】本発明による窒化物エッチング・ステップ後
の、図４の多層構造のプロファイルを示す図である。
【図６】本発明によるバイアスされた基板を使用して窒
化物層をエッチングする装置及びプロセスを示す概略図
である。
【図７】バイアスされない従来の基板を使用してエッチ
ングされた窒化物層のプロファイルを示す図である。
【図８】金属酸化物半導体電界効果トランジスタの製造
ステップ中の、各段階における多層構造のプロファイル
を示す図である。
【図９】金属酸化物半導体電界効果トランジスタの製造
ステップ中の、各段階における多層構造のプロファイル
を示す図である。
【図１０】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【図１１】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【図１２】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【図１３】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【図１４】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【図１５】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【図１６】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【図１７】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【図１８】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【図１９】金属酸化物半導体電界効果トランジスタの製
造ステップ中の、各段階における多層構造のプロファイ
ルを示す図である。
【符号の説明】
４０ チェンバ ４１ 電力源 ４２ イオン ４３ 高周波電源 ４５ ポンプ ４８ 基板（窒化シリコン層を含む） ４９ フォトレジスト
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (72)発明者 スチュアート・エム・バーンズ アメリカ合衆国06804 コネチカット州 ブルックフィールド ドックウッド・レ ーン ６ (72)発明者 フセイン・アイ・ハナフィー アメリカ合衆国07920 ニュージャージ ー州バスキング・リッジ ガロピング・ ヒル・ロード 80 (72)発明者 ウォールデマー・ダブリュー・ココン アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ アルパイ ン・ドライブ 19ジー (72)発明者 ウィリアム・シー・ウィリー アメリカ合衆国12571 ニューヨーク州 レッドフック マナー・ロード 65 (72)発明者 リチャード・ワイズ アメリカ合衆国12508 ニューヨーク州 ビーコン ボイス・ストリート29 (56)参考文献 特開 平11−102896（ＪＰ，Ａ) 特開 平10−335650（ＪＰ，Ａ) 特開 平10−173049（ＪＰ，Ａ) 特開 平10−321851（ＪＰ，Ａ) 米国特許5786276（ＵＳ，Ａ) 欧州特許出願公開895283（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/336 H01L 21/8242

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上に酸化シリコン層を形成するステッ
    プと、 前記基板中に少なくとも２個の浅いトレンチ分離領域を
    付着させて、前記少なくとも２個の浅いトレンチ分離領
    域間に領域を画定するステップと、 前記酸化シリコン層の上に窒化シリコン層を形成するス
    テップと、 前記窒化シリコン層の上にフォトレジスト層を付着して
    多層構造とし、前記フォトレジスト層は、ダマシーン・
    エッチングのために前記窒化シリコン層の前記領域上の
    少なくとも一部分を露出させるウィンドウを画定するス
    テップと、 重合剤、水素源、酸化剤、および希ガス希釈剤を含む、
    前記酸化シリコン層と前記フォトレジスト層に対する窒
    化物の選択性が高いエッチャント・ガスを励起して、高
    密度プラズマを生成させるステップと、 前記窒化シリコン層の露出部分をエッチングするため
    に、前記高密度プラズマを前記酸化シリコン層に導入
    し、これにより前記窒化シリコン層の前記ウィンドウ部
    分にゲート・ホールを形成するステップと、 前記ゲート・ホール中にゲート導体を付着させるステッ
    プと、 前記窒化シリコン層の少なくとも一部を除去して、前記
    ゲート導体が前記領域上に延びるゲート・ピラーを形成
    するステップとを含み、 前記重合剤が、ＣＦ4、Ｃ2Ｆ6、およびＣ3Ｆ8からなる
    群から選択され、 前記水素源が、ＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆ、およびＨ
    2からなる群から選択され、 前記酸化剤が、ＣＯ、ＣＯ2、およびＯ2からなる群から
    選択され、 前記希ガスが、Ｈｅ、Ａｒ、およびＮｅからなる群から
    選択される金属酸化物半導体電界効果トランジスタを製
    造する方法。
  2. 【請求項２】前記酸化剤が、炭素を含有する酸化剤成分
    と、酸化剤・希ガス混合成分とを含む、請求項１に記載
    の方法。
  3. 【請求項３】前記エッチャント・ガスは、 前記重合剤を０．１〜２５体積％と、 前記水素源を５〜３０体積％と、 前記希ガス希釈剤を０．１〜５０体積％と、 前記炭素含有成分を１〜２５体積％と、 前記希ガス中に相対濃度３０％の酸化剤を含有する、前
    記酸化剤・希ガス混合成分を０．１〜２０体積％とを含
    む、請求項２に記載の方法。
  4. 【請求項４】電力を前記多層構造に供給して、前記高密
    度プラズマの前記多層構造上での指向性を制御するステ
    ップをさらに含む、請求項１に記載の方法。
  5. 【請求項５】電力を供給するステップが、高周波電力
    を、前記多層構造の前記窒化シリコン層と反対側に供給
    するステップを含む、請求項４に記載の方法。
  6. 【請求項６】前記エッチャント・ガスを励起するステッ
    プが、コイルを使用し、前記電力源が前記コイルから減
    結合される、請求項４に記載の方法。
  7. 【請求項７】前記エッチャント・ガスを励起するステッ
    プが、少なくとも１０11ｃｍ-3の密度を有する前記高密
    度プラズマを生成するステップを含む、請求項１に記載
    の方法。
  8. 【請求項８】前記エッチャント・ガスをチェンバに導入
    するステップと、 前記チェンバの圧力を、前記チェンバに結合した真空ポ
    ンプを使用して、２〜４０ミリトルに維持するステップ
    とさらに含む、請求項１に記載の方法。
  9. 【請求項９】前記窒化シリコン層の露出部分をエッチン
    グするため前記高密度プラズマを導入するステップの後
    に、前記ゲート・ホールの底部の前記酸化シリコン層を
    除去するステップと、 前記ゲート・ホール中にゲート導体を付着させるステッ
    プの前に、前記ゲート・ホールの底部に薄いゲート酸化
    物を形成するステップをさらに含む、請求項１に記載の
    方法。
  10. 【請求項１０】多層構造における窒化シリコン層をダマ
    シーン・エッチングしてゲート・ホールを形成するため
    の組成物であって、 前記多層構造は、少なくとも２個の浅いトレンチ分離領
    域間に領域が画定された基板と、前記基板上に形成され
    た酸化シリコン層と、前記酸化シリコン層上に形成され
    た窒化シリコン層と、前記窒化シリコン層の上に形成さ
    れたフォトレジスト層とを含み、前記フォトレジスト層
    は、ダマシーン・エッチングのために前記窒化シリコン
    層の前記領域上の少なくとも一部分を露出させるウイン
    ドウが画定されたものであり、 重合剤と、水素源と、酸化剤と、希ガス希釈剤を含み、 前記重合剤が、ＣＦ4、Ｃ2Ｆ6、およびＣ3Ｆ8からなる
    群から選択され、 前記水素源が、ＣＨＦ3、ＣＨ2Ｆ2、ＣＨ3Ｆ、およびＨ
    2からなる群から選択され、 前記酸化剤が、ＣＯ、ＣＯ2、およびＯ2からなる群から
    選択され、かつ 前記希ガス希釈剤が、Ｈｅ、Ａｒ、およびＮｅからなる
    群から選択される、酸化シリコンおよびフォトレジスト
    に対して高度の窒化物選択性を有する組成物。
  11. 【請求項１１】前記酸化剤が、炭素を含有する酸化剤成
    分と、酸化剤・希ガス混合成分とを含む、請求項１０に
    記載の組成物。
  12. 【請求項１２】前記重合剤を０．１〜２５体積％と、 前記水素源を５〜３０体積％と、 前記希ガス希釈剤を０．１〜５０体積％と、 前記炭素含有成分を１〜２５体積％と、 前記希ガス中に相対濃度３０％の酸化剤を含有する前記
    酸化剤・希ガス成分を０．１〜２０体積％とを含む、請
    求項１１に記載の組成物。
JP2000124026A 1999-04-26 2000-04-25 酸化物及びフォトレジスト層に対して高度の選択性を有する異方性窒化物エッチング法 Expired - Fee Related JP3409313B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/299,137 US6461529B1 (en) 1999-04-26 1999-04-26 Anisotropic nitride etch process with high selectivity to oxide and photoresist layers in a damascene etch scheme
US09/299137 1999-04-26

Publications (2)

Publication Number Publication Date
JP2000340552A JP2000340552A (ja) 2000-12-08
JP3409313B2 true JP3409313B2 (ja) 2003-05-26

Family

ID=23153460

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000124026A Expired - Fee Related JP3409313B2 (ja) 1999-04-26 2000-04-25 酸化物及びフォトレジスト層に対して高度の選択性を有する異方性窒化物エッチング法

Country Status (6)

Country Link
US (1) US6461529B1 (ja)
JP (1) JP3409313B2 (ja)
KR (1) KR100320830B1 (ja)
CN (1) CN1273866C (ja)
SG (1) SG98375A1 (ja)
TW (1) TW484185B (ja)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327342B1 (ko) * 1999-10-27 2002-03-06 윤종용 반도체소자 제조용 식각조성물 및 이 식각조성물을 이용한 식각방법
KR100364814B1 (ko) * 2001-02-28 2002-12-16 주식회사 하이닉스반도체 반도체소자의 트랜치 형성방법
KR100565481B1 (ko) * 2001-06-11 2006-03-30 엘지전자 주식회사 액정표시소자의 절연막 패턴 형성 장치 및 방법
US6624043B2 (en) * 2001-09-24 2003-09-23 Sharp Laboratories Of America, Inc. Metal gate CMOS and method of manufacturing the same
KR100453951B1 (ko) * 2002-01-16 2004-10-20 주식회사 하이닉스반도체 반도체소자의 패드산화막 형성방법
DE10224137A1 (de) * 2002-05-24 2003-12-04 Infineon Technologies Ag Ätzgas und Verfahren zum Trockenätzen
US7547635B2 (en) 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
JP2004055610A (ja) * 2002-07-16 2004-02-19 Fujitsu Ltd 半導体装置の製造方法
US20040084411A1 (en) * 2002-10-31 2004-05-06 Applied Materials, Inc. Method of etching a silicon-containing dielectric material
US20040087153A1 (en) * 2002-10-31 2004-05-06 Yan Du Method of etching a silicon-containing dielectric material
US6933219B1 (en) * 2003-11-18 2005-08-23 Advanced Micro Devices, Inc. Tightly spaced gate formation through damascene process
US7268082B2 (en) * 2004-04-30 2007-09-11 International Business Machines Corporation Highly selective nitride etching employing surface mediated uniform reactive layer films
KR100559947B1 (ko) 2004-08-18 2006-03-13 동부아남반도체 주식회사 반도체 소자용 금속 배선의 후처리 방법
US7081397B2 (en) * 2004-08-30 2006-07-25 International Business Machines Corporation Trench sidewall passivation for lateral RIE in a selective silicon-on-insulator process flow
US7338907B2 (en) * 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7354867B2 (en) * 2005-02-03 2008-04-08 International Business Machines Corporation Etch process for improving yield of dielectric contacts on nickel silicides
US8021992B2 (en) * 2005-09-01 2011-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High aspect ratio gap fill application using high density plasma chemical vapor deposition
US7628866B2 (en) * 2006-11-23 2009-12-08 United Microelectronics Corp. Method of cleaning wafer after etching process
US7435636B1 (en) * 2007-03-29 2008-10-14 Micron Technology, Inc. Fabrication of self-aligned gallium arsenide MOSFETs using damascene gate methods
KR100877107B1 (ko) * 2007-06-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법
US20090104776A1 (en) * 2007-10-18 2009-04-23 International Business Machines Corporation Methods for forming nested and isolated lines in semiconductor devices
US20110223770A1 (en) * 2010-03-15 2011-09-15 Lam Research Corporation Nitride plasma etch with highly tunable selectivity to oxide
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US8647930B2 (en) * 2011-04-14 2014-02-11 Robert Bosch Gmbh Wafer with recessed plug
US20130122712A1 (en) * 2011-11-14 2013-05-16 Jong Mun Kim Method of etching high aspect ratio features in a dielectric layer
CN103681462B (zh) * 2012-09-12 2017-08-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
JP6295130B2 (ja) * 2014-04-22 2018-03-14 株式会社日立ハイテクノロジーズ ドライエッチング方法
US9609730B2 (en) * 2014-11-12 2017-03-28 Lam Research Corporation Adjustment of VUV emission of a plasma via collisional resonant energy transfer to an energy absorber gas
US11456177B2 (en) * 2020-09-22 2022-09-27 Nanya Technology Corporation Method of manufacturing semiconductor device
KR20230051888A (ko) 2021-10-12 2023-04-19 삼성전자주식회사 감광액 공급 시스템 및 이를 이용한 반도체 장치의 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59140233A (ja) * 1983-01-31 1984-08-11 Shin Etsu Chem Co Ltd 合成樹脂成形品の表面処理方法
US4511430A (en) 1984-01-30 1985-04-16 International Business Machines Corporation Control of etch rate ratio of SiO2 /photoresist for quartz planarization etch back process
US5102817A (en) 1985-03-21 1992-04-07 Texas Instruments Incorporated Vertical DRAM cell and method
IT1204243B (it) 1986-03-06 1989-03-01 Sgs Microelettronica Spa Procedimento autoallineato per la fabbricazione di celle dmos di piccole dimensioni e dispositivi mos ottenuti mediante detto procedimento
US4857140A (en) 1987-07-16 1989-08-15 Texas Instruments Incorporated Method for etching silicon nitride
DE3830430A1 (de) * 1987-09-11 1989-03-23 Japan Synthetic Rubber Co Ltd Verfahren zur herstellung von ueberzuegen
DE68926855T2 (de) 1988-11-18 1997-02-13 Shibaura Eng Works Ltd Trockenätzverfahren
US5421891A (en) * 1989-06-13 1995-06-06 Plasma & Materials Technologies, Inc. High density plasma deposition and etching apparatus
US5201993A (en) 1989-07-20 1993-04-13 Micron Technology, Inc. Anisotropic etch method
US4978420A (en) 1990-01-03 1990-12-18 Hewlett-Packard Company Single chamber via etch through a dual-layer dielectric
JP3215151B2 (ja) 1992-03-04 2001-10-02 株式会社東芝 ドライエッチング方法
US5286344A (en) 1992-06-15 1994-02-15 Micron Technology, Inc. Process for selectively etching a layer of silicon dioxide on an underlying stop layer of silicon nitride
US5610099A (en) 1994-06-28 1997-03-11 Ramtron International Corporation Process for fabricating transistors using composite nitride structure
US5824604A (en) * 1996-01-23 1998-10-20 Mattson Technology, Inc. Hydrocarbon-enhanced dry stripping of photoresist
US5843847A (en) * 1996-04-29 1998-12-01 Applied Materials, Inc. Method for etching dielectric layers with high selectivity and low microloading
US5814563A (en) * 1996-04-29 1998-09-29 Applied Materials, Inc. Method for etching dielectric using fluorohydrocarbon gas, NH3 -generating gas, and carbon-oxygen gas
US6015761A (en) * 1996-06-26 2000-01-18 Applied Materials, Inc. Microwave-activated etching of dielectric layers
US6051504A (en) 1997-08-15 2000-04-18 International Business Machines Corporation Anisotropic and selective nitride etch process for high aspect ratio features in high density plasma
US6074959A (en) * 1997-09-19 2000-06-13 Applied Materials, Inc. Method manifesting a wide process window and using hexafluoropropane or other hydrofluoropropanes to selectively etch oxide
US6066566A (en) * 1998-01-28 2000-05-23 International Business Machines Corporation High selectivity collar oxide etch processes
US6014979A (en) * 1998-06-22 2000-01-18 Applied Materials, Inc. Localizing cleaning plasma for semiconductor processing
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene

Also Published As

Publication number Publication date
JP2000340552A (ja) 2000-12-08
SG98375A1 (en) 2003-09-19
KR100320830B1 (ko) 2002-01-18
CN1273866C (zh) 2006-09-06
CN1271871A (zh) 2000-11-01
US6461529B1 (en) 2002-10-08
TW484185B (en) 2002-04-21
KR20000071774A (ko) 2000-11-25

Similar Documents

Publication Publication Date Title
JP3409313B2 (ja) 酸化物及びフォトレジスト層に対して高度の選択性を有する異方性窒化物エッチング法
JP4657458B2 (ja) 低容量の誘電体層をエッチングするための技術
US5843226A (en) Etch process for single crystal silicon
US7361607B2 (en) Method for multi-layer resist plasma etch
US6569774B1 (en) Method to eliminate striations and surface roughness caused by dry etch
US7273566B2 (en) Gas compositions
KR101111924B1 (ko) 이중층 레지스트 플라즈마 에칭 방법
US6716763B2 (en) Method of controlling striations and CD loss in contact oxide etch
US6426300B2 (en) Method for fabricating semiconductor device by using etching polymer
JP4852196B2 (ja) 深開口部を形成するためにプラズマ処理室内でシリコン層をエッチングする方法
US20020003126A1 (en) Method of etching silicon nitride
JPH1098029A (ja) 基板から有機反射防止膜をエッチングする処理法
JP2003151954A (ja) 半導体装置の製造方法
JP3445584B2 (ja) 反射防止膜のエッチング方法
JPH0774148A (ja) ドライエッチング方法
JP2001044182A (ja) ポリシリコン層のプラズマ・エッチング方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees