KR930010056B1 - 필드분리 절연막을 사용한 반도체 장치 - Google Patents

Abstract

내용 없음.

Description

필드분리 절연막을 사용한 반도체 장치

제 1 도는 이 발명에 따른 비대칭 필드분리 절연막의 구조를 표시한 단면도.

제 2 도는 이 발명에 따른 비대칭 필드분리 산화막을 사용한 DRAM의 메모리셀 어레이를 표시한 부분평면도.

제 3a 도는 제 2 도의 선Ⅲ-Ⅲ을 따라 구조의 단면도.

제 3b 도는 제 2 도의 선Ⅳ-Ⅳ을 따라 취한 구조의 단면도.

제 4a 내지 4s 도는 제 3a 도의 메모리셀 어레이 제조 스텝을 순서로 표시한 단면도.

제 5a 도 내지 제 5h 도는 제 3b 도의 메모리셀 어레이 제조스텝을 순서대로 표시한 단면도.

제 6 도는 종래의 LOCOS공정에 의하여 형성된 필드 분리산화막의 구조를 표시한 단면도.

제 7a 도 내지 제 7d 도는 종래의 LOCOS공정에 의하여 형성된 필드분리 산화막의 제조공정을 표시한 단면도.

제 7e 도 내지 제 7g 도는 종래의 레지스트 공정이 이 발명에 따른 비대칭 필드분리 및 절연막의 제조공정에 적용될 때 일어나는 문제를 설명하는 제조공정을 표시한 단면도.

제 8 도는 종래의 DRAM의 메모리셀 어레이를 표시한 부분평면도.

제 9 도는 제 8 도의 절단선 A-A에 따라 취한 구조를 표시한 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 실리콘 산화막(밑받침 산화막)

3 : 실리콘 질화막 5a : 필드분리 산화막

6, 6a, 6b : 소자형성 영역 14 : 캐퍼시터

18 : 절연막 19 : 전극층

23 : 헥사메칠 디시라산(hexamethyl disiloxane)[HMDS]제

24 : 레지스트

(또한, 도중 동일부호는 동일 또는 상당부분을 표시한다.)

이 발명은 반도체 장치의 필드분리 절연막에 관하여 특히 반도체 기판상에 소자형성영역의 유효면적을 증대시켜 또한 절연분리기능을 달성할 수 있는 필드분리 절연막을 사용한 반도체 기억장치의 구조에 관한 것이다.

일반적으로 반도체 장치는 실리콘 기판 표면상에 다수의 반도체 소자가 배설되어 대규모의 집적 회로를 구성하고 있다.

그리고 반도체 소자의 각각은 반도체 기판표면상의 소정위치에 형성된 필드분리 산화막에 의하여 전기적으로 절연 분리되어 있다.

제 6 도는 LOCOS(Local Oxidation of Silicon)법에 의한 종래의 필드분리 산화막의 단면도이다.

그리고 제 7a 도 내지 제 7d 도는 제 6 도에 표시한 필드분리 산화막의 제조공정 단면도이다.

이하 이들의 도면을 참조하여 종래의 필드분리 산화막의 구조에 관하여 설명한다.

우선 제 7 도에 표시하는 것과 같이 반도체 기판(1)의 표면상에 실리콘 산화막등의 밑받침 산화막(2)을 형성한다. 다시금 그위에 내산화성(耐酸化性)이 있는 실리콘 질화막(Si₃N₄)(3)을 적층한다.

다음에 제 7b 도에 표시하는 것과 같이 실리콘 질화막(3)의 표면상에 레지스트(4)를 도포하고 소정의 형상으로 패터닝한다.

그리고 이 레지스트(4)를 마스크로 하여 실리콘 질화막(3)을 선택적으로 에칭제거한다. 다시 제 7c 도에 표시하는 것과 같이 에칭에 의하여 패터닝된 실리콘 질화막(3)을 마스크로 하여 산화를 행하면 마스크된 하부 산화막(2)은 거의 두께가 변하지 않으나 노출된 밑받침 산화막(2) 및 그 하부의 반도체 기판(1)표면에 그 막의 두께가 두껍게 성장한 필드 분리산화막(5)이 형성된다.

그후 제 7d 도에 표시하는 것과 같이 실리콘 질화막(3)을 제거하는 것에 의하여 반도체 기판(1) 표면상에 필드분리 산화막(5)이 형성된다.

제 6 도를 참조하여 필드분리 산화막(5)의 사이에 위치하는 반도체 기판(1)의 표면영역은 소장형성영역(6)을 구성한다. 다시금 필드분리 산화막(5)의 양단에는 소자 형성영역(6)을 향하여 연장하는 버즈피크(birds peak)라 불리우는 새부리상의 산화막영역(7)이 형성된다.

이 버즈피크(7)는 소장형성영역(6)의 유효면적을 축소한다. 더우기 절연분리 특성의 향상을 위하여 필드분리 산화막(6)의 막의 두께를 두껍게 형성할수록 버즈피크(7)의 영역이 확대한다.

이 버즈피크(7)의 발생은 반도체 장치의 고집적화에 있어서 큰 장애요인으로 되고 있다. 이와같은 종래의 필드분리 산화막(5)을 가지는 반도체 장치의 예로서 DRAM(Dynamic Random Access Memory)에 관하여 제 8 도 및 제 9 도를 사용하여 설명한다.

제 8 도는 DRAM의 메모리셀 어레이의 부분평면도이다. 그리고 제 9 도는 제 8 도 중의 절단선 A-A의 방향으로 부터의 단면 구조도이다.

제 8 도 및 제 9 도를 참조하여 DRAM의 메모리 셀 어레이(8)는 1비트분의 기억정보를 축적하는 메모리셀(9)이 복수개 행열상으로 배열되어 구성되어 있다.

반도체 기판(1)의 표면상에는 평행으로 연장되는 복수의 워드선(10)과 이 워드선(10)에 직교하는 방향으로 평행으로 뻗은 복수의 비트선(11)이 형성되어 있다. 더우기 워드선(10)의 상층부에는 이 복수의 워드선(10)에 일치하는 방향으로 복수의 보조워드선(12)이 형성되어 있다.

보조워드선(12)은 워드선(10)에 대하여 그 긴쪽 방향의 수개소에서 전기적으로 도통되어 있다(도시하지 않음). 워드선(10)과 비트선(11)과의 교차부 근방에는 메모리셀(9)이 형성되어 있다. 메모리셀(9)은 하나의 MOS트랜지스터(13)와 1개의 캐퍼시터(14)로서 구성된다.

MOS 트랜지스터(13)의 게이트 전극(10a)은 워드선(10)의 일부로서 구성되어 있다. 게이트 전극(10a)의 하층에는 게이트 산화막(15)이 형성되어 있다. 다시금 게이트 전극(10a)의 양측에 위치하는 반도체기판(1) 표면에는 소스 드레인 영역(16, 16)이 형성되어 있다.

비트선(11)은 콘택트 홀(17)을 사이에 두고 MOS 트랜지스터(13)의 소스 드레인 영역(16, 16)의 한쪽측에 전기적으로 접속되어 있다.

캐퍼시터(14)는 반도체 기판(1)표면상에 형성된 절연막(18)과 다시 그 표면상에 형성된 폴리 실리콘층으로 이루어지는 전극층(19)으로 구성된다.

제 9 도를 참조하여 캐퍼시터(14)는 그 양측에 위치하는 반도체 기판(1) 표면상에 형성된 필드분리 산화막(5) 사이의 반도체 기판(1) 표면상에 형성되어 있다. 그리고 절연막(18)과 전극층(19) 및 반도체 기판(1) 표면과의 대향면적에 의하여 전하 축전용량이 결정된다.

상기와 같이 종래의 필드분리 산화막(5)은 버즈피크(7)의 발생에 의한 소자형성영역의 압박이 문제로 되어 있었다.

그리고 이 문제는 특히 상기와 같은 플래너(planar)형의 캐퍼시터(14)를 가지는 DRAM의 메모리셀 구조에 있어서 중대한 문제가 된다. 즉, 통상 DRAM의 캐퍼시터(14)는 기억정보의 전하를 축적하기 위한 소정의 용량을 유지하는 것이 요구된다.

그런데 근년의 반도체 장치의 고집적화에 수반하여 반도체 기판(1)의 표면상에 형성되는 캐퍼시터(14)의 평면 점유면적도 축소화되어 있다. 이것에 플래너형의 캐퍼시터(14)의 용량은 저하하는 경향에 있다.

다시금 필드분리 산화막(5)의 버즈피크(7)가 캐퍼시터(14)의 형성영역을 압박하여 캐퍼시터(14)의 용량저하에 박차를 가하고 있다.

이 발명의 목적은 필드분리 산화막이 형성된 영역을 축소화하는데 있다.

이 발명의 또다른 목적은 필드분리 영역간의 반도체 메모리 장치의 반도체 기판의 영역의 실효면적을 증대시키는데 있으며, 이 발명의 또다른 목적은 반도체 메모리 장치의 반도체 기판에 형성된 캐퍼시터 형성영역에 의해 점유면적을 증대시키는 것이며, 이 발명의 또다른 목적은 개선된 필드분리 산화막을 결합하는 반도체 메모리 장치이며 이 목적은 그 사이에서 사용된 표면적을 극소화시키는 구조로 된 필드분리 산화막을 가진 반도체 메모리 장치를 제공한다.

첫째 특징에 따라서 이 발명의 반도체 기판상에 형성된 소자형성 영역을 절연분리하는 필드분리 절연막이며 반도체 기판의 표면상에 형성된 절연막을 부분적으로 제거하고 이 절연막에 덮힌 반도체 기판 표면의 일부를 노출시키므로 반도체 기판상의 소자형성 영역에 접하는 한쪽측을 비교적 막의 두께를 얇게, 다른쪽 측을 비교적 막의 두께를 두껍게 형성한 것을 특징으로 한다. 또다른 발명에 의한 반도체 기억장치는 주표면을 가지는 제 1 도전형의 반도체 기판과 반도체 기판의 주표면상에 평행으로 뻗은 복수의 워드선과 이 워드선과 직교하는 방향으로 뻗는 복수의 비트선과 워드선과 비트선과의 교차부 부근에 형성된 메모리 셀과 메모리셀간을 절연분리하는 필드분리 절연막과를 구비하고 있다.

더우기 메모리셀은 반도체 기판의 주표면상에 절연막을 사이에 두고 형성된 게이트 전극과 이 게이트 전극에 자기정합(自己整合)하는 위치관계에서 반도체 기판중에 형성된 1대(對)의 분순물 영역과를 포함하는 트랜스퍼게이트 트랜지스터와 반도체 기판상에 형성된 절연막과 전기 절연막의 표면상에 형성된 전극층과를 포함하는 전하축적 소자와를 포함하고 메모리셀의 트랜스퍼 게이트 트랜지스터와 전하축적 소자와는 워드선의 연장방향에 필드분리 절연막을 사이에 두고 서로 교차하여 배열되어 있어 전하축적 소자는 그 일부가 필드분리 절연막의 전하축적 소자측에 위치하는 부분의 일부를 제거하는 것에 의하여 노출된 반도체 기판의 표면상에 형성되어 있다.

더우기 필드분리 절연막은 절연내압을 확보하는 점에서 필요한 막의 두께를 확보하고 또한 소정의 소자형성 영역에 접하는 예를 부분적으로 제거하고 반도체 기판 표면을 노출시키고 있다. 이것에 의하여 소자간 분리에 필요한 절연내압을 유지하면서 소정의 소자형성영역의 실효면적을 증대시키고 있다.

이 발명의 다른 특징에 의해서 반도체 기억장치는 상기 발명의 필드분리 절연막을 반도체 기판 표면에 형성하고 있다.

그리고 필드분리 절연막의 일부를 부분적으로 제거하여 반도체 기판상의 소자형성영역의 실효면적이 증대된 영역에 메모리셀의 전하축적 소자를 형성하고 있다. 이것에 의하여 전하축적 소자의 전하축적용량이 증대한다.

이 발명의 다른 목적은 필드분리 산화막의 제조공정에 사용된 레지스트 패턴의 밀착성을 강화시키는 것이다.

이 발명의 또다른 특징에 있어서 필드분리 절연막의 제조방법에서 실리콘 질화막을 마스크로 한 선택적 산화에 의하여 필드분리 산화막을 형성한 후 실리콘 질화막을 제거하고 다시 필드분리 산화막이 형성된 기판표면을 웨트에칭 제거하고 있다. 실리콘 질화막의 제거는 에칭에 의하여 행하여진다.

이 에칭공정에 있어서는 실리콘 질화막하의 실리콘 산화막 혹은 표면이 노출한 필드분리 산화막의 표면이 에칭액에 노출되어 거칠은 상태가 된다. 따라서 이후 웨트에칭에 의하여 거칠어진 표면을 제거하는 것에 의하여 새로운 평활한 표면을 노출시킬 수가 있다.

그리고 이 새로운 노출화면은 레지스트를 도포할 때의 밀착성이 향상한다. 이것 때문에 레지스트의 미세패턴을 형성한 경우라도 패터닝 공정등에 있어서 벗겨지는 것을 방지할 수가 있어 소자의 미세패턴의 가공정밀도가 향상된다.

특히 필드분리산화막상의 소정 영역만 레지스트 패턴을 형성하고 이 레지스트를 마스크로 하여 필드분리 산화막을 부분적으로 에칭제거하는 공정이 확실하게 높은 정밀도로서 달성된다. 이 발명의 목적, 특징 및 이점등은 첨부도면에 따라서 이 발명의 상세한 설명에서 명백해질 것이다.

[실시예]

이하 이 발명의 한 실시예를 도면을 사용하여 설명한다.

제 1 도는 이 발명의 한 실시예의 한 필드분리 산화막의 단면도이다. 제 1 도를 참조하여 반도체 기판(1)의 표면의 소정영역에 본 발명에 의한 절연막인 필드분리 산화막 또는 필드분리 절연막(5a)(이하 비대칭 필드분리 산화막이라 칭함)이 형성되어 있다.

이 비대칭 필드분리 산화막(5a)에 둘러쌓인 반도체 기판(1) 표면의 영역은 각각 제 1 및 제 2 소자 형성영역(6a, 6b)를 구성한다.

비대칭 필드분리 산화막(5a)는 제 1 소자형성영역(6a)과 제 2 소자형성영역(6b)에 접하는 측에서는 상이한 단면형상을 가지고 있다.

즉 제 1 소자형성영역(6a)측에서는 필드분리 산화막(5a)의 일부가 제거되어서 다른 부분보다 얇게 형성된 제 1 부위로 구성되어 있다. 또 제 2 소자형성영역(6b)측에서는 필드분리 산화막(5a)의 막의 두께가 상대적으로 두껍게 형성되어 있는 제 2 부위로 구성되어서 충분한 절연분리 내압을 유지하도록 형성되어 있다.

이와같은 비대칭 필드분리 산화막 구조를 구성하는 것에 의하여 특히 버즈비크등의 형성에 의하여 트랜지스터 및 캐퍼시터등의 기능소자들이 형성될 소자형성영역이 감소하는 것이 문제가 되는 영역에서의 기능소자 형성영역의 실효면적을 증대시켜 또한 인접하는 기능 소자형성영역의 기능소자간의 절연분리를 확실하게 행하게 할 수가 있다. 다음에 상기의 비대칭 필드분리산화막 구조를 사용하여 DRAM의 구조에 관하여 설명한다.

제 2 도, 제 3a, 3b를 참조하여 메모리셀 어레이(8)는 평행으로 뻗은 복수의 워드선(10)과 이 워드선(10)에 직교하는 방향에 평행으로 뻗은 복수의 비트선(11)과를 포함한다. 보조워드선(12)은 그 긴쪽 방향의 수개소에서 워드선(10)에 전기적으로 접속되어 있다.

워드선(10)과 비트선(11)과의 교차부 근방에는 메모리셀(9)이 복수개 배열되어 있다. 메모리셀(9)은 1개의 트랜스퍼 게이트(transfer gate)용 MOS트랜지스터(13)와 1개의 전하축적용 캐퍼시터(14)로서 이루어진다.

즉, 트랜스퍼 게이트 트랜지스터인 MOS트랜지스터(13)는 반도체기판(1) 표면에 형성된 게이트 산화막(15)과 다시 그 상부에 형성된 게이트 전극(10a)과를 포함한다.

게이트 전극(10a)은 워드선(10)의 일부분으로 구성되어 있다. 더우기 게이트전극(10a)에 자기정합하는 위치관계에서 반도체기판(1) 표면에 형성된 소스드레인영역(16, 16)을 포함한다.

그리고 전하축적소자인 캐퍼시터(14)는 반도체기판(1) 표면에 형성된 절연막(18)과 그 상부에 적층된 폴리 실리콘으로 이루어지는 전극층(19)과를 포함한다. 절연막(18)의 하부에 위치하는 반도체기판(1) 표면에는 반도체기판(1)과 같은 도전형을 가지는 불순물영역(20a)과 반도체기판(1)과 역의 도전형을 가지는 고농도의 불순물영역(20b)이 형성되어 있다.

이 불순물영역(20a, 20b)은 말하자면 HiC구조를 구성하고 캐퍼시터(14)의 용량의 증대를 도모하고 있다.

또 비트선(11)은 콘택트홀(17)을 사이에 두고 MOS트랜지스터(13)의 한쪽의 소스드레인 영역(15)에 접속되어 있다.

반도체기판(1)의 상층부 및 비트선(11), 보조 워드선(12)간은 층간절연막(21)에 절연되고 있다. 다시 보조워드선(12)의 표면상은 실리콘 절연막(22)이 형성되어 있다.

상기와 같은 구조에 있어서 각각의 메모리셀(9)은 비대칭 필드분리산화막(5a)에 의하여 절연분리되어 있다.

제 3a 도에 표시하는 것과 같이 비대칭 필드 분리산화막(5a)은 캐퍼시터(14)가 형성되는 소자 형성영역(6a)측에 필드분리산화막의 일부가 제거된 부분이 대향하여 형성되어 있다.

이같은 비대칭 필드분리 산화막(5a)을 캐퍼시터(14)의 형성영역에 적용하면 캐퍼시터(14)의 절연막(18)을 사이에 두고 반도체기판(1)의 표면과 상부의 전극층(19)과의 대향면적이 종래의 것에 비하여 증대한다.

대향면적의 증대는 캐퍼시터의 용량을 증대시킨다. 이것에 의하여 종래의 DRAM의 캐퍼시터의 용량을 증대하고 기억정보의 오인(誤認)을 방지하고 메모리의 동작특성을 향상시킬 수 있다. 또 종래의 메모리셀에 비하여 캐퍼시터의 같은 용량을 규정한 경우에 소자구조를 미세화할 수가 있다.

또 비대칭 필드분리산화막(5a)을 사이에 두고 인접하는 MOS트랜지스터(13)와의 사이는 이 비대칭 필드분리산화막(5a)의 막의 두께가 두꺼운 부분이 대향배치된다.

이것에 의하여 충분한 절연분리내압을 유지하고 있다. 다음에 비대칭 필드분리 산화막의 제조방법에 관하여 설명한다.

요약하면 비대칭 필드분리 산화막(5a)은 LOCOS법을 사용하여 통상의 필드분리 산화막을 형성한 후 포토리소그래피(Photolithography) 법을 사용한 레지스트 프로세스를 이용하여 필드분리 산화막의 일부를 선택적으로 에칭제거하는 방법으로 형성된다.

본 발명에 의한 비대칭 필드분리 산화막(5a)의 제조방법에 관하여 설명하기 전에 제조방법에 관하여 종래의 기술을 적용한 경우의 제조공정 및 그 문제점에 관하여 재차 제 7a 도 내지 제 7g 도를 사용하여 설명한다.

전술한 것과 같이 제 7a 도 내지 제 7g 도는 내산화성을 가지는 실리콘 질화막(3)을 마스크로 하여 선택적 산화를 이용한 일반적인 LOCOS법에 의한 필드분리 산화막의 제조공정을 표시하고 있다.

다음에 제 7d 도에 표시하는 것과 같이 실리콘 질화막(3)은 열인산액(熱燐酸液)을 사용한 웨트에칭에 의하여 제거된다. 제거후의 실리콘 산화막(2) 혹은 필드분리 산화막(5a)의 표면은 무기물이 잔류하여 그 영향으로 표면이 거칠은 상태가 되어 있다.

또 열인산에 의하여 실리콘 산화막(2)등의 표면도 에칭되어 표면의 평활도가 나쁜 상태로 되어 있다. 다음에 제 7e 도에 표시하는 것과 같이 실리콘 산화막(2)등의 거칠어진 표면상태의 보정을 위하여 베이킹(baking)처리나 혹은 보존처리등이 행하여 진다. 그러나 핫프레이트(hot plate)등에 의한 베이킹 처리에서는 무기물등의 잔류물이 충분히 제어되지 않는다.

또 오존처리에서는 유기물이 제거는 되지만 무기물의 이물(異物)이 잔류하고 또 고가가 있다. 이와같은 전처리후 실리콘 산화막(2) 등의 표면에 헥사메틸 디시라잔(HMDS)(Hexamethyl di silazan)제 (23)을 도포한다.

이 HMDS는 레지스트와의 밀착력을 강화하는 밀착력 강화제이다.

다시금 제 7f 도에 표시하는 것과 같이 HMDS(23)이 도포된 표면상에 레지스트(24)를 도포하고 포토리소그래피법을 사용하여 소정의 형상을 노광처리를 행한다.

그리고 제 7g 도에 표시하는 것과 같이 현상처리를 행하고 소정의 형상의 레지스트 마스크(24a)를 패터닝 형성한다. 그런데 전술한 것과 같이 레지스트(24)가 도포되는 실리콘 산화막(2)등의 표면상태가 나쁘기 때문에 HMDS(23)를 사용하여도 충분한 밀착강도를 얻을 수 없다.

이것 때문에 원심분리기등에 의한 탈수공정등에 있어서 레지스트 패턴(24a)이 벗겨지거나 한다. 또 레지스트 마스크(24a)를 사용하여 에칭 처리를 행한 경우일지라도 레지스트 마스크(24a)와 실리콘 산화막(2)이 표면사이에 에칭액이 침입하여 오버에칭된다는 문제가 생기고 있다.

이같은 문제는 레지스트 마스크(24a)가 미세화됨에 따라 중대한 문제로 되어 오고 있다. 다음에 본 발명에 의한 비대칭 필드분리 산화막(5a)을 가진 DRAM의 메모리셀을 제 4a 도∼제 4s 도와 제 5a 도∼제 5s 도를 사용하여 설명한다. 우선 제 4a 도와 제 5a 도에 표시하는 것과 같이 반도체기판(1) 표면상에 실리콘 산화막(2)을 막의 두께 500Å정도 형성한다.

더우기 실리콘 산화막(2) 표면상에 실리콘 질화막(3)을 막의 두께 1000Å정도 형성한다. 다음에 제 4b 및 5b 도에 표시하는 것과 같이 레지스트(24)를 도포한 후 패터닝한다. 그리고 패터닝된 레지스트(24)를 마스크로 하여 실리콘 질화막(3)을 에칭한다.

또 제 4c 및 5c 도에 표시하는 것과 같이 레지스트(24)를 제거한 후 실리콘 질화막(3)을 마스크로 하여 산화처리를 행하여 예를들면 막의 두께 6000Å정도의 필드분리 산화막(5a, 5b)을 형성한다. 다시금 제 4d 및 5d 도에 표시하는 것과 같이 열인산용액등의 웨트에칭을 사용하여 실리콘 질화막(3)을 제거한다.

이 단계에서 실리콘 산화막(2) 및 필드분리 산화막(5a, 5b)표면은 무기물등의 이물질의 잔류나 실리콘 산화막(2)등의 표면 거치름에 의하여 그 표면상태가 악화되고 있다.

다음에 제 4e 도와 제 5e 도에 표시하는 것과 같이 표면상태의 나쁜 실리콘 산화막(2) 및 필드분리 산화막(5a, 5b)표면을 불산(플루오르화수소산 : hydrofluoric acid)(弗酸)에 의한 웨트에칭을 사용하여 제거하고 새로운 실리콘 산화막 표면을 노출시킨다.

이 공정에 의하여 실리콘 산화막(2) 및 필드분리 산화막(5a, 5b)의 표면이 평활하게 된다. 이후 표면에 헥사메칠 디시라잔제(HMOS)(23)을 도포한다. 그후 제 4g, 5g 도에 표시하는 것과 같이 HMD처리를 행한 실리콘 산화막(2) 및 필드분리 산화막(5a, 5b) 표면상에 레지스트(24)를 도포한다. 그리고 포토리소그래피법을 사용하여 레지스트(24)를 소정의 형상으로 노광현상한다.

그리고 제 4h 및 5h 도에 표시하는 것과 같이 레지스트(24)를 패터닝하고 소정의 형상의 레지스트 마스크(24a)를 형성한다. 레지스트 마스크(24a)는 평활한 표면을 가지는 실리콘 산화막(2) 및 필드분리 산화막(5a)표면상에 밀착강화제의 HMOS제(23)을 사이에 두고 형성되어 있다.

이것때문에 밀차력이 강하고 레지스트의 패터닝 공정에 있어서도 벗겨진다든지 하는 일이 없다. 또 레지스트 마스크(24a)는 필드분리 산화막(5a)의 표면상을 부분적으로 덮도록 형성되어 있다.

그리고 제 4i 와 5i 도에 표시하는 것과 같이 레지스트 마스크(24)를 사용하여 실리콘 산화막(2) 및 필드분리 산화막(5a, 5b)을 불산계용액에 의한 웨트에칭을 사용하여 선택적으로 에칭제거한다.

불산계용액으로서는 15 : 1BHF나 10 : 1HF등을 사용하고 에칭량을 충분히 제거한다.

이 에칭공정에 캐퍼시터 형성영역(6a)에 대향하는 요캐퍼시터 형성영역(6a)와 MOS트랜지스터 형성영역(6b) 사이에 위치한 필드분리 산화막(5a)의 그 부분이 제거된다. 그래서 비대칭 필드분리 산화막(5a)이 제공된다.

두개의 캐퍼시터 형성영역(6a)간에 위치한 필드분리 산화막(5b)는 그 표면을 대략적으로 균일하게 에치시키므로 대칭형상이 유지된다.

그후에 제 4j와 5j 도에서 표시된 바와같이 반도체 기판(1)에 대향해서 높은 농도의 전도성을 가진 불순물영역(20b)과 반도체기판(1)과 같은 동일한 전도성을 가지는 불순물 영역(20a)은 이온 주입에 의하여 형성된다.

그후 제 4k 및 5k 도에서 표시된 바와 같이 반도체 기판(1)의 표면은 캐퍼시터의 절연막(18)을 형성하기 위하여 가열산화된다.

그 후에 폴리실리콘층은 반도체기판(1)표면상에 (V1)법에 의하여 증착된다. 폴리실리콘층은 포토리소그래피에 의하여 패터닝되어 캐퍼시터의 전극층(19)을 형성하기 위해 에칭된다. 더욱이 제 4l 도 및 5l 도에 표시된 바와 같이 반도체기판(1)의 표면이 게이트 산화막(15)을 형성하도록 가열산화된다.

그 후에 폴리실리콘층이 게이트 산화막(15)의 표면상에 CVD법에 의하여 증착된다. 폴리실리콘층은 워드선(10)과 게이트 전극(10a)을 형성하기 위하여 패터닝된다. 표시되어 있지는 않지만 트랜지스터의 게이트전극과 주변회로의 상호 연결은 동시에 형성된다.

그때 제 4n 도 및 제 5n 도에 표시된 바와 같이 불순물 이온은 워드선(10), 캐퍼시터 전극층(19)등은 마스크로서 사용하여 반도체기판(1)의 표면에 주입된다. 그래서 열처리가 MOS트랜지스터(13)의 소스/드레인 영역(16, 16)을 형성하기 위하여 수행된다.

그 후 제 4o와 5o 도에서 표시된 바와 같이 첫째층간절연막(21)은 CVD법에 의하여 반도체기판(1)의 표면에 증착된다. 소스/드레인영역(16, 16)의 하나에 이르는 콘택트 홀(17)은 포토리소그래피와 에칭에 의하여 첫째 층간 절연막(21a)에서 형성된다. 그때 제 4p 와 5p 도에서 표시된 바와 같이 비트선(11)은 제 1 층간절연막(21a)의 표면에 형성된다.

비트선(11)은 콘택트 홀(17)을 통해 MOS 트랜지스터(13)의 소스/드레인영역(16, 16)의 하나에 연결된다. 이 경우에 주변회로의 상호연결이 동시에 형성된다.

그후 제 4q 및 5q 도에서 표시된 바와 같이 제 2 층간 절연막(21D)이 제일 층간 절연막(21a), 비트선(11)등의 표면상에 형성된다. 도면에 표시되지는 않았지만 워드선(10)에 도달하기에 충분히 깊은 콘택트 홀은 제 1, 제 2의 층간 절연막(21a)(21b)의 워드선(10)의 종축방향의 수개의 부분에서 형성된다.

그후 제 4r, 5r 도에서 표시된 바와 같이 알루미늄층은 스퍼터링에 의하여 증착된다. 알루미늄층은 복수의 워드선(10)에 정합하는 방향의 보조 워드선(12)을 형성키 위하여 포토리소그래피에 의하여 패턴되고 에칭된다.

끝으로 제 4s와 제 5s 도에서 표시된 바와 같이 패시베이션(passivation)막(22)은 전표면상에 증착된다. 패시베이션막(22)은 외부전극의 본딩 패드부분에서 알미늄 전극의 표면에 노출되어 선택적으로 제거된다.

상기의 제조공정에 의하여 DRAM의 메모리셀이 제조된다. 이 메모리셀에서 대칭 필드분리 산화막(5b)은 제 2 도에서 보인 바와 같이 상하방향에서 서로 대향 배열된 두개의 캐퍼시터(14)간에 형성된다.

비대칭 필드분리 산화막(5a)은 보이는 바와 같이 좌우방향에서 서로 대향하는 캐퍼시터(14)와 MOS트랜지스터(13)간에서 형성된다.

비대칭 필드분리 산화막(5a)의 제조법에서 대향도전성의 고농도를 가진 불순물영역(20b)을 가진 반도체 기판(1)과 같은 도전성을 가진 불순물 영역(20a)을 형성하는 레지스트패턴(24a)은 제 4h 도에 표시된 바와 같이 MOS트랜지스터 형성영역(6b)와 필드분리 산화막(5a)의 표면부분을 덮기 위하여 형성된다. 필드분리 산화막(5a)은 부분적으로 에치되며 레지스트 패턴(24a)을 마스크로 사용하여 제거된다.

제 4i 도에 표시된 바와 같이 비대칭 필드분리 산화막(5a)은 MOS트랜지스터 형성영역(6b)의 가까운 측에서 두껍게 캐퍼시터 형성영역(6a)의 측에서 얇게 형성된다. 따라서 캐퍼시터(14)의 면적이 더 커지게 될때 전하축적캐퍼시터는 증대된다.

더우기 비대칭 필드분리 산화막(5a)의 두꺼운 부분이 서로 대향되어 배열되므로 MOS트랜지스터(13)은 충분히 절연되며 충분한 파괴전압을 유지할 수 있다. 그간에 제 4 도에 표시된 부분과 교차하는 부분에서 레지스트 패턴(24a)은 제 5h 도에 표시된 바와 같이 MOS트랜지스터 형성영역(6b)을 덮기 위하여서만 형성된다. 따라서 필드분리 산화막(5a)이 레지스트 패턴(24a)을 마스크로 사용함으로서 부분적으로 에치되고 제거된다.

반도체기판에 노출된 레지스트 패턴(24a)으로 덮혀지지않은 캐퍼시터 형성영역(6a)간에서 형성된 필드분리 산화막(5b)의 그 부분은 완전히 에치되어 제거되므로 그 형상은 대칭으로 된다.

반도체기판에 노출된 필드분리 산화막(5b)의 부분은 완전히 에치되어 제거된다.

캐퍼시터(14)의 면적은 확대되어 전하축적능력이 증대된다. 그것이 완전히 에치되고 제거될때 필드분리 산화막(5b)은 두께가 감소된다. 그러나 필드분리 산화막(5a)을 비교하여 MOS트랜지스터(13)를 캐퍼시터(14)와 분리시키면 필드분리 산화막(5b)의 분리와 강복전압은 그리 높지 않으므로 그것은 캐퍼시터(14)사이에 형성된다. 따라서 필드분리 산화막(15b)의 두께는 두꺼워질 필요가 없다. 이후 레지스트(24a)가 제거된다.

제거후의 표면상태의 나쁜 실리콘 산화막 표면에의 레지스트패턴의 형성방법에 관하여 설명하였으나 이것에 한정되는 것은 아니다.

예를 들면 알미늄 층상에 형성된 레지스트 패턴을 플라즈마 에칭제거한 경우에도 알미늄층 표면이 악화한다. 그리고 이 알미늄층상의 레지스트가 재패터닝을 행하는 경우에도 본 발명과 같이 표면상태의 나쁜 알미늄 표면층을 에칭 예를들면 인산, 초산, 질산의 혼합액으로 웨트에칭하여 평활하고 새로운 알미늄 표면을 형성한 후 재패터닝을 행하는 것에 의하여 레지스트의 밀착성을 향상시킬 수 있다.

또 폴리실리콘층상에 형성된 레지스트 패턴을 플라즈마 에칭제거한 경우에도 마찬가지의 표면상태의 악화가 생긴다.

이 경우에도 마찬가지로 재패터닝전에 거칠어진 표면을 에칭 제거하는 것에 의하여 평활한 표면상태를 형성하고 레지스트 패턴의 밀착성을 강화할 수가 있다.

이상과 같이 본 발명에 의한 비대칭 필드분리 절연막을 LOCOS법에 의한 필드분리 절연막의 일부를 부분적으로 제거하고 절연분리 영역에 위치하는 반도체 기판표면을 노출시키는 것에 의하여 소자형성영역의 반도체 기판 표면 노출 영역을 증대시켜 이것에 의하여 소자형성영역의 유효면적을 증대하고 있다.

이것에 의하여 소자구조의 미세화에 수반하는 소자형성영역의 감소를 억제하고 반도체장치의 고집적화를 실현하고 있다.

또 비대칭 필드분리 산화막을 사용한 DRAM에서는 증대된 반도체 기판 표면을 이용하여 캐퍼시터를 형성하는 것에 의하여 소자구조의 미세화에 의한 캐퍼시터 용량의 저감을 억제하여 다시금 증대를 가능하게 하고 있다.

또 비대칭 필드분리 절연막의 제조방법에 있어서는 LOCOS법에 의한 필드분리 절연막 형성후 다시 에칭에 의하여 거칠어진 표면을 제거한 후 레지스트 패턴공정을 행하고 있다. 이것에 의하여 레지스트의 하층표면과의 밀착성이 강화되고 보다 미세한 레지스트 패턴의 형성을 가능하게 하고 또 에칭 프로세스의 정밀도를 향상시키고 있다.

본 발명은 상세히 기술되고 예시되었을지라도 동일한 것은 명백히 예시나 설명에 의한 것이며 첨부된 청구범위에 의하여만 한정된 본 발명의 정신, 한계, 범위에 의해서 한정되지 않는 것이다.

Claims (1)

1. 주표면을 갖는 제 1 도전형의 반도체기판(1)과, 상기 반도체기판(1)의 주표면상에 평행하게 연장되어 있는 복수의 워드선(10)과, 상기 반도체기판(1)의 주표면상에서 상기 워드선(10)과 직교하는 방향으로 연장되어 있는 복수의 비트선(11)과, 상기 워드선(10)과 상기 비트선(11)의 교차부근에 형성된 메모리셀(9)와, 인접하는 상기 메모리셀(9)사이에 형성된 오목한 표면영역을 갖는 상기 반도체기판(1)과, 상기 반도체 기판(1)의 제 1 그룹의 상기 오목한 표면영역의 중앙부에만 설치되어 두 측면에 있는 오목한 표면영역의 일부분이 상기 제 1 그룹의 오목한 표면영역에서 노출되도록 하는 제 1 구성의 분리용 절연막과, 상기 반도체기판(1)의 제 2 그룹의 상기 오목한 표면영역 각각의 일부분에만 설치되어 한측면에 있는 오목한 표면영역의 일부분이 상기 2그룹의 오목한 표면영역에서 노출되도록 하는 제 2 구성의 분리용 절연막을 구비하되, 상기 메모리셀(9) 각각은, 절연막(15)을 통하여 상기 반도체기판(1)의 주표면상에 형성된 게이트전극(10a)과 이 게이트전극(10a)과의 잔기정합적(selfaligned)으로 상기 반도체기판(1)에 형성된 한쌍의 불순물영역(16)을 갖는 트랜스퍼 게이트 트랜지스터(13)와, 상기 반도체기판(1)상에 형성된 절연막(15)과 이 절연막(15)의 표면상에 형성된 전극층(19)을 갖는 전하축적소자(14)을 구비하고, 상기 메모리셀(9)의 상기 트랜스퍼 게이트 트랜지스터(13)와 전하축적소자(14)는 상기 워드선(10)이 연장되어 있는 방향에서 상기 제 2 구성의 분리용 절연막을 통해 교대로 배열되어 있고, 상기 전하축적소자(14)는 상기 반도체기판(1)의 상기 오목한 표면영역으로 연장되어서 상기 제 2 구성의 분리용 절연막(5a)에 접촉되어 있으며, 인접하는 메모리셀에 있는 전하축적소자(14)는 상기 비트선(11)이 연장되어 있는 방향으로 상기 제 1 구성의 분리용 절연막을 통해 배열되어 있고, 상기 제 1 그룹의 오목한 표면영역 각각의 두측면에 있는 전하축적소자(14)는 상기 반도체기판(1)의 오목한 표면영역으로 연장되어 상기 제 1 구성의 분리용 절연막에 접촉하는 것을 특징으로 하는 반도체 장치.

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