JPH09186258A - インターポリ絶縁膜の形成方法 - Google Patents
インターポリ絶縁膜の形成方法Info
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- JPH09186258A JPH09186258A JP8186329A JP18632996A JPH09186258A JP H09186258 A JPH09186258 A JP H09186258A JP 8186329 A JP8186329 A JP 8186329A JP 18632996 A JP18632996 A JP 18632996A JP H09186258 A JPH09186258 A JP H09186258A
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- film
- oxide film
- insulating film
- polysilicon layer
- forming
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02249—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by combined oxidation and nitridation performed simultaneously
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- Non-Volatile Memory (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 窒化膜の沈積工程の条件を変更して欠陥の発
生を極小化させることができるインターポリ絶縁膜を形
成する方法を提供する。 【解決手段】 本発明は下部シリコン層の表面を酸化さ
せて第１の酸化膜を形成する段階と、前記第１の酸化膜
上に７００℃未満の温度の条件のもとに分当り７オング
ストローム未満の成膜の比率で窒化膜を形成する段階
と、前記窒化膜の表面を酸化させて第２の酸化膜を形成
する段階とを具備することによって第２の酸化膜の形成
の際全体的に均一な第２の酸化膜を得ることができる。
生を極小化させることができるインターポリ絶縁膜を形
成する方法を提供する。 【解決手段】 本発明は下部シリコン層の表面を酸化さ
せて第１の酸化膜を形成する段階と、前記第１の酸化膜
上に７００℃未満の温度の条件のもとに分当り７オング
ストローム未満の成膜の比率で窒化膜を形成する段階
と、前記窒化膜の表面を酸化させて第２の酸化膜を形成
する段階とを具備することによって第２の酸化膜の形成
の際全体的に均一な第２の酸化膜を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明はインターポリ絶縁膜
の形成方法に関し、特にＯＮＯ構造の絶縁膜質の特性の
良好なインターポリ絶縁膜の形成方法に関する。
の形成方法に関し、特にＯＮＯ構造の絶縁膜質の特性の
良好なインターポリ絶縁膜の形成方法に関する。
【０００２】
【従来の技術】半導体メモリの大容量化によりメモリセ
ルの大きさの縮小は顕著であり、このような大きさの縮
小には各種の制約が伴う。フローティングゲート型の不
揮発性の半導体記憶素子の場合、フォトエッチング工程
の制約以外にプログラムに必要な高電圧に耐えるととも
に、電荷の保存特性が良好な薄膜のインターポリ絶縁体
を形成することも大きな制約要素中の一つである。
ルの大きさの縮小は顕著であり、このような大きさの縮
小には各種の制約が伴う。フローティングゲート型の不
揮発性の半導体記憶素子の場合、フォトエッチング工程
の制約以外にプログラムに必要な高電圧に耐えるととも
に、電荷の保存特性が良好な薄膜のインターポリ絶縁体
を形成することも大きな制約要素中の一つである。
【０００３】例えば、プログラムの動作電圧が２０Ｖの
水準であるフローティングゲート型のＥＥＰＲＯＭ半導
体メモリ装置の工程条件の場合、セルの正常動作に必要
な０．７程度のカップリング率を得るためには絶縁膜の
厚さを４００オングストローム以下にしなければならな
いが、このとき通常の酸化膜の場合、プログラム時およ
び消去時に印加される高電圧に比べ破壊電圧が低く、漏
れ電流が大きくて、前記プログラムの特性が低下してし
まう問題がある。
水準であるフローティングゲート型のＥＥＰＲＯＭ半導
体メモリ装置の工程条件の場合、セルの正常動作に必要
な０．７程度のカップリング率を得るためには絶縁膜の
厚さを４００オングストローム以下にしなければならな
いが、このとき通常の酸化膜の場合、プログラム時およ
び消去時に印加される高電圧に比べ破壊電圧が低く、漏
れ電流が大きくて、前記プログラムの特性が低下してし
まう問題がある。
【０００４】このような問題を解決するために、前記イ
ンターポリ層に、より大きな誘電率の物質を使用してイ
ンターポリ絶縁膜の有効厚さを薄く維持することによっ
て、前記プログラムの特性を良好に維持する方法として
高誘電率を有するシリコン窒化膜（＝７．５）を用いて
いるが、この窒化膜をポリシリコンに直接接触させると
低電圧から漏れ電流が増大されて実際に使用するに困
る。
ンターポリ層に、より大きな誘電率の物質を使用してイ
ンターポリ絶縁膜の有効厚さを薄く維持することによっ
て、前記プログラムの特性を良好に維持する方法として
高誘電率を有するシリコン窒化膜（＝７．５）を用いて
いるが、この窒化膜をポリシリコンに直接接触させると
低電圧から漏れ電流が増大されて実際に使用するに困
る。
【０００５】したがって、図１に示されているように半
導体基板１０上にフィールド酸化膜１４を形成してアク
ティブ領域を限定し、そのアクティブ領域にはトンネル
酸化膜１２を形成し、その上方に下部ポリシリコン層２
０を形成し、また、その上方に順に第１の酸化膜２２、
窒化膜２４、第２の酸化膜２６を形成し、その上には上
部ポリシリコン層２８を形成して前記フローティングゲ
ートの不揮発性の半導体メモリ装置を製造する。このよ
うな構造においては、前記ポリシリコンに接した部分に
は酸化膜が存在するようにし、その間には窒化膜が形成
されているＯＮＯ（Ｏxide-Ｎitride-Ｏxide）工程の構
造は既によく知られている。
導体基板１０上にフィールド酸化膜１４を形成してアク
ティブ領域を限定し、そのアクティブ領域にはトンネル
酸化膜１２を形成し、その上方に下部ポリシリコン層２
０を形成し、また、その上方に順に第１の酸化膜２２、
窒化膜２４、第２の酸化膜２６を形成し、その上には上
部ポリシリコン層２８を形成して前記フローティングゲ
ートの不揮発性の半導体メモリ装置を製造する。このよ
うな構造においては、前記ポリシリコンに接した部分に
は酸化膜が存在するようにし、その間には窒化膜が形成
されているＯＮＯ（Ｏxide-Ｎitride-Ｏxide）工程の構
造は既によく知られている。
【０００６】このとき、前記ＯＮＯ絶縁膜の沈積後に上
部ポリシリコンとの接着不安定の問題を解決するために
第２の酸化膜の成長工程を進行しているが、この過程に
おいて窒化膜質の工程条件および均一の状態や第２の酸
化膜の成長条件などにより窒化膜の全面をコーティング
せずに、部分的に厚い酸化膜質を形成させる、いわゆる
ＯＮＯ欠陥を誘発する。このような欠陥はチップに歩留
りの低下を招来するという直接的な影響を与える。
部ポリシリコンとの接着不安定の問題を解決するために
第２の酸化膜の成長工程を進行しているが、この過程に
おいて窒化膜質の工程条件および均一の状態や第２の酸
化膜の成長条件などにより窒化膜の全面をコーティング
せずに、部分的に厚い酸化膜質を形成させる、いわゆる
ＯＮＯ欠陥を誘発する。このような欠陥はチップに歩留
りの低下を招来するという直接的な影響を与える。
【０００７】
【発明が解決しようとする課題】本発明の目的は上述の
従来技術の問題点を解決するために窒化膜の沈積工程の
条件を変更して、このような欠陥の発生を極小化させる
ことができるインターポリ絶縁膜を形成する方法を提供
することにある。
従来技術の問題点を解決するために窒化膜の沈積工程の
条件を変更して、このような欠陥の発生を極小化させる
ことができるインターポリ絶縁膜を形成する方法を提供
することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明の方法は下部ポリシリコン層と上部ポリシリ
コン層との間に絶縁膜を形成する方法において、前記下
部ポリシリコン層の表面を酸化させて第１の酸化膜を形
成する段階と、下部ポリシリコン層上に７００℃未満の
温度の条件のもとに分当り７オングストローム未満の成
膜の比率で窒化膜を形成する段階と、前記窒化膜の表面
を酸化させて第２の酸化膜を形成する段階とを具備する
ことを特徴とする。
に、本発明の方法は下部ポリシリコン層と上部ポリシリ
コン層との間に絶縁膜を形成する方法において、前記下
部ポリシリコン層の表面を酸化させて第１の酸化膜を形
成する段階と、下部ポリシリコン層上に７００℃未満の
温度の条件のもとに分当り７オングストローム未満の成
膜の比率で窒化膜を形成する段階と、前記窒化膜の表面
を酸化させて第２の酸化膜を形成する段階とを具備する
ことを特徴とする。
【０００９】
【発明の実施の形態】以下、添付の図面を参照して本発
明に対してより詳細に説明する。本発明ではＯＮＯ構造
のインターポリ絶縁膜の第２の酸化膜の形成のための酸
化の際局部的に厚い第２の酸化膜が形成されて均一の膜
の厚さを維持することができないことを改善すべく、図
１に示したように、前記下部ポリシリコン層２０の表面
を酸化させて第１の酸化膜２２を形成する。前記第１の
酸化膜２２上に７００℃未満の温度の条件で分当り７オ
ングストローム未満の成膜比率で窒化膜２４を形成し、
該窒化膜２４の表面を酸化させて第２の酸化膜２６を形
成し、その上に上部ポリシリコン層２８を形成する。
明に対してより詳細に説明する。本発明ではＯＮＯ構造
のインターポリ絶縁膜の第２の酸化膜の形成のための酸
化の際局部的に厚い第２の酸化膜が形成されて均一の膜
の厚さを維持することができないことを改善すべく、図
１に示したように、前記下部ポリシリコン層２０の表面
を酸化させて第１の酸化膜２２を形成する。前記第１の
酸化膜２２上に７００℃未満の温度の条件で分当り７オ
ングストローム未満の成膜比率で窒化膜２４を形成し、
該窒化膜２４の表面を酸化させて第２の酸化膜２６を形
成し、その上に上部ポリシリコン層２８を形成する。
【００１０】すなわち、本発明では前記窒化膜の工程条
件を従来技術と比較すると、次の表１の通りである。
件を従来技術と比較すると、次の表１の通りである。
【００１１】
【表１】
【００１２】前記表１に示されるように、窒化膜のエッ
チング液を使用するとき、エッチング率は、従来の方法
の膜質より約１０オングストローム／Ｍほど高い。電気
的な特性の評価のため次のような方法により試料を製作
してＴＤＤＢ評価した。
チング液を使用するとき、エッチング率は、従来の方法
の膜質より約１０オングストローム／Ｍほど高い。電気
的な特性の評価のため次のような方法により試料を製作
してＴＤＤＢ評価した。
【００１３】４インチのウエハの上部に第１のポリシリ
コンを５０００オングストロームの厚さで沈積させてか
ら、第１のポリシリコンにＰＯＣｌ3（１３．８Ω／Ｓ
ＱＲ）の不純物の注入工程をへた後に前記第１のポリシ
リコンをデグレイジング（deglazing）し、前記第１の
ポリシリコンの表面を酸化させてポリシリコン−酸化膜
を１２５オングストロームの厚に成長させてから、前記
表１の工程の条件によって前記窒化膜を１２５オングス
トローム厚に沈積させる。その次に、前記窒化膜の表面
を酸化させて前記窒化膜上に第２の酸化膜を３０００オ
ングストロームの厚さに成長させ、金属を蒸着したう
え、これをフォトエッチングしてバック−ラップ（Ｂac
k-Ｌap）を測定して見たところ、その結果４２５μｍで
あった。
コンを５０００オングストロームの厚さで沈積させてか
ら、第１のポリシリコンにＰＯＣｌ3（１３．８Ω／Ｓ
ＱＲ）の不純物の注入工程をへた後に前記第１のポリシ
リコンをデグレイジング（deglazing）し、前記第１の
ポリシリコンの表面を酸化させてポリシリコン−酸化膜
を１２５オングストロームの厚に成長させてから、前記
表１の工程の条件によって前記窒化膜を１２５オングス
トローム厚に沈積させる。その次に、前記窒化膜の表面
を酸化させて前記窒化膜上に第２の酸化膜を３０００オ
ングストロームの厚さに成長させ、金属を蒸着したう
え、これをフォトエッチングしてバック−ラップ（Ｂac
k-Ｌap）を測定して見たところ、その結果４２５μｍで
あった。
【００１４】図２に示したように、前記窒化膜の場合、
目標の１２５オングストロームは維持しながら成膜比率
の条件を従来の技術（ＤＮ）と新規の技術（ＤＤ）とに
分離し、前記第２の酸化膜の場合、ベアウエハ上の酸化
膜の厚さを酸化膜の形成時に与えられる衝撃を極小化さ
せる方に下げて酸化膜の厚さを既存（３３００オングス
トローム，ＳＮ）と変更条件（１８００オングストロー
ム，ＳＤ）によって評価してみた。
目標の１２５オングストロームは維持しながら成膜比率
の条件を従来の技術（ＤＮ）と新規の技術（ＤＤ）とに
分離し、前記第２の酸化膜の場合、ベアウエハ上の酸化
膜の厚さを酸化膜の形成時に与えられる衝撃を極小化さ
せる方に下げて酸化膜の厚さを既存（３３００オングス
トローム，ＳＮ）と変更条件（１８００オングストロー
ム，ＳＤ）によって評価してみた。
【００１５】ここで、前記第２の酸化膜は既存の３３０
０オングストローム（Ｂare Ｗafer上）の条件のもとに
成膜比率のダウン条件の最も良好な結果が得られた。実
際のラン適用の結果は、次の表２のようである。
０オングストローム（Ｂare Ｗafer上）の条件のもとに
成膜比率のダウン条件の最も良好な結果が得られた。実
際のラン適用の結果は、次の表２のようである。
【００１６】
【表２】
【００１７】
【発明の効果】前記表２に示しているように、本発明に
よるインターポリ絶縁膜の形成工程を使用した半導体メ
モリの場合には従来の技術の半導体メモリに比べてその
歩留りが向上することが分る。
よるインターポリ絶縁膜の形成工程を使用した半導体メ
モリの場合には従来の技術の半導体メモリに比べてその
歩留りが向上することが分る。
【図１】 一般的なＯＮＯ構造のインターポリ絶縁膜の
構造を示した垂直断面図である。
構造を示した垂直断面図である。
【図２】 本発明によるインターポリ絶縁膜のＴＤＤＢ
評価を示したグラフ線図である。
評価を示したグラフ線図である。
１０ 半導体基板 １２ トンネル酸化膜 １４ フィールド酸化膜 ２０ 下部ポリシリコン層 ２２ 第１の酸化膜 ２４ 窒化膜 ２６ 第２の酸化膜 ２８ 上部ポリシリコン層
Claims (3)
- 【請求項１】 下部ポリシリコン層と上部ポリシリコン
層との間に絶縁膜を形成する方法において、 前記下部ポリシリコン層の表面を酸化させて第１の酸化
膜を形成する段階と、 前記第１の酸化膜上に７００℃未満の温度の条件のもと
に分当り７オングストローム未満の成膜比率で窒化膜を
形成する段階と、 前記窒化膜の表面を酸化させて第２の酸化膜を形成する
段階とを具備することを特徴とするインターポリ絶縁膜
の形成方法。 - 【請求項２】 前記窒化膜を形成する望ましい温度の条
件は６８０±２０℃であることを特徴とする請求項１記
載のインターポリ絶縁膜の形成方法。 - 【請求項３】 前記窒化膜の望ましい成膜比率は分当り
３〜４オングストロームであることを特徴とする請求項
１記載のインターポリ絶縁膜の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950061323A KR0164514B1 (ko) | 1995-12-28 | 1995-12-28 | 인터폴리 절연막 형성방법 |
| KR199561323 | 1995-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186258A true JPH09186258A (ja) | 1997-07-15 |
Family
ID=19445871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8186329A Withdrawn JPH09186258A (ja) | 1995-12-28 | 1996-07-16 | インターポリ絶縁膜の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09186258A (ja) |
| KR (1) | KR0164514B1 (ja) |
-
1995
- 1995-12-28 KR KR1019950061323A patent/KR0164514B1/ko not_active IP Right Cessation
-
1996
- 1996-07-16 JP JP8186329A patent/JPH09186258A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR0164514B1 (ko) | 1999-02-01 |
| KR970052846A (ko) | 1997-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |