JPS6110240A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPS6110240A JP60135204A JP13520485A JPS6110240A JP S6110240 A JPS6110240 A JP S6110240A JP 60135204 A JP60135204 A JP 60135204A JP 13520485 A JP13520485 A JP 13520485A JP S6110240 A JPS6110240 A JP S6110240A
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    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路製造において、半導体つ工−ハ上の
導電層間の絶縁膜を平坦化する方法に関する。
〔従来技術とその問題点〕
シリコンチップ上の回路密度を増加させるためには、単
一チップ上の多数の集積シリコン素子間の相互接続ｈヒ
カの改善を必要としてきた。集積回路内のアクティブ領
域の寸法上の制限によって、多層配線による垂直方向の
相互接続が必要となってきた。回路密度が高くなり、素
子寸法が小さくなると、満足できる歩留りと信頼度を得
るには、従来の多層配Ｉｖｊ！構造にとって素子の形状
（地杉）が非常に１要となる。金属相互接続層（導電体
パターン）間の絶縁膜を平坦化することによって、金属
バターニング及び段差被覆性（ステップカバレージ）が
改善されることが判明している。この金属バターニング
と段差被覆性の問題を改善すると、ＬＳＩ及びＶＬＳ　
Ｉ回路の多層配線に使用可能となる。
最近では、次のレベルのメタライゼーションのための平
面を形成するためにポリイミド系樹脂が使用されている
。このことについては、”　Ｊｏｕｒｎａｌｏｆ　ｔｈ
ｅ　ＥＩｅｃｔｒｏｃｈｅｍｉｃａｌ　３ｏｃ＋ｅｔｙ
　’　、　１９８３年ｖｏｌｕｍｅ　　Ｉ　３０　、Ｎ
ｏ　、　５　Ｋ記載されている。しかし、ポリイミド系
樹脂を使用する欠点は、＋面化処理のため罠、比較的厚
いポリイミド層（例えば２．０ミクロン）を使用せねば
ならないことである。この厚さで小さな通路（３，０ミ
クロン未満）をエッチすることは難かしいし、これらの
深い通路孔を金属で覆うのは更に困難である。更に、ポ
リイミドがウェーハに固着すること、及び後続の膜がポ
リイミドに固着する点も問題であり、これは、潜在的に
歩留りと信頼性の問題を発生する。
他の平坦化技術については、　　１９８２年度ＶＬＳ　
Ｉ技術シンポジウムで発表された”　Ａ　Ｎｅｗ　Ａｐ
ｐｌｉｃａｔｉｏｎｏｆ　　ＲＥＥ　　　ｔｏｐｌａｎ
ａｒｉｚａｔｉｏｎ　　　ａｎｄ　　Ｅｄｇｅ　　ｌ（
ｏｕｎｄｉｎｇ　　ｏｆＳｉＣｈ　Ｈｏ１ｅ　ｉｎ　ｔ
ｈｅ　ＡＩ　Ｍｕｌｔｉ　−１ｅｖｅｌＩｎｔｅｒｃｏ
ｎｎｅｃｔｉｏｎ　、ｎという文献に記載されている。
この技術では、金属化の次レベル用の平坦面を得るため
に、反応性イオンエツチング（ＲＩＥ）が使用される。
５１０２とＳｉＮの層は、第１金属化レベル上に蒸着さ
れる。次に、ＳｉＮとＳｉＯ２を同じ速度でエッチする
ＣＦ４＋Ｈ２を用いてＲＩＢを行う。
ＳＩＮ　が完全に除去されるとエッチ処理は停止する。
ＲＩＥ、の後に１．０ミクロン厚のＳ　ｉ　Ｏ２が蒸着
される。このプロセスの限界は、ステップ間隔が近接し
ている所（即ち、２．０ミクロン未満）でのみ平面化処
理が行われることである。従って、互いに近接していな
いステップは、該平面化技術の対象外となる。更に、平
面化に続いて、別の二酸化硅素蒸着が必要であり、これ
によって処理時間とその複雑度が増加する。
さらに、”５ｏｌｉｄ　５ｔａｔｅ　Ｔｅｃｂｎｏｌｏ
ｇｙ　”、　１９８１　。
４月号に’　ｐｌａｓｍａ　ｐｌａｎａｒｉｚａｔｉｏ
ｎ”と題して発表された平向化技術は、後にレジスト層
で被覆される第ルベル金属の上にＳ　ｉ　０２の単一層
を蒸着することを開示し゛〔いる。レジスト表面は殆ん
ど平坦であるので、レジストは金属ステップ上でより薄
くなる。次に、プラズマエツチングを、レジスト及び絶
縁層に対して等ｌ−い速度で実行する。パターン処理さ
れないレジストがエッチされるＫつれ、金属ステップの
頂部上の絶縁体材料は除去されるが、金属ステップ間の
絶縁体はレジストによって保護される。全てのレジスト
が除去された時点でエツチングを停止することによって
、次レベル金属に対１−て、はぼ平坦な表面を与えるこ
とができる。しかしながらこのプロセスの欠点は、実際
の集積回路では、下部の地形（形状）の由に。
全ての金属ステップが同じ高さであるとは限らず、従っ
て、高いステップを形成する金属線上の絶縁体（例えば
、ポリシリコン上の金属）は、より低いステップを形成
する金属線上の絶縁体（例えば、高部領域上の金属）よ
りもずっと薄くなることである。このために、金属レベ
ル（金属層ン間の最小絶縁体層厚さ、下部の形状と、中
面化エツチングかどれ位良く制御されるかに依存する。
これによって、該フロセスは、金属間のショートに対し
て極めて絆感になる。更に、このプロセスでは、金属層
間の電気的絶縁体となるべき誘電体をエツチングが侵す
ので、ピンホールを発生することもあり、これによって
、金属層間にショートが生ずる。
〔発明の目的〕
本発明は、集積回路製造に使用される半導体ウェーハ上
への、多層配線された金属−絶縁体構造において、平面
化絶縁属を形成する方法を提供することである。
〔発明の概要〕
下部の形状に従５２１１１５］の誘電体層が、集積回路
に必９　ｔ、ｃパターンと層を有する半導体ウェー・・
、ヒに蒸着される。第１誘電体層は、金属層（導電体パ
ターン）間の主要電気絶縁体である。該第１誘電体層の
厚さと誘電率は、金属層間の最大容量を決定する。第２
訪電体層の目的は、第ルベル金属線間の溝を満たイこと
である。第２訪電体層は、ｌＰ坦化されるべき下部地形
の最も高いステップ（金属、ポリシリコン、及び高部の
各ステップ）の高さに近い厚さに蒸着される。第２酵電
体層の性質は、第１訪電体層よりも、本質的に速い速度
でエツチングされ得ることである。次Ｋ、ウェーハ上に
有機ポリマーがその上部面がほぼ平坦になるようにスピ
ナな用いて蒸着される。この構造は続いて、該有機ポリ
マーと第２肪電体層のエツチング速度がほぼ等しくなる
条件下でプラズマエッチされる。パターン処理されてい
ないポリマーが除去されると、金属ステップ上の第２訪
電体層がプラズマエッチのために露出される。該ポリマ
ーと第２誘電体層のエツチング速度は等しいので、第２
ｗｊ電体層はステップの上部から除かれる。第２訪電体
層は、ステップ間ではポリマーで保護されているのでエ
ツチングされない。全てのポリマーがほぼ本質的に除去
されるとエツチングが終了する。
〔発明の実施例〕
第１Ａ図から第１Ｄ図は本発明による半導体素子の製造
方法の実施例を示した断面図である。つ工−ハ１００上
に、典型的にはアルミニウムの、代表的厚さｄ３＝０．
７５５ミフロン±ｌ％を有する金属ステップ（導電体パ
ターン）２００がスパタリングやドライエツチング等の
従来の蒸着（デポジション）とエツチング技法を用いて
形成される。集積回路内には下部形状があり、従って、
相対的ステップ高２００が影響を受けるが、これによっ
て本発明の平坦化７０セスは変化を受けないし、従って
、このことは回内のウェーハ１００から除いである。第
１誘電体層３００はウェーＩ＋００と金属ステップ２０
０の上に、化学蒸着ＣＣＶＤ）又はプラズマＣＶＤ（Ｐ
ＥＣＶＤ）等の従来技法で蒸着される。
第１誘電体層３００は典型的罠はＰＥＣｖＤシリコンオ
キシナイトライドで、代表的屈折率１．５１±０．３、
及び典型的厚さｄｌ＝０．７ミクロン±ｌＯ％　を有す
る。二酸化硅素等の他の材料も第１誘電体層３００とし
て使用され得る。次Ｋ、第２訪電体層４００が第１Ｎ電
体層３００の上に蒸着される。第２誘電体層は典型的に
はＰＥＣＶＤ硅素窒化物で、代表的屈折率２．０３±０
．５、典型的厚さｄ２＝０．８５５ミフロン±１％を有
する。領域４０４内に位置する第２誘電体層４（）０の
厚さｄ２は、領域４０６内の金属ステップ２００の厚さ
ｄ３にほぼ等しいかそれ以上である。後述するように、
ｄ３は概ねｄ２に等しくそして第１誘電体層はほぼ、金
属ステップ２００の形状に従５　ノ）で、エツチング後
には、はぼ平坦な表面が、金属ステップ２００−ヒのｄ
Ｘｌ訪電体層３００と、領域４０４内の第２誘電体層４
００にかけて形成される。
第１８図は、第１Ａ図の構成を更に処理した段階の断面
図を示す。有機ポリーマ一層４５６は第２誘電体層４０
０の上に被覆され、はぼ平坦なポリマー表面４５５を形
成する。ポリマー被覆４５０（代表的には、Ａｍｅｒｉ
ｃａｎ　１（ｏｅｃｂｓｔ　Ｃｏｒｐ　、から入手でき
るＡＺ　　１３５０Ｊ−８Ｆポジ形フオトレジスト）は
、５０秒間、１２０’Ｃで、暑い板上で、焼付けられる
。該構成は、０．２５）−ルと０．５トールの分圧のＳ
Ｆ’６と０２の混合ガス内でＴｅｇａｌ　７０１プラズ
マエソチヤ（Ｔ　ｅｇａｌ　Ｃｏｒｐ　、から入手可能
）を使用してエツチングされる。ＳＦｓと０２の分圧は
、有機ポリマー被覆４５０と第２肪電層４００がほぼ同
じ速度でエッチされるように選択される。代表的には、
有機ポリマー被８Ｌ４５０と第２誘電体層４００のエッ
チ速度は、毎秒当り２ｔｏｉ〜ｚ３ｏ’１．ｃ選択され
るが、５〜５００　Ｘ／Ｓ　　のエッチ速度も有効に使
用できる。先ずポリマー被覆４５０のみが除去される。
エツチングが進むと、領域４０７内のステップ上のポリ
マー被覆４５０が除かれ、第１Ｃ図に示すように、この
領域内の第２誘電体層４００が現われる。
この時点では、ポリマー４５０は、領域４５２内に示す
溝部をなお満している。エツチングが更に続くと、領域
４０７内の第２誘電体層４００と、領域４５２内のポリ
マー４５０がエッチされる。
第１Ｄ図に更に示すように、’［’ｅｇａｌ　７０１プ
ラズマエツチヤに使用可能な６スロープモード（ｓｌｏ
ｐｅｍｏｄｅ　）”を使用して決定できるように、領域
４０４′内のポリマー被覆４５０のほぼ全てが除去され
るまで、エツチングが続く。領域４６３内のステップ間
の第１−血体層３００上の第２誘電体層４００は、はぼ
全てが残される。従って、領域４６３内の第２訪電体層
４００の頂部は、領域４０８内の第１誘電体層３００の
頂部とほぼ同じ高さとなり、はぼ平坦な表面を形成する
。
上述（−た方法を使用した場合、第１誘電体層３００の
エッチ速度は、代表的には、３８〜４６　ＡＬ／　Ｓの
範囲で選択されるが、ｌ−＋ｏｏＸ／ｓの間で効果的に
選択することもできる。従って、第１誘電体層３００の
エッチ速度は、第２誘電体層４００のエッチ速度よりも
本質的に低く選択され、典型的には、５倍の遅さに選択
される。第１誘電体層３００の工ノチ速度が相対的に非
常に低いこと、及び、該層はエッチプロセスの最終段階
でのみ露出されるので、第１誘電体層３００は、僅かに
エッチされるだけであって（例えば、３００Ａ程度）、
第１Ｄ図に示すようＫ、厚さｄｉは本質的には変化しな
い。
〔発明の効果〕
上述の説明より明らかなように第１誘電体層３００は本
質的に元のまま残り、不均一性とビンボール形成の問題
は減少する。更に、有機ポリマーを用いて平坦な基準面
４５５を提供するので、平坦化は下部にあるステラ１２
０００間隔にだ右されない。
【図面の簡単な説明】
第＋Ａ図から第１Ｄ図は本発明の一実施例による半導体
素子の製造方法を示ｌ−た工程図である。 １００　：ウエハ、　　２００：金属配線、　　３００
：第１誘電体層、　　４００：第２誘電体層、　　４５
０：ポリマー。

Claims (1)

    【特許請求の範囲】
  1. その上に導電体パターンが形成された基板上に第１誘電
    体層を形成し、次に前記第１誘電体層上に第２誘電体層
    を形成し、前記第２、第１誘電体層を順次エッチングす
    る工程より成り、前記導電体パターン間の溝部上の前記
    第２誘電体層の厚さを前記導電体パターンの厚さに等し
    いかそれ以上に選択したことを特徴とする半導体素子の
    製造方法。
JP60135204A 1984-06-20 1985-06-20 半導体素子の製造方法 Expired - Lifetime JPH0834772B2 (ja)

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US06/622,439 US4545852A (en) 1984-06-20 1984-06-20 Planarization of dielectric films on integrated circuits
US622439 1984-06-20

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JPS6110240A true JPS6110240A (ja) 1986-01-17
JPH0834772B2 JPH0834772B2 (ja) 1996-03-29

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