JPS6310544A - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

Info

Publication number
JPS6310544A
JPS6310544A JP61154137A JP15413786A JPS6310544A JP S6310544 A JPS6310544 A JP S6310544A JP 61154137 A JP61154137 A JP 61154137A JP 15413786 A JP15413786 A JP 15413786A JP S6310544 A JPS6310544 A JP S6310544A
Authority
JP
Japan
Prior art keywords
bsq
grooves
metal wiring
integrated circuit
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61154137A
Other languages
English (en)
Inventor
Yoshihisa Okita
沖田　佳久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP61154137A priority Critical patent/JPS6310544A/ja
Priority to US07/066,082 priority patent/US4749663A/en
Publication of JPS6310544A publication Critical patent/JPS6310544A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、多層配線構造を有する半導体集積回路に係り
、特に、ＲＦ　（高周波）バイアススパッタＳｉｎｇ　
（以下ＢＳＱと略す）を用いた平坦化多層配線の製造方
法に関するものである。
（従来の技術） 半導体集積回路の集積度及び動作速度の向上のためには
、微細多層配線構造の安定形成が必要不可欠であり、そ
のための技術の１つとして、ＢＳＱを用いた中間職ａ膜
の平坦化が挙げられる。
第２図はＢＳＱ生成装置の概略構成図であり、この図に
おいて、基板１３及びターゲット１５は各々基板電極ｉ
２及びターゲット電極１６を介して基板側ＲＦ電源１４
及びターゲット側ＲＦ電源１７に接続されている。
ＢＳＱの性成は、排気ボート１８よりチャンバ１１内を
排気しつつＡｒ導入口１９よりＡｒガスをチャンバ１１
内に導入し、チャンバ１１内の真空度を１０１〜１０−
　”Ｔｏｒｒ台として、基板側ＲＦ′ｒｊｊ、源１４及
びターゲット側９Ｆ電ａ１７の双方を投入し、基板１３
上でスパッタデポジションとスパッタエツチングを同時
に進行させて行う。
第３図はパターン面と水平面とのなす角度対堆積速度特
性図であり、この図に示されるように、ターゲット側の
みにＲＦ電力を投入した際に基板上に既に形成されたパ
ターン面上に成長するＢＳＱ膜厚（パターン面と垂直方
向）が、パターン面と水平面とのなす角度によって異な
ることを示している。
同様に、第４図は８５０面と水平面とのなす角度対エツ
チング速度特性図であり、この図に示されるように、基
板側のみにＲＦ電力を投入した際に、基板上に既に形成
された１ｌｓＱ面のエツチング量＜８５０面と垂直方向
）が８５０面と水平面とのなす角度によって異なること
が明らかである。
ＢＳ口を生成する際には、ターゲット側と基板側の双方
に＋？Ｆ電力を投入するので、実質的な成膜速度の角度
依存性は第３図と第４図の差分となる。
ＢＳＱによって平１旦な中間絶縁膜を形成する場合は、
Ｉｉ′Ｊ述の特性を利用して以下に示すように２ステツ
プで行う。
まず、第１ステツプでは、第５図に示されるように、水
平面に対して４５１の角度を持つ面上における実質成膜
速度が０となるように、ターゲット電力と蒸返電力の比
率を選ぶ。ここで、曲線（ｃ）は堆積速度、曲線（ｂ）
はエツチング速度、そして、曲線（ａ）は曲線（Ｃ）　
と曲ｍ　（ｂ）　との差分としての実質成膜速度を示し
ている。
そして、水平面の膜厚が下地パターン厚と所望（実効）
中間絶縁膜厚との和と等しくなるまで成長を行うと、第
６図の実線で示すような形状となる。なお、第６図の破
線は途中経過を示している。
次に、第２ステツプでは、第７図に示されるように、水
平面のエツチング速度がＯとなるように、ターゲット電
力と基板電力の比率を選ぶ、ここで、曲線（ａ）は実質
成膜速度、曲線（ｂ）はエツチング速度、曲線（ｃ）は
堆積速度を示している。
そして、第６図に示されるような、第１ステ・ノブ終了
時点の下地パターン上のｌｌ５Ｑの凸部がなくなるまで
エツチングを行う。すると、第８図の実線で示されるよ
うな段差のない平坦な中間絶縁膜が得られる。ここでも
、第８図の破線は途中経過を示している。
なお、この種の先行技術として、例えば、特開昭５５−
１３９０５号が挙げられる。
（発明が解決しようとする問題点） しかしながら、上述のプロセスでは、第２ステンブに要
する時間が、平坦化しようとする８５口の下地のパター
ン幅によって決定されるため、大面積バタ〜ンを有する
半導体集積回路で完全な平１旦化を実現するためには、
非常に長い時間がかかることになる。例えば、第２ステ
ツプにおける４５＠斜面の水平方向のエッチバンク速度
が１０００人／分であったとすると、幅２〜６μｍのパ
ターン上のＢＳ（＋を平坦化するのに要する時間が１０
〜２０分であるのに対し、４０μｍ幅のパターン上では
１９０分、１００　μｍ幅のパターン上では４９０分と
なる。従って、２ステツプＢＳＱプロセスによる完全平
坦化は掻めて生産性が悪いという問題があった。
また、生産性を高めるために、幅の広いパターン上での
平坦化をあきらめた場合には、キャパシタの仕上がり容
量が設計値と合わなかったり、ポンディングパッド内で
の眉間接続が困難になうたり、また、ポンディングパッ
ド内に段差を生じてボンディング性が劣化するという問
題があった。
更に、生産性を度外視して完全平坦化を行った場合には
基板が長時間、高周波プラズマにさらされることによる
素子特性の劣化という問題があり、ＢＳＱの実用化を困
難なものにしていた。
本発明は、上記した平坦化に要する時間の下地パターン
幅依存性を除去し、素子特性を損なうことなく、ＢＳＱ
の完全平坦化を実現する半導体装置回路の製造方法を提
供することを目的とする。
（問題点を解決するための手段） 本発明は、ＢＳＱ生成過程において、第１ステツプ終了
後に、ホトリソグラフィーにより幅の広いパターン上の
ＢＳＱに溝を付け、その後、第２ステツプを行うことに
より溝の側壁のエッチバックを利用して、平坦化を行う
ようにしたものである。
（作用） 本発明によれば、ＢＳＱ生成過程において、第１ステツ
プ終了後に、ホトリソグラフィーにより幅の広いパター
ン上のＢＳＱに溝を付け、その後、第２ステツプを行う
ことにより溝の側壁のエッチバンクを利用して、平坦化
を行うようにしたので、短時間で、しかも完全平坦化を
行うことができる。
（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。
第１図は本発明の実施例を示す半導体集積回路の製造工
程断面図である。
まず、第１図（ａ）に示されるように、前記した第５図
に示される条件で金属配線層ｌ上にＢＳＱ　２を堆積す
る。
次に、第１図（ｂ）に示されるように、ＢＳＱ　２上に
フォトレジスト３を塗布する。
次に、第１図（ｃ）に示されるように、フォトレジスト
３の露光・現像を行う。
次に、第１図（ｄ）に示されるように、エツチングによ
りＢＳＱ　２へ溝４を形成する この時、溝の深さＤは下地金属配線層ｌの厚さと等しく
する。
次に、第１図（ｅ）に示されるように、フォトレジスト
３を除去する。
次に、前記した第７図に示される条件で溝４を有するａ
ｓ（１２をエッチバックする。すると、（みの側壁も水
平方向にエッチバックされ、第１図（ｆ）に示されるよ
うに、最終的に完全に平坦化されたＢＳＱが形成される
。
ここで、溝のパターニングに際しては、以下の係に留意
する。ｅち、溝幅を、スループットの高い一括露光方式
の露光装置で安定にパターニングできる寸法（２μｍ程
度）で一定とすることによりエツチングの溝幅依存性を
回避する。溝のピッチしは３〜４μｍとし、溝の本数を
下地のパターン幅に応じて選択し、エッチバックが完全
に行えるようにする。
なお、本発明は上記実施例に限定されるものではな（、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果） 以上、詳細に説明したように、本発明によれば、幅の広
いパターン上のＢＳＱが凸部に溝を付けることにより細
分化され、等価的に幅の狭いパターン上のＢＳＱと同一
の形状となるので、ＢＳＱプロセスの持つ、水平方向エ
ッチバックという利点を量大眼に生かし、完全に平坦な
中間絶縁膜を形成することが可能となる。
従って、半導体集積回路の多層配線構造の安定形成が可
能となり、配線の微細化、低抵抗化により、高速、高集
積の半導体集積回路の実現が可能となる。
【図面の簡単な説明】
第１図は本発明の実施例を示す半導体集積回路の製造工
程断面図、第２図はＢＳＱ生成装置の概略構成図、第３
図はパターン面と水平面とのなす角度対堆積速度特性図
、第４図はＢＳＱ面と水平面とのなす角度対エツチング
速度特性図、第５図は表面角度対ＢＳＱ堆積速度特性図
、第６図はＢＳＱの形成状態を示す断面図、第７図は表
面角度対ＢＳＱのエツチング特性図、第８図は８５口の
エツチング状態を示す断面図である。 １・・・金属配線層、２・・・ＢＳＱ　、３・・・フォ
トレジスト、４・・・溝。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基体上に複数の金属配線層を有し、該金属
    配線層間の絶縁層として高周波バイアススパッタ法によ
    り形成されたシリコン酸化膜を用いる半導体集積回路に
    おいて、 （ａ）前記半導体基体の基準面と４５゜の角度をなすパ
    ターン面上における成膜速度とエッチング速度との和が
    ０となるような条件の高周波バイアススパッタ法により
    直下に接する金属配線層厚と実効中間絶縁層厚との和と
    等しい膜厚のシリコン酸化膜を形成する工程と、 （ｂ）該シリコン酸化膜のうち、直下に接する金属配線
    層上を覆う部分に該金属配線層厚と等しい深さの溝を形
    成する工程と、 （ｃ）該半導体基体の基準面と平行なパターン面上にお
    ける成膜速度とエッチング速度との和が０となるような
    条件の高周波バイアススパッタ法により該金属配線層上
    のシリコン酸化膜が平坦になるまでエッチングする工程
    とを有することを特徴とする半導体集積回路の製造方法
    。
  2. （２）前記（ｂ）における溝の形成は写真食刻法による
    ことを特徴とする特許請求の範囲第１項記載の半導体集
    積回路の製造方法。
JP61154137A 1986-07-02 1986-07-02 半導体集積回路の製造方法 Pending JPS6310544A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61154137A JPS6310544A (ja) 1986-07-02 1986-07-02 半導体集積回路の製造方法
US07/066,082 US4749663A (en) 1986-07-02 1987-06-24 Process of fabricating a semiconductor IC involving simultaneous sputter etching and deposition

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61154137A JPS6310544A (ja) 1986-07-02 1986-07-02 半導体集積回路の製造方法

Publications (1)

Publication Number Publication Date
JPS6310544A true JPS6310544A (ja) 1988-01-18

Family

ID=15577697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61154137A Pending JPS6310544A (ja) 1986-07-02 1986-07-02 半導体集積回路の製造方法

Country Status (2)

Country Link
US (1) US4749663A (ja)
JP (1) JPS6310544A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0239551A (ja) * 1988-07-29 1990-02-08 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH04230032A (ja) * 1990-06-18 1992-08-19 American Teleph & Telegr Co <Att> 半導体集積回路の製造方法
JP2006318648A (ja) * 2003-12-25 2006-11-24 Tdk Corp 凹凸パターンの凹部充填方法及び磁気記録媒体の製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182235A (en) * 1985-02-20 1993-01-26 Mitsubishi Denki Kabushiki Kaisha Manufacturing method for a semiconductor device having a bias sputtered insulating film
JPS63234534A (ja) * 1987-03-24 1988-09-29 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPS6473766A (en) * 1987-09-16 1989-03-20 Oki Electric Ind Co Ltd Manufacture of semiconductor integrated circuit
US6100200A (en) * 1998-12-21 2000-08-08 Advanced Technology Materials, Inc. Sputtering process for the conformal deposition of a metallization or insulating layer
KR101107170B1 (ko) 2010-05-04 2012-01-25 삼성모바일디스플레이주식회사 스퍼터링 시스템 및 스퍼터링 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2537779B1 (fr) * 1982-12-10 1986-03-14 Commissariat Energie Atomique Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre
US4681653A (en) * 1984-06-01 1987-07-21 Texas Instruments Incorporated Planarized dielectric deposited using plasma enhanced chemical vapor deposition
CA1213075A (en) * 1984-06-15 1986-10-21 Jacques S. Mercier Method for improving step coverage of dielectrics in vlsi circuits
US4545852A (en) * 1984-06-20 1985-10-08 Hewlett-Packard Company Planarization of dielectric films on integrated circuits
JPS6129132A (ja) * 1984-07-20 1986-02-10 Hitachi Ltd 薄膜形成方法
US4605470A (en) * 1985-06-10 1986-08-12 Advanced Micro Devices, Inc. Method for interconnecting conducting layers of an integrated circuit device
US4690746A (en) * 1986-02-24 1987-09-01 Genus, Inc. Interlayer dielectric process

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0239551A (ja) * 1988-07-29 1990-02-08 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH04230032A (ja) * 1990-06-18 1992-08-19 American Teleph & Telegr Co <Att> 半導体集積回路の製造方法
JPH07101686B2 (ja) * 1990-06-18 1995-11-01 エイ・ティ・アンド・ティ・コーポレーション 半導体集積回路の製造方法
JP2006318648A (ja) * 2003-12-25 2006-11-24 Tdk Corp 凹凸パターンの凹部充填方法及び磁気記録媒体の製造方法

Also Published As

Publication number Publication date
US4749663A (en) 1988-06-07

Similar Documents

Publication Publication Date Title
JPS6323337A (ja) 半導体基板の平坦化方法
TW201023245A (en) Method of manufacturing a semiconductor device
JPS6310544A (ja) 半導体集積回路の製造方法
JP4540847B2 (ja) 高密度プラズマシステムを用いた半導体デバイスの平坦化方法
JP2007512697A (ja) Ｍｉｍコンデンサ構造体およびその製造方法
JPH07120650B2 (ja) スピンオンしたゲルマニウムガラス
JPH0313744B2 (ja)
US5554884A (en) Multilevel metallization process for use in fabricating microelectronic devices
JP2000077396A (ja) 半導体装置及びその製造方法
JPS5893328A (ja) 絶縁層の平担化方法
JPS60501583A (ja) 半導体構造の形成方法
JPH0265256A (ja) 半導体装置の製造方法
JPS61154148A (ja) 半導体装置の製造方法
JPH0289310A (ja) シリコン層のエッチング方法
CN116192079A (zh) 高频声表面波谐振器及制备方法
JPH0590263A (ja) 半導体素子における多層配線の形成方法
JPS62254447A (ja) 多層構造の形成方法
JPS61206242A (ja) 半導体装置の製造方法
JPH01272121A (ja) スルーホール構造とその製造方法
JPS5932126A (ja) 半導体装置の製造方法
JP2547845B2 (ja) 半導体装置の製造方法
JP2000133706A (ja) 半導体装置およびその製造方法
JPH0621043A (ja) 半導体装置の製造方法
JPH0493028A (ja) 半導体装置の製造方法
JPS63175443A (ja) 半導体装置の製造方法