JPS6129132A - 薄膜形成方法 - Google Patents
薄膜形成方法Info
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- JPS6129132A JPS6129132A JP14944684A JP14944684A JPS6129132A JP S6129132 A JPS6129132 A JP S6129132A JP 14944684 A JP14944684 A JP 14944684A JP 14944684 A JP14944684 A JP 14944684A JP S6129132 A JPS6129132 A JP S6129132A
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- film
- thin film
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はスパッタリング法による薄膜形成方法に係り、
特に基板に負電圧を誘起しながら薄膜を形成するバイア
ススパッタリング法に関する。
特に基板に負電圧を誘起しながら薄膜を形成するバイア
ススパッタリング法に関する。
スパッタリングによる絶縁膜の形成方法として、例えば
特公昭５１−２２９１２号に於て、（１）基板に負電圧
を誘起して表面を正イオン衝撃し、堆積した膜の一部を
エツチングしながら膜形成を行なうことによって形成す
□る膜の質を改善できることや（２）この正イオン衝撃
による薄膜のエツチングが薄膜の堆積と基板の平坦部に
於て等しくなる様にして、すなわち基板の平坦部分に於
て薄膜の形成速度を実質的に零として傾斜部分に於ての
みエツチングが垂じる様にして絶縁膜表面を下地の凹凸
によらず平坦にする方法が知られている。
特公昭５１−２２９１２号に於て、（１）基板に負電圧
を誘起して表面を正イオン衝撃し、堆積した膜の一部を
エツチングしながら膜形成を行なうことによって形成す
□る膜の質を改善できることや（２）この正イオン衝撃
による薄膜のエツチングが薄膜の堆積と基板の平坦部に
於て等しくなる様にして、すなわち基板の平坦部分に於
て薄膜の形成速度を実質的に零として傾斜部分に於ての
みエツチングが垂じる様にして絶縁膜表面を下地の凹凸
によらず平坦にする方法が知られている。
しかしながら、（１）の方法に於ては絶縁膜の質を改善
するための薄膜の堆積に対するエツチングの比率（再ス
パツタ率あるいは再放出係数と呼ばれる）が不明確であ
った。さらに再スパツタ率を大きくすると下地段差の肩
の部分がエツチングされるという問題点が指摘されてい
る。また（２）の方法に於ては絶縁膜の質を改善できな
い、傾斜面のエツチング速度が小さいなどの問題点があ
った。
するための薄膜の堆積に対するエツチングの比率（再ス
パツタ率あるいは再放出係数と呼ばれる）が不明確であ
った。さらに再スパツタ率を大きくすると下地段差の肩
の部分がエツチングされるという問題点が指摘されてい
る。また（２）の方法に於ては絶縁膜の質を改善できな
い、傾斜面のエツチング速度が小さいなどの問題点があ
った。
本発明の目的は、絶縁膜の質を改善し、かつ下地の金属
配線の肩の部分をエツチングしない絶縁膜の形成方法を
提供することにある。
配線の肩の部分をエツチングしない絶縁膜の形成方法を
提供することにある。
本発明による絶縁膜の形成方法は、配線などによる下地
段差を均一な膜で被覆するために再スパツタ率を１０％
以上とし、かつ配線などの下地段差の肩の部分がエツチ
ングされない様に再スパツタ率を６０％以下とする。
段差を均一な膜で被覆するために再スパツタ率を１０％
以上とし、かつ配線などの下地段差の肩の部分がエツチ
ングされない様に再スパツタ率を６０％以下とする。
以下、本発明の実施例を図面を用いて説明する。
第１図、第２図、および第３図に基板１に形成された配
ｍ２上シこ再スパツタ率を変えて５ｉＯｚ ＠を形成し
た時の断面をそれぞれ示す、 ５ｉｎ２膜を形成する時
の再スパツタ率は第１図、第２図、および第３図に於て
、それぞれ５，４０および、７０％とした。再スパツタ
４！５％（第１図）に於ては下地配線段差の肩に形成し
た膜の質が平坦部に形成された膜に比べ劣っている６例
えば緩衝弗酸液（４０％ＮＨ４Ｆと５０％ＨＦの容積比
７：ｌ、液温２５℃）で膜表面を２００ｎｍ程度エツチ
ングすると溝６が形成され、この部分でエツチング速度
が大きく均一な膜が形成されていない。また再スパツタ
率７０％（第３図）に於てはＳｕｎ、膜形成中に下地配
線の肩の部分７がエツチングされることが見出された。
ｍ２上シこ再スパツタ率を変えて５ｉＯｚ ＠を形成し
た時の断面をそれぞれ示す、 ５ｉｎ２膜を形成する時
の再スパツタ率は第１図、第２図、および第３図に於て
、それぞれ５，４０および、７０％とした。再スパツタ
４！５％（第１図）に於ては下地配線段差の肩に形成し
た膜の質が平坦部に形成された膜に比べ劣っている６例
えば緩衝弗酸液（４０％ＮＨ４Ｆと５０％ＨＦの容積比
７：ｌ、液温２５℃）で膜表面を２００ｎｍ程度エツチ
ングすると溝６が形成され、この部分でエツチング速度
が大きく均一な膜が形成されていない。また再スパツタ
率７０％（第３図）に於てはＳｕｎ、膜形成中に下地配
線の肩の部分７がエツチングされることが見出された。
再スパツタ率４０％（第２図）では、溝６の形成や配線
２の肩７のエツチングは起こらなかった。また再スパツ
タ率１０〜６０％にすれば第２図に示したと同様に絶縁
膜の膜質劣化や配線の損傷は起らず、好ましい結果が得
られた６〔発明の効果〕 再スパツタ率を１０〜６０％として５ｕｎ２膜を形成す
れば、下地段差上に形成するＳｉＯ□膜も平坦部と同じ
均質な膜を形成でき、かつ膜形成中に下地段差の肩の部
分をエツチングすることもない。さらにプレーナマグネ
トロン型のカソードを用いた場合、再スパツタ率を３０
％以上とすれば傾斜面８のエツチング速度を３．０ μ
ｍ７時以上とすることができ、従来の膜の形成温度を実
質的に零（再スパツタ率１００％）とした時の傾斜面の
エツチング速度１．３ μｍ／時に比べて２倍以上と大
幅に改善できる。
２の肩７のエツチングは起こらなかった。また再スパツ
タ率１０〜６０％にすれば第２図に示したと同様に絶縁
膜の膜質劣化や配線の損傷は起らず、好ましい結果が得
られた６〔発明の効果〕 再スパツタ率を１０〜６０％として５ｕｎ２膜を形成す
れば、下地段差上に形成するＳｉＯ□膜も平坦部と同じ
均質な膜を形成でき、かつ膜形成中に下地段差の肩の部
分をエツチングすることもない。さらにプレーナマグネ
トロン型のカソードを用いた場合、再スパツタ率を３０
％以上とすれば傾斜面８のエツチング速度を３．０ μ
ｍ７時以上とすることができ、従来の膜の形成温度を実
質的に零（再スパツタ率１００％）とした時の傾斜面の
エツチング速度１．３ μｍ／時に比べて２倍以上と大
幅に改善できる。
第１図、第２図および第３図はそれぞれ、本発明の詳細
な説明するための断面図である。 ｌ・・・基板、２・・・配線、３，４，５・・・Ｓｉｎ
、膜、６・・・緩衝弗酸液の浸漬によって形成された溝
、７・・・Ｓｉｎ、膜形成中にエツチングされる部分、
８・・・５ｉｎ２膜の斜面。 ＶＪ／ 図 第 Ｚ 口 第 ３ 図
な説明するための断面図である。 ｌ・・・基板、２・・・配線、３，４，５・・・Ｓｉｎ
、膜、６・・・緩衝弗酸液の浸漬によって形成された溝
、７・・・Ｓｉｎ、膜形成中にエツチングされる部分、
８・・・５ｉｎ２膜の斜面。 ＶＪ／ 図 第 Ｚ 口 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、バイアススパッタリングによる絶縁膜の形成方法に
於て、薄膜の堆積に対するエッチングの比率を１０〜６
０％として絶縁膜を形成することを特徴とする薄膜形成
方法。 ２、プレーナマグネトロン型カソードを用いることを特
徴とする特許請求の範囲第１項記載の薄膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14944684A JPS6129132A (ja) | 1984-07-20 | 1984-07-20 | 薄膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14944684A JPS6129132A (ja) | 1984-07-20 | 1984-07-20 | 薄膜形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129132A true JPS6129132A (ja) | 1986-02-10 |
Family
ID=15475293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14944684A Pending JPS6129132A (ja) | 1984-07-20 | 1984-07-20 | 薄膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4749663A (en) * | 1986-07-02 | 1988-06-07 | Oki Electric Industry Co., Ltd. | Process of fabricating a semiconductor IC involving simultaneous sputter etching and deposition |
-
1984
- 1984-07-20 JP JP14944684A patent/JPS6129132A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4749663A (en) * | 1986-07-02 | 1988-06-07 | Oki Electric Industry Co., Ltd. | Process of fabricating a semiconductor IC involving simultaneous sputter etching and deposition |
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