JPH10161094A - 表示装置用アレイ基板 - Google Patents

Abstract

(57)【要約】 【課題】 コンタクトホール形成時のプロセス制御性を
向上させる表示装置用アレイ基板を提供する。 【解決手段】 アレイ基板上に配置された対向電極へ電
圧をかけるトランスファパッド(210) の下層配線部(111
c)を抜きパターンで構成し、その上に絶縁層を成膜した
後、これを除去する場合に、絶縁層は抜きパターン上の
下層配線部(111c)に成膜されるため、その膜厚が厚くな
ることがない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置等の
平面表示装置に用いられる表示装置用アレイ基板に関す
る。

【０００２】

【従来の技術】近年、ＣＲＴディスプレイに代わる平面
型の表示装置が盛んに開発されており、中でも液晶表示
装置は軽量、薄型、低消費電力等の利点から特に注目を
集めている。

【０００３】例えば、各表示画素毎にスイッチ素子が配
置された光透過型のアクティブマトリクス型の液晶表示
装置を例にとり説明する。アクティブマトリクス型液晶
表示装置は、アレイ基板と対向基板との間に配向膜を介
して液晶層が保持されて成っている。アレイ基板は、ガ
ラスや石英等の透明絶縁基板上に複数本の信号線と走査
線とが格子状に配置され、各交点部分にアモルファスシ
リコン（以下、ａ−Ｓｉ：Ｈと略称する。）等の半導体
薄膜を用いた薄膜トランジスタ（以下、ＴＦＴと略称す
る。）が接続されている。そしてＴＦＴのゲート電極は
走査線に、ドレイン電極は信号線にそれぞれ電気的に接
続され、さらにソース電極は画素電極を構成する透明導
電材料、例えばＩＴＯ(Indium-Tin-Oxide)に電気的に接
続されている。

【０００４】対向基板は、ガラス等の透明絶縁基板上に
ＩＴＯから成る対向電極が配置され、またカラー表示を
実現するのであればカラーフィルタ層が配置されて構成
されている。

【０００５】

【発明が解決しようとする課題】ところで、上記したア
レイ基板はゲート絶縁膜の成膜に熱化学気相成長法（熱
ＣＶＤ）を用いているが、この方法であると、ガラス基
板と金属電極の熱容量の差により、金属電極の線幅が広
くなると絶縁膜の膜厚が厚くなる。

【０００６】例えば、図２０に示すように、常圧におけ
る熱ＣＶＤによって酸化膜を１７５ｎｍ成膜したときの
電極パターン幅と膜厚差を示す。この図によると、電極
パターン幅が異なると最大６０ｎｍ位の膜厚差が生じる
ことがわかる。

【０００７】このことは、ゲート絶縁膜へコンタクトホ
ールを形成する際に、電極の幅が異なると、その膜厚差
だけで約３０％のオーバーエッチングが必要となり、下
地選択性、エッチング断面形状、サイドエッチング量、
エッチング残渣に影響を与えるという問題点がある。

【０００８】特に、電極の線幅が広く形成されている信
号線パッド、操作線パッド、対向電極へ電圧をかけるた
めのトランスファパッドにおいては、上記問題点が顕著
となる。

【０００９】そこで、本発明は上記問題点に鑑み、コン
タクトホール形成時のプロセス制御性を向上させる表示
装置用アレイ基板を提供するものである。

【００１０】

【課題を解決するための手段】本発明は、アレイ基板上
に配置される走査線と、この上に配置される第１絶縁
膜、この上に配置される半導体膜、前記半導体膜に電気
的に接続されるソース電極及びドレイン電極とを含む薄
膜トランジスタと、前記ドレイン電極から導出されて前
記走査線と略直交する信号線と、前記ソース電極と電気
的に接続される画素電極とを備えた表示装置用アレイ基
板において、前記アレイ基板上に配置され、前記走査線
又は信号線に電気的に接続されるパッド、または、対向
電極へ電圧を印加するためのパッドが抜きパターンを有
する導電層を具備することを特徴としている。

【００１１】本発明の表示装置用アレイ基板であると、
電極の線幅が広くなるアレイ基板上に配置されるパッド
の導電層が抜きパターンで形成されている。そのため、
この導電層にゲート絶縁膜等の絶縁膜を熱ＣＶＤによっ
て成膜しても、その膜厚が部分的に厚膜となることがな
く、他の部分との膜厚差が生じない。したがって、コン
タクトホール形成時のプロセス制御を向上させることに
なる。

【００１２】なお、パッドとしては電圧供給パッド、信
号線パッドまたは走査線パッドが考えられる。さらに、
抜きパターンとしては導電層を突条に配置する場合や複
数の凹部を設けることが考えられる。そして、導電層を
突条にする場合はその幅を２００μｍ以下に形成する
と、膜厚差が生じることがない。

【００１３】

【発明の実施の形態】以下、本発明の一実施例の液晶表
示装置(1) について図１から図１９に基づいて説明す
る。

【００１４】この液晶表示装置(1) は、カラー表示が可
能な光透過型であって、図３に示すように、アレイ基板
(100) と対向基板(200) との間にポリイミド樹脂から成
り、互いに直交する方向に配向処理が成された配向膜(1
41),(241) を介して、ツイスト・ネマチック（ＴＮ）液
晶が保持されている。また、アレイ基板(100) と対向基
板(200) との外表面には、それぞれ偏光板(311)(313)が
貼り付けられて構成されている。

【００１５】図１は、アレイ基板(100) の概略平面図を
示すものであり、図中の下側が液晶表示装置(1) の画面
上側に位置するものであって、図中下側から上側に向か
って走査線が順次選択されるものである。

【００１６】アレイ基板(100) は、ガラス基板(101) 上
に配置される４８０本のＡｌ−Ｙ合金から成る走査線(1
11) を含み、各走査線(111) の一端は、ガラス基板(10
1) の一端辺(101a)側に引き出され、斜め配線部(150)
を経て走査線パッド(152) に電気的に接続される。ここ
では、走査線(111) をＡｌ−Ｙ合金で構成したが、Ｍｏ
−Ｔａ合金、Ｍｏ−Ｗ合金あるいはＡｌあるいはその合
金などで構成してもかまわない。

【００１７】アレイ基板(100) は、ガラス基板(101) 上
に走査線(111) と略直交する１９２０本のＭｏ−Ｗ合金
から成る信号線(110) を含み、各信号線(110) はガラス
基板(101) の他の一端辺(101b)側に引き出され、斜め配
線部(160) を経て信号線パッド(162) に電気的に接続さ
れる。ここでは、信号線(110) をＭｏ−Ｗ合金で構成し
たが、Ｍｏ−Ｔａ合金、Ａｌあるいは、その合金などで
構成してもかまわない。

【００１８】この走査線(111) と信号線(110) との交点
部分近傍には、ＴＦＴ(112) が配置されている。また、
このＴＦＴ(112) に接続されるＩＴＯから成る画素電極
(131) が、走査線(111) 及び信号線(110) 上に層間絶縁
膜(127) を介して配置されている。この層間絶縁膜(12
7) としては、窒化シリコン膜や酸化シリコン膜等の無
機絶縁膜あるいはアクリル系等の有機樹脂被膜で構成す
ることができるが、これら無機絶縁膜と有機樹脂被膜と
の多層膜で構成することにより、表面平滑性並びに層間
絶縁性はより一層向上される。

【００１９】走査線パッド(152) と並んで、対向電極(2
00) に電圧をかけるための電圧供給パッド(202,204) が
設けられている。電圧供給パッド(202) はアレイ基板の
４箇所の角部に設けられているものであり、電圧供給パ
ッド(204) は、走査線パッド(152) の間に複数個設けら
れている。この電圧供給パッド(202,204) からはそれぞ
れ斜め配線部(206,208) が延び、その端部には対向電極
(200) へ電圧を印加するためのトランスファパッド(21
0,212) が設けられている。トランスファパッド(210)
の平面形状は略三角形状を成し、トランスファパッド(2
12) の形状は六角形を成している。

【００２０】（ＴＦＴ領域の構造）ＴＦＴ(112) 領域の
構造について説明する。

【００２１】各走査線(111) は、隣り合う画素電極(13
1) の信号線(110) に沿う端辺(131a),(131b) と重複す
るように細線状に延在される延在領域（113)を含む。画
素電極(131) と、画素電極(131) に対応する走査線(11
1) に対して前段の走査線(111)からの延在領域（113)と
の重複領域（ＯＳ）は、図９に示すように、第１ゲート
絶縁膜(115) 、第２ゲート絶縁膜(117) 及び層間絶縁膜
(127) を介して互いに重複され、この重複領域（ＯＳ）
により補助容量（Ｃｓ）が構成される。また、この実施
例では、画素電極(131) は前段の走査線(111) 自体とも
第１ゲート絶縁膜(115) 、第２ゲート絶縁膜(117) 及び
層間絶縁膜(127) を介して互いに重複され、この重複領
域でも補助容量（Ｃｓ）が構成される。

【００２２】このアレイ基板(100) に対向する対向基板
(200) は、ガラス基板(201) 上に配置され、ＴＦＴ(12
1) 領域、信号線(110) 及び走査線(111) と画素電極(13
1) との間隙を遮光するマトリクス状の樹脂性の遮光膜
(211) を含む。また、画素電極(131) に対応する領域に
は、それぞれ赤（Ｒ）、緑（Ｇ）及び青（Ｂ）のカラー
フィルタ(221) が配置され、この上に透明電極材料から
成る対向電極(231) が配置されて構成される。

【００２３】以上のように、この液晶表示装置(1) のア
レイ基板(100) によれば、信号線(110) 及び走査線(11
1) と画素電極(131) との間には、層間絶縁膜(127) 、
あるいは第１及び第２ゲート絶縁膜(115),(117) 及び層
間絶縁膜(127) がそれぞれ配置されているので、画素電
極(131) を各配線(110),(111) に対して充分に近接、も
しくは重畳して配置することができ、これにより高開口
率化を実現することができる。

【００２４】また、この実施例によれば、補助容量（Ｃ
ｓ）が画素電極(131) と、この画素電極(131) と隣接す
る走査線(111) から延在される延在領域(113) との間で
形成されるので、別途補助容量線等を配置する必要がな
く、一層の高開口率化が可能となる。特に、この実施例
では、ＴＦＴ(112) は、走査線(111) から信号線(110)
に沿って導出される領域をゲート電極として構成される
ため、画素電極(131)は前段の走査線(111) 自体にも重
畳させることができる。これにより、十分な補助容量
（Ｃｓ）の確保と高開口率化が同時に達成される。

【００２５】そして、画素電極(131) と走査線(111) 及
び延在領域(113) との間には、３種類の絶縁膜(115),(1
17),(127) がそれぞれ積層配置されているので、本実施
例の構造に起因した層間ショート等の発生も極めて軽減
される。

【００２６】ところで、この実施例では、画素領域が、
対向基板(200) に配置される遮光膜(211) ではなくアレ
イ基板(100) 上の走査線(111) 及びその延在領域(113)
によって画定される。従って、アレイ基板(100) と対向
基板(200) との合わせ精度によらず、走査線(111) をパ
ターニングする第１のマスクパターンと画素電極(131)
をパターニングする第５のマスクパターンとの合わせ精
度によってのみ決定されるので、アレイ基板(100) との
対向基板(200) との合わせずれを考慮して遮光膜(211)
幅にマージンを設ける必要がないので、更なる高開口率
の実現が可能となる。

【００２７】さらに、画素領域を画定するため、走査線
(111) の延在領域(113) を画素電極(131) の信号線(11
0) に沿う端辺(131a)(131b)に沿って十分に延在させて
も、この実施例によれば、画素電極(131) と走査線(11
1) の延在領域(113) との間には第１ゲート絶縁膜(115)
及び第２ゲート絶縁膜(117) の他に層間絶縁膜(127)
が配置されているので、生産性を損なうことなく補助容
量（Ｃｓ）の大幅な増大を抑えることができる。

【００２８】また、図８に示すように、信号線(110) の
輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪郭
が一致している。さらに詳しくは、信号線(110) と走査
線(111) との交差部には、必ず第１乃至第２ゲート絶縁
膜(115),(117) の他に低抵抗半導体膜(124a)及び半導体
膜(120) が積層されている。このため、各パターニング
に際してマスクずれが生じても、信号線(110) と走査線
(111) との間の容量変動がなく、このため製品間で走査
線容量あるいは信号線容量の変動が軽減される。また、
信号線(110) と走査線(111) との交差部における静電
気、プロセス中でのゴミ、あるいは各絶縁膜(115),(11
7) のピンホールに起因する層間ショートも抑えられ、
これにより高い製造歩留まりが確保できる。

【００２９】さらに、図９に示すように、信号線(110)
の輪郭と低抵抗半導体膜(124a)及び半導体膜(120) の輪
郭が一致しているので、従来の如く別工程でパターニン
グされるのとは異なり、各パターニングに際してマスク
ずれが生じても、信号線(110) と走査線(111) の延在領
域(113) との間に生じる容量変動も十分に抑えることが
できる。

【００３０】また、信号線(110) と走査線(111) の延在
領域(113) とを重畳、即ち図６において信号線(111) を
介して隣接して配置される延在領域(113) を信号線(11
1) 下において接続する構造としても、信号線(110) と
走査線(111) の延在領域(113)との間には、各絶縁膜(11
5),(117) の他に半導体膜(120) が必ず配置されるの
で、静電気、プロセス中でのゴミ、あるいは各絶縁膜(1
15),(117) のピンホールに起因する層間ショートも抑え
られ、これにより高い製造歩留まりが確保できる。そし
て、このように信号線(111) と隣接する画素電極(131)
下に延在領域(113)を配する構成により、信号線(111)
と画素電極(131) との間の容量結合が延在領域(113) に
よってシールドされ、画素電極(131) の電位が信号線(1
11) の電位によって受ける影響を軽減できる。しかも、
信号線(111) と絶縁膜(115) ，(117)との間に配置され
る半導体膜(120) 及び低抵抗半導体膜(124a)の輪郭線が
信号線(111) の輪郭線と一致している。これらの理由か
ら、信号線(111) と画素電極(131) とを充分に近接配置
することができ、これにより一層の高開口率化が達成さ
れる。

【００３１】（走査線の外周部付近の構造）走査線(11
1) の外周部付近の構造について、図１，４，５
（ａ），（ｂ）に基づいて説明する。

【００３２】Ａｌ−Ｙ合金から成る走査線(111) は、ガ
ラス基板(101) の一端辺(101a)側に引き出され、斜め配
線部(150) 及び走査線パッド(152) に導かれる下層配線
部(111a)を形成している。

【００３３】斜め配線部(150) においては、走査線(11
1) から延在される下層配線部(111a)上には２層の絶縁
膜(115),(117) が積層配置されている。また、この２層
の絶縁膜(115),(117) の上には、半導体被膜(119) 、低
抵抗半導体被膜(123) 及び信号線(110) と同一工程で同
一材料であるＭｏ−Ｗ合金膜からなる上層配線部(125a)
が積層され、この上層配線部(125a)の上には層間絶縁膜
(127) が配置されている。

【００３４】そして、この斜め配線部(150) の基部にお
いては、一対を成す第１コンタクトホール(153) と第２
コンタクトホール(154) とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131) と同一工程で同一材
料であるＩＴＯからなる走査線接続層(131) によって走
査線(111) から延在される下層配線部(111a)と上層配線
部(125a)とが第１コンタクトホール(153) 及び第２コン
タクトホール(154) を介して電気的に接続されている。
なお、第２コンタクトホール(154) は、下層配線部(111
a)の主表面の一部を露出するように２層の絶縁膜(115),
(117) 、半導体被膜(119) 、低抵抗半導体被膜(123) 及
び上層配線部(125a)を貫通する開口である。第１コンタ
クトホール(153) は上層配線部(125a)の主表面の一部を
露出するように層間絶縁膜(127) を貫通する開口であ
る。

【００３５】また、走査線パッド(152) においては、や
はり一対を成す第１コンタクトホール(155) と第２コン
タクトホール(156) とがそれぞれ配線方向に沿って近接
して配置され、画素電極(131) と同一工程で同一材料で
あるＩＴＯからなる走査線接続層(131) によって走査線
(111) の下層配線部(111a)と上層配線部(125a)とが第１
コンタクトホール(155) 及び第２コンタクトホール(15
6) を介して電気的に接続されている。そして、下層配
線部(111a)は、図５（ａ）に示すように、突条に形成さ
れた導電層が所定間隔毎に、かつ、走査線パッド(152)
の長手方向に沿って設けられた構造となっている。すな
わち、第２コンタクトホール(156) が設けられる位置に
おいては、下層配線部(111a)は抜きパターンとなってい
る。そして、この上に走査線接続層(131) が積層された
構造となっている。

【００３６】なお、第２コンタクトホール(156) は、上
述した第２コンタクトホール(154)と同様に、下層配線
部(111a)の主表面の一部を露出するように２層の絶縁膜
(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(1
23) 及び上層配線部(125a)を貫通する開口である。第１
コンタクトホール(155) は上述の第１コンタクトホール
(153) と同様に上層配線部(125a)の主表面の一部を露出
するように層間絶縁膜(127) を貫通する開口である。

【００３７】これにより、走査線(111) の斜め配線部(1
50) は、互いに別工程でパターニングされる信号線(11
0) と同一材料で同一工程で作製されるＭｏ−Ｗ合金膜
からなる上層配線部(125a)とＡｌ−Ｙ合金膜よりなる走
査線(111) から延在される下層配線部(111a)との積層構
造で構成され、この２層によって斜め配線部(150) の基
部と走査線パッド(152) とが電気的に接続される。

【００３８】このため、斜め配線部(150) において、上
層配線部(125a)または下層配線部(111a)の一方が断線し
ても、他方が接続されているため、斜め配線部(150) で
の断線不良が極めて軽減される。

【００３９】また、斜め配線部(150) は、Ａｌを主体と
した低抵抗材料であるＡｌ−Ｙ合金膜よりなる下層配線
部(111a)を含むため、十分な低抵抗化が図れる。

【００４０】尚、この実施例では、第２コンタクトホー
ル(156) の領域、即ち下層配線部(111a)と走査線接続層
(131) との積層領域が主として走査線パッド(152) の接
続領域として機能する。

【００４１】また、第２コンタクトホール(156) を形成
するに際し、ウエットエッチングでは下地が削られる恐
れがあるため、図５（ｂ）の如く第２コンタクトホール
(156) を複数個形成し、下層配線部(111a)が下地の保護
層を成す構成とすることが望ましい。

【００４２】（信号線の外周部付近の構造）信号線(11
0) の外周部付近の構造について、図１，６及び７
（ａ），（ｂ）に基づいて説明する。

【００４３】走査線(111) と同一工程で同一材料から成
るＡｌ−Ｙ合金膜から成る下層配線部(111b)が、各信号
線(110) に対応してガラス基板(101) の一端辺(101b)側
の信号線(110) の斜め配線部(160) 及び信号線パッド(1
62) に配置されている。

【００４４】斜め配線部(160) においては、下層配線部
(111b)の上には、２層の絶縁膜(115),(117) が配置され
ている。また、この２層の絶縁膜(115),(117) の上に、
半導体被膜(119) 、低抵抗半導体被膜(123) 及び信号線
(110) から延在されるＭｏ−Ｗ合金膜からなる上層配線
部(125b)（信号線(110) ）が積層され、この上層配線部
(125b)上には層間絶縁膜(127) が配置されている。

【００４５】そして、この斜め配線部(160) の基部にお
いては、一対を成す第１コンタクトホール(163) と第２
コンタクトホール(164) とがそれぞれ配線方向に沿って
近接して配置され、画素電極(131) と同一工程で同一材
料であるＩＴＯからなる信号線接続層(131) によって信
号線(110) から延在される上層配線部(125b)と下層配線
部(111b)とが電気的に接続されている。なお、第２コン
タクトホール(164) は、下層配線部(111b)の主表面の一
部を露出するように２層の絶縁膜(115),(117)、半導体
被膜(119) 、低抵抗半導体被膜(123) 及び上層配線部(1
25b)を貫通する開口であって、第１コンタクトホール(1
63) は上層配線部(125b)の主表面の一部を露出するよう
に層間絶縁膜(127) を貫通する開口である。

【００４６】また、信号線パッド(162) においては、や
はり一対を成す第１コンタクトホール(165) と第２コン
タクトホール(166) とがそれぞれ配線方向に近接して配
置され、画素電極(131) と同一工程で同一材料であるＩ
ＴＯからなる信号線接続層(131) によって信号線(110)
から延在される上層配線部(125b)と下層配線部(111b)と
が電気的に接続されている。

【００４７】そして、信号線パッド(162) における下層
配線部(111b)は、図７（ａ）に示すように突条に形成さ
れ、第２コンタクトホール(166) の位置においては抜き
パターンとなっている。そして、この抜きパターンの下
層配線部(111) の上に信号線接続層(131) が積層されて
いる。

【００４８】なお、第２コンタクトホール(166) は、上
述した第２コンタクトホール(164)と同様に、下層配線
部(111b)の主表面の一部を露出するように２層の絶縁膜
(115),(117) 、半導体被膜(119) 、低抵抗半導体被膜(1
23) 及び上層配線部(125b)を貫通する開口であって、第
１コンタクトホール(165) は上述の第２コンタクトホー
ル(163) と同様に上層配線部(125b)の主表面の一部を露
出するように層間絶縁膜(127) を貫通する開口である。

【００４９】これにより、斜め配線部(160) において
は、Ｍｏ−Ｗ合金膜よりなる信号線(110) から延在され
る上層配線部(125b)と、走査線(111) と同一工程で同一
材料であるＡｌ−Ｙ合金膜から成る下層配線部(111b)と
が積層配置され、この２層によって、斜め配線部(160)
の基部と信号線パッド(162) とを電気的に接続してい
る。

【００５０】そのため、斜め配線部(160) において、Ｍ
ｏ−Ｗ合金膜よりなる上層配線部(125b)またはＡｌ−Ｙ
合金膜から成る下層配線部(111b)の一方が断線しても、
他方が接続されているため、斜め配線部(160) に断線不
良が生じることが軽減される。

【００５１】また、斜め配線部(160) は、Ａｌを主体と
した低抵抗材料であるＡｌ−Ｙ合金膜よりなる下層配線
部(111b)を含むため、十分な低抵抗化が図れる。

【００５２】尚、この実施例では、第２コンタクトホー
ル(166) の領域、即ち下層配線部(111b)と走査線接続層
(131) との積層領域が主として信号線パッド(162) の接
続領域として機能する。

【００５３】また、第２コンタクトホール(166) を形成
するに際し、ウエットエッチングでは下地が削られる恐
れがあるため、図７（ｂ）の如く第２コンタクトホール
(166) を複数個形成し、下層配線部(111b)が下地の保護
層を成す構成とすることが望ましい。

【００５４】上述した構成によれば、駆動ＩＣのバン
プ、ＦＰＣ（フレキシブル・プリント・サーキット）や
ＴＣＰ（テープ・キャリア・パッケージ）の電極等を信
号線パッド(162) 及び走査線パッド(152) にＡＣＦ（異
方性導電膜）等の接続層を介して電気的に接続する場合
に、信号線パッド(162) 及び走査線パッド(152) の構成
が実質的に同一であるため、信号線パッド(162) 及び走
査線パッド(152) の接続条件を等しくしても接続層に印
加される熱や圧力等が略等しくでき、これにより同一条
件での製造が可能となる。即ち、この実施例では、走査
線パッド(152) の接続領域は、主として走査線(111) か
ら導出されるＡｌ−Ｙ合金膜よりなる下層配線部(111a)
と画素電極(131) と同一材料であるＩＴＯからなる走査
線接続層(131) との積層構造で構成され、また信号線接
続パッド(162) の接続領域は、主として走査線(111) と
同時に形成されるＡｌ−Ｙ合金膜よりなる下層配線部(1
11b)と画素電極(131) と同一材料であるＩＴＯからなる
信号線接続層(131) との積層構造で構成されており、そ
の構造は実質的に同一である。

【００５５】（対向電極への電圧供給部分の構造）上記
したように、対向電極(200) では、電圧供給パッド(20
2,204) から斜め配線部(206,208) を経てトランスファ
パッド(210,212) によって対向電極(200) に電圧が印加
される。ここで、これら構造について説明する。なお、
電圧供給パッド(202) ，斜め配線部(206) ，トランスフ
ァパッド(210) をまとめて角部の電圧供給部(214) と言
い、電圧供給パッド(204) ，斜め配線部(208) ，トラン
スファパッド(212) をまとめて辺部の電圧供給部(216)
という。なお、角部の電圧供給部(214) と辺部の電圧供
給部(216) とは平面形状の構造が相違するだけで、積層
構造は同じであるため、以下、角部の電圧供給部(214)
について説明する。

【００５６】斜め配線部(206) においては、走査線(11
1) と同じ材質からなる下層配線部(111c)が設けられ、
この上には２層の絶縁膜(115,117) が積層配置されてい
る。また、この２層の絶縁膜(115,117) の上には、半導
体被膜(119) 、低抵抗半導体被膜(123) 及び信号線(11
0) と同一材料よりなる上層配線部(125c)が積層され、
この上層配線部(125c)の上には層間絶縁膜(127) が配置
されている。そして、この斜め配線部(206) の基部にあ
たるトランスファパッドにおいては、一対を成す第１コ
ンタクトホール(218) と第２コンタクトホール(220) と
がそれぞれ配線方向に沿って近接して配置され、画素電
極(131) と同一工程で同一材料であるＩＴＯからなる電
圧供給接続層(111) によって電圧供給部(214) の下層配
線部(111c)と上層配線部(125c)とが第１コンタクトホー
ル(218) 及び第２コンタクトホール(220) を介して電気
的に接続されている。

【００５７】ここで、トランスファパッド(210) の平面
形状は図２に示すように対向電極(200) の角部と合致す
るように略三角形状を成し、その中央部付近に第１コン
タクトホール(218) と第２コンタクトホール(220) が開
口している。この第１コンタクトホール(218) から第２
コンタクトホール(212) にかけて配置されている下層配
線部(111c)は、図２の点線で示すように突条に形成さ
れ、所定間隔毎に配置されており、抜きパターンを形成
している。そして、この上に電圧供給部接続層(131) が
積層されている。なお、下層配線部(111c)が抜きパター
ンで形成されていても、それぞれは電気的に接続されて
いる。

【００５８】また、電圧供給パッド(202) においても、
やはり一対を成す第１コンタクトホール(222) と第２コ
ンタクトホール(224) とがそれぞれ配線方向に沿って近
接して配置され、画素電極(131) と同一工程で同一材料
であるＩＴＯからなる電圧供給接続層(131) によって下
層配線部(111c)と上層配線部(125c)が第１コンタクトホ
ール(222) 及び第２コンタクトホール(224) を介して電
気的に接続されている。

【００５９】そして、第１コンタクトホール(222) 及び
第２コンタクトホール(224) の下方に配置されている下
層配線部(111c)は、突条に形成され、図２に示すように
抜きパターンとなっている。

【００６０】なお、第２コンタクトホール(220) は、下
層配線部(111c)の主表面の一部を露出するように２層の
絶縁膜(115,117) 、半導体被膜(119) 、低抵抗半導体被
膜(123) 及び上層配線部(125c)を貫通する開口であっ
て、一辺２ｍｍの大きさを有している。一方、第１コン
タクトホール(218) は、上層配線部(125c)の主表面の一
部を露出するように層間絶縁膜(127) を貫通する開口で
ある。

【００６１】なお、第２コンタクトホール(224) は、上
述した第２コンタクトホール(220)と同様に、下層配線
部(111c)の主表面の一部を露出するように２層の絶縁膜
(115,117) 、半導体被膜(119) 、低抵抗半導体被膜(12
3) 及び上層配線部(125c)を貫通する開口である。第１
コンタクトホール(222) は、第１コンタクトホール(21
8) と同様に上層配線部(125c)の主表面の一部を露出す
るように層間絶縁膜(127)を貫通する開口となってい
る。これにより、角部の電圧供給部(214) の斜め配線部
(206) は、互いに別工程でパターニングされる信号線(1
10) と同一材料で同一工程で作成されるＭｏ−Ｗ合金膜
からなる上層配線部(125c)とＡｌ−Ｙ合金膜よりなる走
査線(111) と同一材料よりなる下層配線部(111c)との積
層構造で構成され、この２層によってトランスファパッ
ド(210) と電圧供給パッド(202) とが電気的に接続され
る。

【００６２】このため、斜め配線部(206) において、上
層配線部(205c)または下層配線部(111c)の一方が断線し
ても、他方が接続されているため、斜め配線部(206) で
の断線不良が極めて軽減される。

【００６３】また、第１コンタクトホール(218) は、上
層配線部(125c)の主表面の一部を露出するように層間絶
縁膜(127) を貫通する開口である。

【００６４】なお、第２コンタクトホール(220),(224)
を形成するに際し、ウエットエッチングでは下地が削ら
れる恐れがあるため、やはり図１１（ｂ），１２（ｂ）
の如く第２コンタクトホール(220),(224) を複数個形成
し、下層配線部(111c)が下地の保護層を成す構成とする
ことが望ましい。

【００６５】（アレイ基板の製造工程）次に、このアレ
イ基板(100) の製造工程について、図１３から図１９を
参照して詳細に説明する。

【００６６】（１）第１工程 図１３に示すように、ガラス基板(101) 上にスパッター
により、Ａｌ−Ｙ合金膜、Ｍｏ膜をそれぞれ２００ｎｍ
厚、３０ｎｍ厚で連続して堆積し、第１のマスクパター
ンを用いて露光し、現像、パターニング（第１のパター
ニング）を経る。

【００６７】これにより、ガラス基板(101) 上に４８０
本の走査線(111) を作製すると共に、その一端辺(101a)
側において走査線(111) の斜め配線部(150) 及び走査線
パッド(152) を構成する下層配線部(111a)、一端辺(101
b)において信号線(110) の斜め配線部(160) 及び信号線
パッド(162) を構成する下層配線部(111b)をそれぞれ同
時に作製する。

【００６８】ＴＦＴ領域では走査線(111) と一体で走査
線(111) と直交する方向に導出されるゲート電極を作製
する。また、走査線(111) のパターニングの際に走査線
(111) と直交する方向に導出され、補助容量（Ｃｓ）を
形成するための延在領域(113) も同時に作製しておく
（図１参照）。

【００６９】電圧供給パッド(202) においては、ガラス
基板(111) 上にスパッターによりＡｌ−Ｙ合金膜、Ｍｏ
膜をそれぞれ２００ｎｍ厚、３０ｎｍ厚で連続して堆積
し、第１のマスクパターンを用いて露光し、現像、パタ
ーニングを経る。これにより、ガラス基板(111) 上に下
層配線部(111c)を形成する。但しこの場合に、他の下層
配線部(111a,111b) とは異なり、図１１及び図１２に示
すように突条にパターニングし、抜きパターンを構成す
る。そして、その線幅が２００μｍ以下に形成する。

【００７０】（２）第２工程 第１工程の後、図１４に示すように、プラズマＣＶＤ法
により１５０ｎｍ厚の酸化シリコン膜から成る第１ゲー
ト絶縁膜(115) を堆積した後、さらに１５０ｎｍ厚の窒
化シリコン膜から成る第２ゲート絶縁膜(117) 、５０ｎ
ｍ厚のａ−Ｓｉ：Ｈから成る半導体被膜(119) 及び２０
０ｎｍ厚の窒化シリコン膜から成るチャネル保護被膜(1
21) を連続的に大気にさらすことなく成膜する。

【００７１】電圧供給パッド(202) の位置においても、
第１ゲート絶縁膜(115) を、第２ゲート絶縁膜(117) 、
半導体被膜(119) 及びチャネル保護被膜(121) を連続的
に成膜する。この第１ゲート絶縁膜(115) を堆積する場
合に、従来のように下層配線部の幅が広がると、この第
１ゲート絶縁膜(115) の膜厚が大きくなるという問題が
あったが、この実施例における下層配線部(111c)が抜き
パターンに形成され、その線幅が２００μｍ以下に形成
されているため、その上に積層される第１ゲート絶縁膜
(115) の膜厚が他の部分よりも厚くなることがない。

【００７２】（３）第３工程 第２工程の後、図１５に示すように、走査線(111) をマ
スクとした裏面露光技術により走査線(111) に自己整合
的にチャネル保護被膜(121) をパターニングし、さらに
ＴＦＴ領域に対応するように第２のマスクパターンを用
いて露光し、現像、パターニング（第２のパターニン
グ）を経て、島状のチャネル保護膜(122)を作製する。

【００７３】（４）第４工程 第３工程の後、図１６に示すように、良好なオーミック
コンタクトが得られるように露出する半導体被膜(119)
表面を弗酸（ＨＦ）系溶液で処理し、プラズマＣＶＤ法
により不純物としてリンを含む３０ｎｍ厚のｎ^＋ａ−Ｓ
ｉ：Ｈから成る低抵抗半導体被膜(123) を堆積し、さら
に３００ｎｍ厚のＭｏ−Ｗ合金膜(125)をスパッターに
より堆積する。

【００７４】（５）第５工程 第４工程の後、図１７に示すように、第３のマスクパタ
ーンを用いて露光、現像し、Ｍｏ−Ｗ合金膜(125) 、低
抵抗半導体被膜(123) 及び半導体被膜(119) を窒化シリ
コン膜から成る第１ゲート絶縁膜(115) あるいは第２ゲ
ート絶縁膜(117) とチャネル保護膜(122) とのエッチン
グ選択比を制御することにより、一括してプラズマエッ
チングによりパターニングする（第３のパターニン
グ）。

【００７５】これにより、ＴＦＴ領域においては、抵抗
半導体膜(124a)とソース電極(126b)とを一体に作製し、
低抵抗半導体膜(124b)及び信号線(110) と一体にドレイ
ン電極(126a)を作製する。

【００７６】走査線パッド(152) 及び斜め配線部(150)
の基部においては、下層配線部(111a)上に沿ってＭｏ−
Ｗ合金膜(125) をパターニングして上層配線部（125a）
を形成すると共に、上層配線部(125a)に沿って低抵抗半
導体被膜(123) 及び半導体被膜(119) を一括してパター
ニングする。これと同時に、上述した第２コンタクトホ
ール(154),(156) に対応する上層配線部(125a)、低抵抗
半導体被膜(123) 及び半導体被膜(119) を貫通する開口
(154a),(156a) を作製する。

【００７７】同様に、信号線パッド(162) 及び斜め配線
部(160) の基部においても、下層配線部(111b)上に沿っ
てＭｏ−Ｗ合金膜(125) をパターニングして信号線(11
0) から延在される上層配線部（125b）を形成すると共
に、上層配線部(125b)に沿って低抵抗半導体被膜(123)
及び半導体被膜(119) を一括してパターニングする。こ
れと同時に、上述した第２コンタクトホール(164),(16
6) に対応する領域の上層配線部(125b)、低抵抗半導体
被膜(123) 及び半導体被膜(119) を貫通する開口(164
a),(166a) を作製する。

【００７８】また、同様に、電圧供給パッド(202) 及び
トランスファパッド(210) においても、下層配線部(111
c)に沿ってＭｏ−Ｗ合金膜(125) をパターニングして上
層配線部(125c)を形成するとともに、上層配線部(125c)
に沿って低抵抗半導体被膜(123) 及び半導体被膜(119)
を一括してパターニングする。これと同時に第２コンタ
クトホール(220,224) に対応する領域の上層配線部(125
c)、低抵抗半導体被膜(123) 及び半導体被膜(119) を貫
通する開口(220a,224a) を作成する。

【００７９】ここでは、Ｍｏ−Ｗ合金膜(125) 、低抵抗
半導体被膜(123) 及び半導体被膜(119) をドライエッチ
ングによりパターニングしたが、ウエットエッチングで
もかまわない。

【００８０】（６）第６工程 第５工程の後、この上に２００ｎｍ厚の窒化シリコン膜
から成る層間絶縁膜(127) を堆積する。

【００８１】そして、図１８に示すように、第４のマス
クパターンを用いて露光、現像し、ソース電極(126b)に
対応する領域の一部の層間絶縁膜(127) を除去してドラ
イエッチングによりコンタクトホール(129a)を形成す
る。

【００８２】走査線パッド(152) 及び斜め配線部(150)
の基部においては、開口(154a),(156a) に対応する第１
及び第２ゲート絶縁膜(117) と共に層間絶縁膜(127) を
一括して除去して第２コンタクトホール(154),(156) を
形成する（第４のパターニング）と同時に、第２コンタ
クトホール(154),(156) 近傍の層間絶縁膜(127) を除去
して第２コンタクトホール(154),(156) と一対を成す第
１コンタクトホール(153),(155) を作製する。

【００８３】同時に、信号線パッド(162) 及び斜め配線
部(160) の基部においては、開口(164a),(166a) に対応
する第１及び第２ゲート絶縁膜(117) と共に層間絶縁膜
(127) を一括して除去して第２コンタクトホール(164),
(166) を形成すると同時に、第２コンタクトホール(16
4),(166) 近傍の層間絶縁膜(127) を除去して第２コン
タクトホール(164),(166) とそれぞれ一対を成す第１コ
ンタクトホール(163),(165) を作製する。

【００８４】また同様に、電圧供給パッド(202) 及びト
ランスファパッド(210) においては、開口(220a,224a)
に対応する第１及び第２ゲート絶縁膜(115,117) ととも
に層間絶縁膜(127) を一括して除去して第２コンタクト
ホール(220,224) を形成する。そしてそれと同時に、第
２コンタクトホール(220,224) の近傍における層間絶縁
膜(127) を除去して第１コンタクトホール(218,222) を
作成する。この第２コンタクトホール(220,224) を作成
する際に第１ゲート絶縁膜(115) を除去するわけである
が、この第１ゲート絶縁膜(115) の膜厚は他の部分の第
１ゲート絶縁膜の膜厚と略同じであるため、オーバーエ
ッチングをする必要がなく、エッチング断面形状、サイ
ドエッチング量及びエッチング残渣に影響を与えない。

【００８５】すなわち、電圧供給部(214) における第２
コンタクトホール(220,224) の平面形状は大きいもので
あるが、下層配線部(111c)が抜きパターンに形成されて
いるため、第１ゲート絶縁膜(115) の膜厚が大きくなる
ことがないので、オーバーエッチングを起こすことがな
い。

【００８６】（７）第７工程 第６工程の後、図１９に示すように、この上に１００ｎ
ｍ厚のＩＴＯ膜をスパッターにより堆積し、第５のマス
クパターンを用いて露光、現像、ドライエッチングによ
るパターニング（第５のパターニング）を経て、画素電
極(131) を作製する。ＩＴＯ膜のパターニングも、ドラ
イエッチングに代えてウエットエッチングであってもか
まわない。

【００８７】走査線パッド(152) 及び斜め配線部(150)
の基部においては、第１コンタクトホール(153),(155)
と第２コンタクトホール(154),(156) とを、それぞれ電
気的に接続するための走査線接続層(131) を形成し、こ
れにより走査線(111) と走査線パッド(152) とは、下層
配線部(111a)と上層配線部(125a)の２層構造の斜め配線
部(150) により電気的に接続される。

【００８８】信号線パッド(162) 及び斜め配線部(160)
の基部においても、第１コンタクトホール(163),(165)
と第２コンタクトホール(164),(166) とを、それぞれ電
気的に接続するための信号線接続層(131) を同時に形成
し、これにより信号線(110)と信号線接続パッド(162)
とは、下層配線部(111b)と上層配線部(125b)の２層構造
の斜め配線部(160) により電気的に接続される。

【００８９】電圧供給パッド(202) 及びトランスファパ
ッド(210) においても、第１コンタクトホール(218,22
2) と第２コンタクトホール(220,224) とをそれぞれ電
気的に接続するための電圧供給接続層(131) を同時に形
成し、これによりトランスファパッド(210) と電圧供給
パッド(202) とは、下層配線部(111c)と上層配線部(125
c)の２層構造の斜め配線部(206) により電気的に接続さ
れる。

【００９０】（実施例の効果）以上により、角部の電圧
供給部(214) 、辺部の電圧供給部(216) に設けられる比
較的断面形状が大きい第１コンタクトホール(218,222)
及び第２コンタクトホール(220,224) においては、その
下方に配線されている下層配線部(111c)が抜きパターン
に形成されているため、その上に成膜された第１ゲート
絶縁膜(115) の膜厚が大きくなることがない。そのた
め、このゲート絶縁膜(115) を除去する場合にオーバー
エッチングをする必要がなく、他の部分に影響を与えな
い。

【００９１】（その他の変更例）この実施例では、半導
体膜をａ−Ｓｉ：Ｈで構成する場合について説明した
が、多結晶シリコン膜等であっても良いことは言うまで
もない。また、周辺領域に駆動回路部を一体的に構成し
ても良い。

【００９２】また、さらに信号線や走査線上に画素電極
を一部重複させて配置する場合、少なくとも画素電極と
信号線との間に絶縁層を介して金属膜等でシールド電極
を配するようにすれば、画素電極が信号線からの電位に
よる影響を軽減できる。

【００９３】液晶層としては、ＴＮ液晶以外にも、ポリ
マー分散型液晶、強誘電液晶、反強誘電性液晶等の各種
材料が適用可能である。

【００９４】

【発明の効果】以上により本発明の表示装置用アレイ基
板であると、アレイ基板上に配置されるパッドの導電層
が抜きパターンを有しているため、その製造過程におい
て絶縁層を形成する場合にこの膜厚が厚くなることがな
く、エッチングする場合にオーバーエッチングをする必
要がない。したがって、その製造を容易に行うことがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施例のアレイ基板の一部概略平面
図である。

【図２】角部の電圧供給部の平面図である。

【図３】図１のＡ−Ａ′線に沿って切断した液晶表示装
置の概略断面図である。

【図４】図１のＢ−Ｂ′線に沿って切断した液晶表示装
置の概略断面図である。

【図５】（ａ）は、図４のＧ−Ｇ′線に沿って切断した
液晶表示装置の概略断面図であり、（ｂ）はその変更例
である。

【図６】図１のＣ−Ｃ′線に沿って切断した液晶表示装
置の概略断面図である。

【図７】（ａ）は、図６のＨ−Ｈ′線に沿って切断した
液晶表示装置の概略断面図であり、（ｂ）はその変更例
である。

【図８】図１のＤ−Ｄ′線に沿って切断した液晶表示装
置の概略断面図である。

【図９】図１のＥ−Ｅ′線に沿って切断した液晶表示装
置の概略断面図である。

【図１０】図１のＦ−Ｆ′線に沿って切断した液晶表示
装置の概略断面図である。

【図１１】（ａ）は、図１０のＩ−Ｉ′線に沿って切断
した液晶表示装置の概略断面図であり、（ｂ）はその変
更例である。

【図１２】（ａ）は、図１０のＪ−Ｊ′線に沿って切断
した液晶表示装置の概略断面図であり、（ｂ）はその変
更例である。

【図１３】図１のアレイ基板を製造する第１工程を説明
するための図である。

【図１４】図１のアレイ基板を製造する第２工程を説明
するための図である。

【図１５】図１のアレイ基板を製造する第３工程を説明
するための図である。

【図１６】図１のアレイ基板を製造する第４工程を説明
するための図である。

【図１７】図１のアレイ基板を製造する第５工程を説明
するための図である。

【図１８】図１のアレイ基板を製造する第６工程を説明
するための図である。

【図１９】図１のアレイ基板を製造する第７工程を説明
するための図である。

【図２０】電極パターン幅と膜厚差を示すグラフの図で
ある。

【符号の説明】

１１０ 信号線 １１１ 走査線 １１２ 薄膜トランジスタ １１３ 延在領域 １１５ 第１絶縁膜 １１７ 第１絶縁膜 １２０ 半導体膜 １２６ａ ドレイン電極 １２６ｂ ソース電極 １３１ 画素電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】アレイ基板上に配置される走査線と、 この上に配置される第１絶縁膜、この上に配置される半
   導体膜、前記半導体膜に電気的に接続されるソース電極
   及びドレイン電極とを含む薄膜トランジスタと、 前記ドレイン電極から導出されて前記走査線と略直交す
   る信号線と、 前記ソース電極と電気的に接続される画素電極とを備え
   た表示装置用アレイ基板において、 前記アレイ基板上に配置され、前記走査線又は信号線に
   電気的に接続されるパッド、または、対向電極へ電圧を
   印加するためのパッドが抜きパターンを有する導電層を
   具備することを特徴とする表示装置用アレイ基板。
2. 【請求項２】前記抜きパターンは、前記導電層を突条に
   配置することにより形成されていることを特徴とする請
   求項１記載の表示装置用アレイ基板。
3. 【請求項３】前記突条よりなる導電層の幅が、２００μ
   ｍ以下であることを特徴とする請求項２記載の表示装置
   用アレイ基板。
4. 【請求項４】前記抜きパターンは、前記導電層に複数の
   凹部を設けることにより形成されていることを特徴とす
   る請求項１記載の表示装置用アレイ基板。