KR100480675B1 - 전자장치,집적회로및그의제작방법 - Google Patents
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Abstract
본 발명은, 다층 배선 구조에서 디자인 룰이 엄격한 때라도 콘택트에 필요한 면적이 확보되는 집적회로 구조를 제공한다. 층간절연막에 의해 상하로 분리된 배선들이 서로 접촉하는 구조에서, 하층의 배선을 접촉하게 되는 상층의 배선의 패턴으로 패터닝함으로써, 콘택트에 필요한 면적을 크게 확보할 수 있고, 미세화에 대응할 수 있다.
Description
본 발명은 다층 배선 구조를 가지는 반도체 집적회로에 있어서의 콘택트의 구조에 관한 것이다.
종래, 유리 기판 또는 석영 기판 상에 박막트랜지스터들이 집적화 되어 배치된 집적회로의 구성이 알려져 있다.
주로 액티브 매트릭스형 액정 표시장치에 박막트랜지스터들이 이용된다. 액티브 매트릭스형 액정 표시장치는 수 백 ×수 백 개의 매트릭스 형태로 배치된 화소들 각각에 박막트랜지스터가 배치되어 있는 구성을 가진다. 각각의 화소에 배치된 박막트랜지스터는 화소 전극에 출입하는 전하를 개별적으로 제어하는 기능을 가진다.
또한, 액티브 매트릭스 영역을 구동하기 위한 주변 구동회로가 박막트랜지스터들로 구성되어 있고 액티브 매트릭스 영역과 함께 동일 기판 상에 집적화 되어 있는 구성(주변회로 일체형이라 불린다)도 알려져 있다.
상기한 주변 구동회로를 박막트랜지스터들로 구성하는데 있어서는, 다수의 박막트랜지스터를 직렬로 접속하도록 구성하는 것이 필요하다.
도 4는 그러한 구성, 즉, 2개의 박막트랜지스터가 직렬로 접속된 구성을 나타낸다. 즉, 하나의 박막트랜지스터의 드레인이 다른 박막트랜지스터의 게이트에 접속되어 있다.
도 4에 도시된 구성에서는, 하나의 박막트랜지스터의 드레인 전극(드레인 영역과 접촉하는 전극)(11)이 다른 박막트랜지스터의 게이트 전극(12)과 접촉될 필요가 있다. 도 6은 도 4에 도시된 구성의 등가 회로를 나타낸다.
도 5는 도 4의 A-A'선을 따라 취한 단면을 나타낸다. 도 5에서, 부호 14는 유리 기판을 나타내고, 13은 층간절연막을 나타내며, 10은 게이트 절연막을 나타낸다. 드레인 전극(11)과 게이트 전극(12)이 층간절연막(13)을 사이에 두고 상하로 분리되어 배치되어 있다. 이들 전극(11, 12)의 재료로서는, 각종 금속재료 및 규화물(실리사이드) 재료가 일반적으로 사용될 수 있다.
그러한 구성에서는, 콘택트에 실질적으로 이용되는 유효 면적(콘택트 면적)은 부호 15로 나타낸 콘택트 개구(開口)가 형성되는 부분뿐이다. 부호 16으로 나타낸 사이즈의 영역은, 위치맞춤 시의 마진(margin)을 취하는데 필요하고 콘택트 형성 후에는 무용하게 되는 영역이다. 즉, 이 영역은 콘택트에는 이용되지 않고, 회로의 집적화를 저해하는 요인이 된다.
또한, 회로의 집적도를 높이기 위해 디자인 룰(design rule)을 엄격하게 한 경우에, 콘택트의 면적이 제곱에 비례하여 감소된다는 문제가 있다. 예를 들어, 디자인 룰이 5 ㎛로부터 3 ㎛로 감소되는 경우, 콘택트의 면적이 (3/5)2 배만큼 감소된다.
이것은, 박막트랜지스터에 요구되는 동작 상태가 동일하다고 가정하면, 콘택트에서 전류 밀도가 (5/3)2 배만큼 증가된다는 것을 의미한다.
그러한 환경은 콘택트에서 불량이 발생할 요인이 될 수 있다. 즉, 콘택트에서 국소적인 가열이 일어나 콘택트 불량을 야기할 수 있다. 디자인 룰이 엄격할 수록, 이 문제가 더욱 심하게 된다.
따라서, 본 발명의 목적은, 회로의 집적화를 저해하는 상기한 콘택트 구조를 개선하여, 보다 높은 집적도가 얻어질 수 있게 하는 콘택트 구조를 제공하는데 있다.
본 발명의 다른 목적은, 디자인 룰이 엄격한 경우라도 콘택트 면적이 현저하게 감소되지 않는 구조를 제공하는데 있다.
도 3A∼도 3C는 본 발명의 일 실시형태에 따른 집적회로를 나타낸다. 도 3A 는 위에서 본 상태를 나타내고, 도 3B는 도 3A의 A-A'선을 따라 취한 단면도이고, 도 3C는 도 3A의 B-B'선을 따라 취한 단면도이다.
도 3A∼도 3C에 도시된 집적회로는 층간절연막(205) 아래에 존재하는 제1 전극 또는 배선(104)과, 층간절연막(205) 위에 존재하는 제2 전극 또는 배선(107), 및 층간절연막에 형성된 개구(開口)(106)에서 제1 전극 또는 배선(104)이 제2 전극 또는 배선(107)과 접촉하여 있는 콘택트부를 포함하고, 상기 제1 전극 또는 배선이 상기 개구(106)내에서 상기 제2 전극 또는 배선의 패턴으로 패터닝되어 있는 것을 특징으로 한다.
본 발명의 다른 실시형태에 따른 집적회로는, 도 3A~도 3C에 구체적으로 도시된 바와 같이, 층간절연막(205) 아래에 존재하는 제1 전극 또는 배선(104)과, 층간절연막(205) 위에 존재하는 제2 전극 또는 배선(107), 및 층간절연막(205)에 형성된 개구(106)에서 제1 전극 또는 배선(104)이 제2 전극 또는 배선(107)과 접촉하여 있는 콘택트부를 포함하고, 상기 제1 전극 또는 배선(104)의 단부 측면이 상기 개구(106)내에서 상기 제2 전극 또는 배선(107)의 단부 측면과 일치하거나 또는 대략 일치하는 것을 특징으로 한다.
이 구성은 제1 전극 또는 배선(104)을 제2 전극 또는 배선(107)과 동일한 패턴으로 패터닝함으로써 얻어질 수 있다.
본 발명의 또 다른 실시형태에 따른 집적회로는, 층간절연막 아래에 존재하는 제1 전극 또는 배선과, 층간절연막 위에 존재하는 제2 전극 또는 배선, 및 층간절연막에 형성된 개구에서 제1 전극 또는 배선이 제2 전극 또는 배선과 접촉하여 있는 콘택트부를 포함하고, 상기 제1 전극 또는 배선이 상기 개구 내에서 상기 제2 전극 또는 배선과 접촉하는 면적이 상기 개구의 면적보다 작은 것을 특징으로 한다.
본 발명의 다른 양태에 따른 집적회로 제작방법은, 제1 전극 또는 배선을 형성하는 공정, 상기 제1 전극 또는 배선 상에 층간절연막을 형성하는 공정, 상기 층간절연막에 개구를 형성하는 공정, 및 상기 층간절연막 상에 제2 전극 또는 배선을 형성하는 공정을 포함하고, 제2 전극 또는 배선을 형성하는 상기 공정이, 상기 개구 내에서 상기 제1 전극 또는 배선을 상기 제2 전극 또는 배선과 콘택트시키는 공정과, 상기 제1 전극 또는 배선과 상기 제2 전극 또는 배선을 상기 개구 내에서 동일한 패턴으로 패터닝하는 공정을 추가로 포함하는 것을 특징으로 한다.
상기 제1 및 제2 전극 또는 배선의 재료로서는, 알루미늄, 탄탈 및 다른 금속재료와 각종 규화물 재료가 사용될 수 있다.
상기한 바와 같이, 하층의 제1 전극 또는 배선(104)이 도 3B에 도시된 바와 같이 개구(106)내에서 상층의 제2 전극 또는 배선(107)과 동일한 패턴으로 패터닝된다.
상기한 구성에 의하면, 콘택트를 만들기 위한 마진을 확보하는데 사용된 여분의 전극 면적이 제거되고, 콘택트에 필요한 유효 면적 부분만이 개구 내에 잔존될 수 있다. 그리하여, 미세화를 실현하면서 콘택트 면적을 크게 하는 것이 가능하다.
이하, 본 발명의 실시예를 설명한다.
[실시예 1]
도 1A∼도 3C는 본 실시예에 따른 집적회로 제작공정을 개략적으로 나타낸다. 본 실시예에 나타내는 박막트랜지스터는 게이트 전극이 활성층 위에 위치하는 톱(top) 게이트형이라 불리는 형식의 구조를 가진다.
먼저, 도 1B에 도시된 바와 같이, 유리 기판(201)을 준비하고, 그 유리 기판(201)상에 하지막(下地膜)(도시되지 않음)을 형성한다. 그 하지막으로서는 산화규소막이 사용된다.
다음에, 플라즈마 CVD법 또는 감압 열 CVD법으로 비정질 규소막(도시되지 않음)을 성막한 다음, 그 비정질 규소막에 레이저광을 조사하여 결정성 규소막을 얻는다. 그 다음, 결정성 규소막을 패터닝하여, 도 1A에 도시된 활성층(101, 102)을 얻는다.
박막트랜지스터의 활성층(101, 102)을 형성한 후, 도 1B에 도시된 게이트 절연막(202)을 형성한다. 그 게이트 절연막(102)에는 산화규소막이 사용된다.
게이트 절연막(202)을 형성한 후, 게이트 전극(및 그로부터 연장하는 게이트 배선)(103, 104)을 형성한다. 도 1A는 게이트 전극(103, 104)의 패턴을 나타낸다. 이 게이트 전극(103, 104)은 탄탈을 사용하여 만들어진다.
그리하여, 도 1A∼도 1C에 도시된 상태가 얻어진다. 도 1B는 도 1A의 A-A'선을 따라 취한 단면도이고, 도 1C는 도 1A의 B-B'선을 따라 취한 단면도이다.
게이트 전극(103, 104)을 형성한 후, 활성층(101, 102)에 불순물 이온을 주입하여, 소스 영역 및 드레인 영역을 자기정합적으로 형성한다. 즉, 게이트 전극(103, 104)에 의해 차폐되지 않은 활성층(101, 102)의 영역에 불순물 이온이 주입된다. 불순물 이온이 주입된 영역은 P형 또는 N형 영역으로 된다. 그래서, 불순물 이온이 주입된 영역들이 소스 영역 및 드레인 영역으로 된다. 도 1C에서, 부호 203으로 나타낸 영역은 활성층(102)에 형성된 소스 영역이고, 부호 204로 나타낸 영역은 드레인 영역이다.
그 다음, 도 2B에 도시된 바와 같이, 층간절연막(205)을 형성한다. 이 층간절연막(205)에는 질화규소막이 사용된다. 이 층간절연막(205)을 형성한 후, 개구(106)를 형성한다.
그리하여, 도 2A∼도 2C에 도시된 상태가 얻어진다. 도 2B는 도 2A의 A-A'선을 따라 취한 단면도이고, 도 2C는 도 2A의 B-B'선을 따라 취한 단면도이다.
그 층간절연막(205)에는 단층 막 뿐만 아니라 다층 막이 사용될 수 있다.
그 다음, 박막트랜지스터의 소스 영역 및 드레인 영역과 접촉하는 전극들을 형성하기 위한 금속재료를 성막한다. 여기서는, 티탄과 알루미늄과 티탄이 적충된 막으로 이루어진 금속 막이 스퍼터링법에 의해 형성된다. 물론, 단층의 금속 막을 사용하는 것도 가능하다.
그 다음, 이 금속 막을 패터닝하여, 도 3A~도 3C에서 부호 107, 108, 109, 110으로 나타낸 전극 배선을 형성한다. 이 패터닝은 건식 에칭법에 의해 실행된다.
도 3B는 도 3A의 A-A'선을 따라 취한 단면도이고, 도 3C는 도 3A의 B-B'선을 따라 취한 단면도이다. 도 3A에서, 전극 배선(107)은 개구(106)내에서 게이트 전극(104)과 접촉하고, 도면의 상부의 박막트랜지스터의 드레인 영역과 접촉한다.
소스 전극(108)은 도면의 상부의 박막트랜지스터의 소스 영역과 접촉한다. 드레인 전극(109)은 도면의 하부의 박막트랜지스터의 드레인 영역(204)과 접촉하고, 소스 전극(110)은 도면의 하부의 박막트랜지스터의 소스 영역(203)과 접촉한다.
도 3A∼도 3C에 도시된 상태에서 중요한 것은, 개구(106)내에서 접촉하는 전극 배선(드레인 전극)(107)이 소정의 형태로 패터닝되고, 동시에, 게이트 전극(104)이 개구(106)내에서 상기 전극 배선(107)과 동일한 패턴으로 패터닝되는 것이다.
그리하여, 콘택트를 만들기 위한 위치맞춤 마진을 확보한 후 큰 콘택트 면적이 확보될 수 있다.
상기한 유용성은, 전극 배선(107)이 개구(106)내에서 패터닝되는 구조로 함으로써 얻어질 수 있다. 즉, 개구(106)내에서 게이트 전극(104)과 전극 배선(107)을 위치맞춤하여 콘택트 면적을 확보하고, 게이트 전극(104)의 콘택트에 불필요한 부분을 제거함으로써, 큰 콘택트 면적과 미세화가 동시에 실현될 수 있다.
도 3B에 도시된 바와 같이, 게이트 전극(104)은 전극 배선(107)을 패터닝하기 위한 레지스트 마스크(206)를 이용하여 개구(106)내에서 전극 배선(107)과 동일한 패턴으로 패터닝된다.
그리하여, 하나의 박막트랜지스터의 드레인이 다른 박막트랜지스터의 게이트와 접속된 구성이 얻어질 수 있다.
[실시예 2]
본 명세서에 개시된 발명은 주변 구동회로가 일체화되어 있는 액티브 매트릭스형 액정 표시장치에 이용될 수 있다.
주변 구동회로가 일체화되어 있는 액티브 매트릭스형 액정 표시장치에 있어서는, 주변 구동회로에 높은 집적도가 요구되기 때문에, 본 발명을 이용하는 것이 매우 유용하다.
도 7A는 디지털 스틸 카메라, 전자 카메라, 또는 동화상을 표시할 수 있는 비디오 무비라 불리는 장지를 나타낸다.
이 장치는, 카메라부(2002)에 배치된 CCD 카메라(또는 적절한 촬영수단)에 의해 촬영된 화상을 전자적으로 보존하는 기능과, 본체(2001)에 배치된 액정 표시장치(2003)에 화상을 표시하는 기능을 가지고 있다. 이 장치는 조작 버튼(2004)에 의해 조작될 수 있다. 본 발명은 액정 표시장치(2003)의 주변 구동회로에 응용된다.
본 발명의 이용에 의해, 높은 개구율을 갖는 액정 표시장치가 얻어질 수 있기 때문에 높은 휘도가 얻어질 수 있다.
도 7B는 휴대형 퍼스널 컴퓨터를 나타낸다. 이 장치는 본체(2101)에 부착된 개폐 가능한 커버(2102)에 액정 표시장치(2104)를 구비하고 있고, 키보드(2103)로부터 각종 정보가 입력되고 각종 동작이 실행된다. 본 발명은 액정 표시장치(2104)의 주변 구동회로에 응용된다.
도 7C는 플랫 패널 표시장치가 자동차 네비게이션 시스템에 이용되는 경우를 나타낸다. 이 자동차 네비게이션 시스템은 액정 표시장치(2202)가 설치된 본체(2201)와 안테나부(2204)로 이루어져 있다.
네비게이션에 필요한 각종 정보의 전환(스위칭)이 조작 버튼(2203)에 의해 행해질 수 있다. 일반적으로는, 원격 제어기(도시되지 않음)에 의해 조작이 행해진다. 본 발명은 액정 표시장치(2202)의 주변 구동회로에 응용된다.
도 7D는 투사(投射)형 액정 표시장치를 나타낸다. 이 도면에서, 광원(2302)으로부터 방출된 광이 액정 표시장치(2303)에 의해 광학적으로 변조되어 화상을 형성하고, 이 화상은 거울(2304, 2305)에 의해 반사되어 스크린(2306)에 투사된다. 본 발명은 액정 표시장치(2303)의 주변 구동회로에 응용된다.
도 7E는 뷰 파인더라 불리는 표시장치가 비디오 카메라의 본체(2401)에 부착된 예를 나타낸다. 그 뷰 파인더는 대략 액정 표시장치(2402)와 화상이 표시되는 접안부(2403)로 구성되어 있다.
도 7E에 도시된 비디오 카메라는 조작 버튼(2404)에 의해 조작될 수 있고, 화상이 테이프 홀더(2405)내에 저장된 자기 테이프에 기록된다. 카메라에 의해 촬영된 화상이 액정 표시장치(2402)에 표시되고, 또한, 자기 테이프에 기록된 화상도 액정 표시장치(2402)에 표시될 수 있다. 본 발명은 액정 표시장치(2402)의 주변 구동회로에 응용된다.
[실시예 3]
본 실시예는 본 발명이 보텀(bottom) 게이트형 박막트랜지스터로 구성된 집적회로에 적용되는 경우이다.
도 8A는 본 실시예에 따른 박막트랜지스터의 평면도이고, 도 8B는 도 8A의 C-C'선을 따라 취한 단면도이며, 도 8C는 도 8A의 D-D'선을 따라 취한 단면도이다.
본 실시예에서는, 먼저, 기판(901)상에 게이트 전극(801, 802)이 형성된다. 이 게이트 전극(801, 802)은 본 실시예에서는 몰리브덴 규화물로 형성되었다.
그 다음, 게이트 절연막(902)으로 기능하는 산화규소막을 형성한 다음, 그 산화규소막 상에, 결정성 규소막으로 된 활성층(803, 804)을 형성한다.
그 다음, 도시하지 않았지만, 활성층(803, 804)에 불순물 이온을 선택적으로 주입함으로써 소스 영역 및 드레인 영역을 형성한다. 불순물 이온을 주입한 후, 레이저광의 조사에 의해 소스 영역 및 드레인 영역을 활성화시킨다.
그 다음, 게이트 절연막(902)에 개구(805)를 형성한다. 이 개구(805)를 형성하는데 있어서는 건식 에칭법을 이용하는 것이 바람직하다.
그 다음, 소스 전극(806, 808) 및 드레인 전극(807, 809)을 구성할 금속 막을 형성한다. 여기서는, 금속 막에 몰리브덴 규화물이 사용되었다.
그 다음, 그 금속 막을 패터닝하여, 소스 전극(806, 808)과 드레인 전극(807, 809)을 형성한다. 드레인 전극(807)은 게이트 전극(802)과 접촉한다.
패터닝에 의해 드레인 전극(807)이 형성될 때, 레지스트 마스크(903)를 이용하여 개구(805)내에서 드레인 전극(807)과 동일한 패턴으로 게이트 전극(802)을 패터닝한다. 그리하여, 도 8A∼도 8C에 도시된 상태가 얻어진다.
[실시예 4]
본 실시예는 실시예 1 또는 3의 구성에서 하층의 전극(게이트 전극)에 알루미늄이 사용되는 경우이다.
알루미늄은 저항이 낮기 때문에, 전극 및 배선을 만드는데 적합한 재료들 중 하나이다. 그러나, 알루미늄 박막은 열에 의해 그의 표면에 힐록이라 불리는 돌기물이 형성되는 문제를 가진다.
이 문제를 해결하기 위해, 알루미늄의 표면에 배리어 막으로서 다른 금속 막을 형성하거나, 질화규소막과 같은 절연막을 형성하여 힐록의 발생을 억제하는 기술이 있다.
또한, 알루미늄 패턴을 양극으로 하여 양극산화를 행함으로써 표면에 배리어 막으로서 알루미늄 산화막을 형성하여 힐록의 발생을 억제하는 기술이 있다. 또한, 산화 분위기에서 플라즈마 처리를 행하여 알루미늄 패턴의 표면에 배리어 막으로서 알루미늄 산화막을 형성하는 것도 효과적이다.
상기한 바와 같이 힐록 방지책이 취해진 경우, 알루미늄 전극의 표면에 형성된 배리어 막을 제거하는 것이 필요하게 된다. 또한, 콘택트를 위한 개구가 형성되는 영역에만 배리어 막을 선택적으로 형성함이 없이 개구의 형성을 용이하게 하는 것도 효과적이다.
본 발명을 이용함으로써, 높은 집적도가 얻어질 수 있게 하는 콘택트 구조가 얻어질 수 있다. 특히, 디자인 룰이 엄격한 경우라도 콘택트부의 면적이 확보될 수 있게 하는 구성을 제공할 수 있다.
본 발명은 주변 구동회로를 일체화한 EL형 표시장치와 EC(electrochromics) 재료를 이용한 표시장치에 이용될 수 있다. 또한, 높은 집적도를 얻기 위해 각종 박막 집적회로에 응용될 수도 있다.
도 1A∼도 1C는 박막트랜지스터들이 직렬로 접속된 구성의 제작공정을 나타내는 도면.
도 2A∼도 2C는 박막트랜지스터들이 직렬로 접속된 구성의 제작공정을 나타내는 도면.
도 3A~도 3C는 박막트랜지스터들이 직렬로 접속된 구성의 제작공정을 나타내는 도면.
도 4는 종래 기술에서 박막트랜지스터들이 직렬로 접속된 구성을 나타내는 평면도.
도 5는 종래 기술에서 박막트랜지스터들이 직렬로 접속된 구성을 나타내는 단면도.
도 6은 도 4의 구조의 등가회로도.
도 7A∼도 7E는 액티브 매트릭스형 액정 표시장치가 응용되는 전자장치의 예를 나타내는 도면.
도 8A∼도 8C는 박막트랜지스터들이 직렬로 접속된 구성을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명
101, 102: 활성층 103, 104: 게이트 전극 106: 개구(開口)
107∼110: 전극 배선 201: 유리 기판 202: 게이트 절연막
205: 층간절연막
Claims (14)
- 층간절연막 아래에 제공된 제1 전극 또는 배선;상기 층간절연막 위에 제공된 제2 전극 또는 배선; 및상기 층간절연막에 형성된 개구(開口) 내에서 상기 제1 전극 또는 배선이 상기 제2 전극 또는 배선과 접촉하여 있는 콘택트부를 포함하고;상기 제1 전극 또는 배선이 상기 개구 내에서 상기 제2 전극 또는 배선과 동일한 패턴으로 패터닝되어 있는 것을 특징으로 하는 집적회로.
- 제 1 항에 있어서, 상기 층간절연막이 단층 구조 또는 다층 구조를 가지는 것을 특징으로 하는 집적회로.
- 층간절연막 아래에 제공된 제1 전극 또는 배선;상기 층간절연막 위에 제공된 제2 전극 또는 배선; 및상기 층간절연막에 형성된 개구 내에서 상기 제1 전극 또는 배선이 상기 제2 전극 또는 배선과 접촉하여 있는 콘택트부를 포함하고;상기 제1 전극 또는 배선의 단부 측면이 상기 개구 내에서 상기 제2 전극 또는 배선의 단부 측면과 일치하여 있거나 또는 대략 일치하여 있는 것을 특징으로 하는 집적회로.
- 제 3 항에 있어서, 상기 층간절연막이 단층 구조 또는 다층 구조를 가지는 것을 특징으로 하는 집적회로.
- 액티브 매트릭스 회로와 주변 구동회로를 포함하는 표시장치를 구비한 전자장치로서,상기 주변 구동회로가,층간절연막 아래에 제공된 제1 전극 또는 배선과,상기 층간절연막 위에 제공된 제2 전극 또는 배선, 및상기 층간절연막에 형성된 개구 내에서 상기 제1 전극 또는 배선이 상기 제2 전극 또는 배선과 접촉하여 있는 콘택트부를 포함하고,상기 제1 전극 또는 배선이 상기 개구 내에서 상기 제2 전극 또는 배선과 동일한 패턴으로 패터닝되어 있는 것을 특징으로 하는 전자장치.
- 제 5 항에 있어서, 상기 전자장치가, 디지털 스틸 카메라, 전자 카메라, 비디오 무비, 휴대형 퍼스널 컴퓨터, 자동차 네비게이션 시스템, 투사(投射)형 액정 표시장치, 비디오 카메라용 뷰 파인더 중 어느 하나인 것을 특징으로 하는 전자장치.
- 제 5 항에 있어서, 상기 표시장치가 EL형 표시장치인 것을 특징으로 하는 전자장치.
- 게이트 절연막 아래에 제공된 제1 트랜지스터의 게이트 전극 또는 배선;상기 게이트 절연막 위에 제공되고, 상기 게이트 절연막에 형성된 드레인 콘택트 홀을 통해 제2 트랜지스터의 드레인 영역에 접속된 드레인 전극 또는 배선; 및상기 게이트 절연막에 형성된 개구 내에서 상기 게이트 전극 또는 배선이 상기 드레인 전극 또는 배선과 접촉하여 있는 콘택트부를 포함하고;상기 게이트 전극 또는 배선이 상기 개구 내에서 상기 드레인 전극 또는 배선과 동일한 패턴으로 패터닝되어 있고,상기 제1 트랜지스터와 상기 제2 트랜지스터가 상기 게이트 전극 또는 배선 및 상기 드레인 전극 또는 배선을 통해 서로 접속되어 있으며,상기 제1 및 제2 트랜지스터가 보텀(bottom) 게이트형인 것을 특징으로 하는 집적회로.
- 층간절연막 아래에 제공된 제1 전극 또는 배선;상기 층간절연막 위에 제공되고, 상기 층간절연막에 형성된 드레인 콘택트 홀을 통해 제1 트랜지스터의 드레인 영역에 접속된 제2 전극 또는 배선; 및상기 층간절연막에 형성된 개구 내에서 상기 제1 전극 또는 배선이 상기 제2 전극 또는 배선과 접촉하여 있는 콘택트부를 포함하고;상기 제1 전극 또는 배선이 상기 개구 내에서 상기 제2 전극 또는 배선과 동일한 패턴으로 패터닝되어 있고,상기 제1 전극 또는 배선이 제2 트랜지스터의 게이트 전극 또는 배선이며,상기 제1 트랜지스터와 상기 제2 트랜지스터가 상기 제1 전극 또는 배선 및 상기 제2 전극 또는 배선을 통해 서로 접속되어 있는 것을 특징으로 하는 집적회로.
- 층간절연막 아래에 제공된 제1 전극 또는 배선;상기 층간절연막 위에 제공되고, 상기 층간절연막에 형성된 드레인 콘택트 홀을 통해 제1 트랜지스터의 드레인 영역에 접속된 제2 전극 또는 배선: 및상기 층간절연막에 형성된 개구 내에서 상기 제1 전극 또는 배선이 상기 제2 전극 또는 배선과 접촉하여 있는 콘택트부를 포함하고;상기 제1 전극 또는 배선이 상기 개구 내에서 상기 제2 전극 또는 배선과 동일한 패턴으로 패터닝되어 있고,상기 제1 트랜지스터가 상기 제1 전극 또는 배선 및 상기 제2 전극 또는 배선을 통해 제2 트랜지스터에 접속되어 있는 것을 특징으로 하는 집적회로.
- 제 9 항에 있어서, 상기 제1 및 제2 트랜지스터가 탑 게이트형인 것을 특징으로 하는 집적회로.
- 제 1 항, 제 3 항, 제 8 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서, 상기 집적회로가 EL형 표시장치에 제공되는 것을 특징으로 하는 집적회로.
- 제 1 항, 제 3 항, 제 8 항, 제 9 항, 제 10 항 중 어느 한 항에 있어서, 상기 집적회로가, 디지털 스틸 카메라, 전자 카메라, 비디오 무비, 휴대형 퍼스널 컴퓨터, 자동차 네비게이션 시스템, 투사(投射)형 액정 표시장치, 비디오 카메라용 뷰 파인더 중 어느 하나에 제공되는 것을 특징으로 하는 집적회로.
- 기판 위에, 제1 전극 또는 배선과 불필요한 부분을 포함하는 하층을 형성하는 공정;상기 제1 전극 또는 배선과 상기 불필요한 부분을 포함하는 상기 하층 위에 층간절연막을 형성하는 공정;상기 층간절연막에 개구를 형성하는 공정;상기 제1 전극 또는 배선과 상기 불필요한 부분을 포함하는 상기 하부층 위에 상층을 형성하는 공정; 및상기 상층을 패터닝하여, 상기 개구 내에서 상기 제1 전극 또는 배선과 접촉하게 되는 제2 전극 또는 배선을 형성하는 공정을 포함하고;상기 제1 전극 또는 배선과 상기 불필요한 부분을 포함하는 상기 하층을 패터닝하여 상기 불필요한 부분을 제거함으로써, 상기 제2 전극 또는 배선과 동일한 패턴을 가지는 상기 제1 전극 또는 배선이 얻어지는 것을 특징으로 하는 집적회로 제작방법.
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01176936U (ko) * | 1988-05-31 | 1989-12-18 |
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| JPH0828473B2 (ja) * | 1988-09-29 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH05243397A (ja) * | 1992-03-03 | 1993-09-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5625232A (en) * | 1994-07-15 | 1997-04-29 | Texas Instruments Incorporated | Reliability of metal leads in high speed LSI semiconductors using dummy vias |
| JPH0870000A (ja) * | 1994-08-29 | 1996-03-12 | Fujitsu Ltd | 半導体装置の製造方法 |
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| JP3512561B2 (ja) * | 1996-06-18 | 2004-03-29 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
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