JP2007133364A - 液晶表示装置用アレイ基板とその製造方法 - Google Patents
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Abstract
【課題】本発明は、液晶表示装置に係り、特に、駆動回路一体型の液晶表示装置用アレイ基板とその製造方法に関する。
【解決手段】本発明は、特に、第1マスク工程によって、駆動回路部と画素領域に構成するp型及びn型の第1薄膜トランジスタ及び第2薄膜トランジスタの半導体層を形成して、半導体層と補助電極が積層された第1ストレージ電極を形成する。また、第2マスク工程及び第3マスク工程によって、p型及びn型の薄膜トランジスタのゲート電極を形成して、前記各薄膜トランジスタの多結晶半導体層にp+イオンと、n+イオンのドーピング工程及びn-イオンのドーピング工程を行い、第2ストレージ電極を形成する。さらに、前記各多結晶薄膜トランジスタのソース電極及びドレイン電極と画素電極を単一マスク工程によって形成する。
【選択図】図7I
Description
このような表示装置のスイッチング素子として使用される薄膜トランジスタは、アレイ部の設計によって多様な形態で構成できて、特に、アクティブ層として使用される半導体層には、非晶質シリコンまたは、多結晶シリコン(ポリシリコン)を使用する。
この時、一般的なスイッチング素子としては、水素化された非晶質シリコン(a-Si:H)が主に利用されるが、これは、低温工程が可能であって、低価の絶縁基板が使用できるからである。
ところが、水素化された非晶質シリコンは、原子配列が無秩序であるために、弱い結合(weak Si-Si bond)及びダングリングボンド(dangling bond)が存在して、光の照射や電場の印加時、準安定状態に変化され、薄膜トランジスタ素子として活用時、安定性が問題になっており、電気的特性(低い電界効果の移動度:01〜10cm2/V・s)が良くないので、駆動回路としては、使用し難い。
一方、ポリシリコンは、非晶質シリコンに比べて、電界効果と移動度が大きいので、基板上に、駆動回路が形成できて、ポリシリコンを利用して、基板に直接駆動回路を形成すると、実装が大変簡単になり、液晶パネルがさらにコンパクトに製作できる長所がある。
図1に示したように、第1基板10は、表示領域D1と非表示領域D2で定義されて、表示領域D1には、多数の画素領域Pがマトリックス状に位置して、各画素ごとにスイッチング素子T及びこれに連結された画素電極17が構成される。
また、画素領域Pの一側に沿って延長されたゲート配線12と、これとは垂直に交差するデータ配線14が構成される。
ゲート駆動回路部16及びデータ駆動回路部18は、外部から入力された信号を調節し、各々ゲート配線12及びデータ配線14を通じて画素部Pに、ディスプレーコントロール信号及びデータ信号を供給するための装置である。
従って、ゲート駆動回路部16及びデータ駆動回路部18は、入力される信号を適切に出力させるために、一般的には、インバーターであるCMOS(Complementary Metal-Oxide Semiconductor)構造の薄膜トランジスタで構成される。
このように、非表示領域の駆動回路部を構成するCMOS素子は、n型及びp型の多結晶薄膜トランジスタの組合で構成されて、表示領域のスイッチング素子は、n型及びp型の多結晶薄膜トランジスタで構成される。
図2に示したように、基板30の一面に、第1方向に、ゲート配線GLが構成されて、ゲート配線GLと交差して、画素領域Pを定義するデータ配線DLが構成される。
ゲート配線GL及びデータ配線DLの交差部には、ゲート電極52とアクティブ層(38、多結晶シリコン層)と、ソース電極74aとドレイン電極74bとで構成された多結晶の薄膜トランジスタTが構成されて、画素領域Pには、ドレイン電極74bと接触する画素電極82が構成される。
また、画素領域Pには、第1ストレージ電極40、第2ストレージ電極54、第3ストレージ電極76で形成されたストレージキャパシターCstが構成される。
前述のような構成は、液晶パネルの表示領域の一部を示しており、このような形状が連続され表示領域を構成する。
駆動回路(図示せず)は、多結晶薄膜トランジスタTの組合によって構成されて、駆動の特性が速くて、漏洩電流を有しないようにするために、n型の多結晶薄膜トランジスタTも、前述したように、CMOSトランジスタの組合によって形成することができる。
図3と図4に示したように、非表示領域D2に構成した駆動回路DCは、CMOS薄膜トランジスタTの組合によって構成されて、CMOS薄膜トランジスタTは、n型の薄膜トランジスタTnとp型の薄膜トランジスタTpの組合によって構成される。
表示領域D1に構成された単一画素領域Pは、スイッチング素子Tsと、これと接触しながら画素領域P全面に形成された画素電極82と、補助容量部であるストレージキャパシターCstが形成される。
この時、表示領域Pに使用するスイッチング素子Tsは、n型または、p型の多結晶薄膜トランジスタを使用するが、一般的には、n型の多結晶薄膜トランジスタを使用する。
このような構成は、領域を拡大しなくても、補助容量がさらに確保できる長所がある。
以下、工程図面を参照して、従来による駆動回路一体型の液晶表示装置用アレイ基板の製造方法を説明する。
図5Aと図6Aと図7Aに示したように、第1基板30に表示領域D1と非表示領域D2が定義されて、表示領域D1には、多数の画素領域Pが定義される。
この時、非表示領域D2に、便宜上、第1領域A1と第2領域A2を定義して、画素領域Pに、第3領域A3と第4領域A4を定義する。
前述したように、第1ないし第4領域A1、A2、A3、A4が定義された第1基板30の一面に、絶縁物質を蒸着してバッファ層32を形成し、バッファ層32の上部に非晶質シリコン(a−Si:H)を蒸着した後、結晶化する工程を行う。一般的には、レーザーを利用して結晶化を行う。
結晶化工程によって結晶化された層をパターンし、第1領域A1と第2領域A2と第3領域A3に、アクティブ層として機能する第1ないし第3多結晶半導体層34、36、38を形成して、第4領域A4に、第1ストレージ電極として機能する第4多結晶半導体層40を形成する。
この時、第3多結晶半導体層38と第4多結晶半導体層40は、一体に形成することができる。
図5Bと図6Bと図7Bに示したように、第1ないし第4多結晶半導体層34、36、38、40が形成された基板30全面に、フォトレジストを塗布した後、第2マスク工程によってパターンし、第1領域A1と第2領域A2及び第3領域A3を遮蔽する第1フォトレジストパターン42を形成する。
第1フォトレジストパターン42によって遮蔽されない第4領域A4の第4多結晶半導体層40の表面に、n+イオンをドーピングする工程を行う。
第4多結晶半導体層40は、電極の役割をして、低い抵抗を有するために、イオン(nまたは、p型のイオン)をドーピングする工程を行う。イオンドーピング工程が完了されると、第1フォトレジストパターン42を除去する工程を行う。
図5Cと図6Cと図7Cに示したように、第4A4の第4多結晶半導体層40にイオンをドーピングする工程後、第1ないし第4多結晶半導体層34、36、38、40が形成された基板30にゲート絶縁膜46を形成する。
ゲート絶縁膜46は、窒化シリコンSiNxと酸化シリコンSiO2を含む無機絶縁物質グループのうちから選択された1つ以上の物質を蒸着して形成する。
ゲート絶縁膜46が形成された基板30全面に、導電性金属を蒸着して第3マスク工程によってパターンし、第1ないし第3多結晶半導体層34、36、38の中心に対応する上部に第1ないし第3ゲート電極48、50、52を形成して、第4領域A4の第4多結晶半導体層40に対応する上部に第2ストレージ電極54を形成すると同時に、第3領域A3に構成した第3ゲート電極52から延長され、画素領域Pの一側に位置するようにゲート配線GLを形成して、第2ストレージ電極54から延長され画素領域Pを横切るストレージ配線SLを形成する。
図5Dと図6Dと図7Dに示したように、第1ないし第3電極48、50、52と第2ストレージ電極54とゲート配線(図示せず)が形成された第1基板30全面にフォトレジストを塗布した後、第4マスク工程によってパターンし、第1領域A1を覆う第2フォトレジストパターン56を形成する。
第2フォトレジストパターン56間に露出された第2領域A2と第3領域A3にn+イオンをドーピングする工程を行う。
第2領域A2と第3領域A3の第2半導体層36と第3半導体層38領域の第2ゲート電極50と第3ゲート電極52の周辺に露出された表面にn+イオンがドーピングされて、イオンがドーピングされた領域は、抵抗性接触(ohmic contact)の特性を有する。
前述したような第4マスク工程が完了すると、第2フォトレジストパターン56を除去する工程を行う。
図5Eと図6Eと図7Eに示したように、第1ないし第3ゲート電極48、50、52と第2ストレージ電極54が形成された第1基板30にフォトレジストを塗布した後、第5マスク工程によってパターンし、第2領域A2と第3領域A3及び第4領域A4を覆う第3フォトレジストパターン58を形成する。
ここで、第4領域A4は、もう第2ストレージ電極54が形成された状態であるので、フォトレジストパターンを形成しなくても良い。
第1領域A1の露出された第1半導体層34のゲート電極48の周辺に露出された表面にp+イオンをドーピングする工程を行う。この時、イオンがドーピングされた領域は、前述したように、抵抗性接触(ohmic contact)の特性を有する。
前述したように、第1ないし第3半導体層34、36、38にイオンをドーピングして抵抗性接触領域(以下、オーミックコンタクト領域と称する。)の形成工程が行われれた第1基板30に、窒化シリコンSiNxと酸化シリコンSiO2を含む無機絶縁物質グループのうちから選択された1つを蒸着して層間絶縁膜60を形成する。
層間絶縁膜60とその下部のゲート絶縁膜46を第6マスク工程によってパターンし、第1ないし第3半導体層34、36、38のオーミックコンタクト領域を各々露出する多数のコンタクトホール62a、62b、64a、64b、66a、66bを形成する。
第1ないし第3半導体層34、36、38のオーミックコンタクト領域の一部を露出する層間絶縁膜60が形成された基板30全面に、クロムCr、モリブデンMo、タングステンW、銅Cu、アルミニウム合金AlNd等を含む伝導性金属グループのうちから選択された1つを蒸着してパターンし、露出されたオーミックコンタクト領域と各々接触する多数のソース電極70a、72a、74aと多数のドレイン電極70b、72b、74bを形成する。
この時、第3領域A3に構成したドレイン電極74bから第4領域A4に延長された延長部をさらに形成して、これは、第3ストレージ電極76としての役割をする。また、表示領域D1の第3領域A3に形成したソース電極74aから延長され、ゲート配線GLと交差して画素領域Pの一側に延長されたデータ配線DLを形成する。
前述した第1ないし第7マスク工程によって、非表示領域D2には、p型の多結晶薄膜トランジスタとn型の多結晶薄膜トランジスタの組合であるCMOS素子が形成され、表示領域D1の第3領域A3には、n型の多結晶薄膜トランジスタが形成され、第4領域A4には、第1ないし第3ストレージ電極40、54、76で構成された第1ストレージキャパシターC1及び第2ストレージキャパシターC2が形成される。
図5Hと図6Hと図7Hに示したように、各領域A1、A2、A3ごとに多数のソース電極70a、72a、74aと多数のドレイン電極70b、72b、74bが形成された第1基板30全面に、前述した絶縁物質グループのうちから選択された1つ以上の物質を蒸着して保護層78を形成する。
保護層78を第8マスク工程によってパターンし、第3領域A3のドレイン電極74bまたは、第3ストレージ電極76を露出するドレインコンタクトホール80を形成する。
図5Iと図6Iと図7Iに示したように、保護層78が形成された第1基板30全面に、インジウムースズーオキサイドITOとインジウムージンクーオキサイドIZOを含む透明な伝導性金属グループのうちから選択された1つを蒸着して、第9マスク工程によってパターンし、ドレイン電極74bまたは、これに延長された第3ストレージ電極76と接触しながら画素領域Pに位置する画素電極82を形成する。
以上、前述したような第1ないし第9マスク工程によって、従来による駆動回路一体型の液晶パネルの薄膜トランジスタアレイ基板を製作することができる。
また、層間絶縁膜の形成段階は、酸化シリコンで構成される第1層間絶縁膜を形成する段階と;第1層間絶縁膜上に、窒化シリコンで構成される第2層間絶縁膜を形成する段階を含み、第1層間絶縁膜が形成された基板を加熱する段階をさらに含む。
また、工程が単純化されることによって、不良発生確率を低め、生産収率が改善される。
図8に示したように、第1基板100上に、一方向に延長されたゲート配線GLと、ゲート配線GLと垂直に交差して画素領域Pを定義するデータ配線DLを構成する。
ゲート配線GLとデータ配線DLの交差地点には、スイッチング素子である多結晶薄膜トランジスタTsを構成して、画素領域Pには、画素電極184を構成する。
多結晶薄膜トランジスタTsは、多結晶シリコン層である半導体層116と、ゲート電極148とソース電極174とドレイン電極176を含み、画素電極184は、ドレイン電極176と接触するように構成する。
また、ソース電極174及びドレイン電極176は、透明電極層174a、176aと伝導性金属層174b、176bが積層された形状であると同時に、第3ストレージ電極182も透明電極層178aと伝導性金属層178bが積層された形状であって、この時、第3ストレージ電極の透明電極層178aは、画素電極184と一体に構成される。
以下、断面構成を参照して、前述した構成を含む駆動回路一体型の液晶表示装置用アレイ基板の構成を察する。
図9と図10に示したように、駆動回路一体型の液晶表示装置用アレイ基板の第1基板100は、表示領域D1と非表示領域D2に区分される。
非表示領域D2には、n型の多結晶薄膜トランジスタである第1薄膜トランジスタT(n)とp型の多結晶薄膜トランジスタである第2薄膜トランジスタT(p)の組合であるCMOSで構成された駆動回路を形成する。
表示領域D1には、スイッチング素子である第3薄膜トランジスタTsと、多結晶半導体層118と補助電極124が積層された第1ストレージ電極S1と、第2ストレージ電極150と、透明電極層178aと伝導性金属層178bが積層された第3ストレージ電極182を含むストレージキャパシターCstが形成される。また、画素領域Pごとにスイッチング素子Tsと接触する画素電極184が形成される。
以下、工程図面を参照して、本発明による駆動回路一体型の液晶表示装置用アレイ基板の製造工程を説明する。
図11Aと図12A図13Aに示したように、第1基板100に、表示領域D1と非表示領域D2が定義されて、表示領域D1には、多数の画素領域Pが定義される。また、非表示領域D2には、第1領域A1と第2領域A2を定義して、画素領域Pに、第3領域A3と第4領域A4を定義する。
この時、第1領域A1は、第1薄膜トランジスタT(p)が形成される領域であって、第2領域A2は、第2薄膜トランジスタT(n)が形成される領域である。さらに、第3領域A3は、スイッチング素子である第3薄膜トランジスタTsが形成される領域であって、第4領域A4は、ストレージキャパシターCstが形成される領域である。
バッファ層102は、窒化シリコンSiNxと酸化シリコンSiNxを含む無機絶縁物質グループのうちから選択された1つまたは、それ以上の物質を蒸着して形成する。
多結晶シリコン層104は、不純物を含まない純粋非晶質シリコン(a-Si:H)を蒸着した後、脱水素工程及び結晶化工程を行って形成する。
第1伝導性金属層106が形成された基板100全面に、フォトレジストを塗布して第1フォトレジスト層108を形成する。
第1フォトレジスト層108と離隔された上部に、透過部TAと遮断部BAと半透過部HTAで構成されたマスクM1を位置させる。遮断部BAは、第4領域A4に対応するようにして、半透過部HTAは、第1領域A1と第2領域A2と第3領域A3に対応するようにして、透過部TAは、その他の領域に対応するようにする。
この時、マスクM1は、第1フォトレジスト層108の位置によって強度の異なる光を照射して、部分的にフォトレジスト層を露光し、特に、半透過部HTAは、光の回折による光強度の減少を利用して下部の感光層が表面から一部だけ露光されるようにすることを特徴とする。
第1フォトレジストパターン110a及び第2フォトレジストパターン110bをアッシングする工程を行う。
第1領域A1と第2領域A2と第3領域A3に対応して露出された第1ないし第3金属パターン106a、106b、106cを除去する工程を行う。
以上、前述した第1マスク工程によって、第1領域A1と第2領域A2と第3領域A3に、第1ないし第3多結晶半導体層112、114、116が形成できて、第4領域A4に、第3多結晶半導体層116と一体に構成された第4多結晶半導体層118と、補助電極124を積層して形成することができる。この時、第4多結晶半導体層118と第4多結晶半導体層118上に形成された補助電極124は、第1ストレージ電極としての役割をする。
図11Fと図12Fと図13Fに示したように、第4領域A4に、補助電極124が形成された第1基板100全面に、ゲート絶縁膜128と第2伝導性金属層130を積層して、第2伝導性金属層130上に、フォトレジストを塗布して第2フォトレジスト層132を形成する。
第2マスクで第2フォトレジスト層132を露光して現像する工程を行う。
第1領域A1の第1半導体層112の上部には、第1ゲート電極136が形成されて、第2領域A2の第2半導体層114の上部には、第4金属パターン138が残される。また、第3領域A3及び第4領域A4には、第5金属パターン140が残る。
この時、第1領域A1の第1半導体層112を第1アクティブ領域B1と、第1アクティブ領域B1の両側の第2アクティブ領域B2とで定義すると、第1ゲート電極136は、第1アクティブ領域B1に対応するように形成する。
前述した工程で、第5金属パターン140の一側と他側に連結されたゲート配線GLとストレージ配線SLを形成する。
第4ないし第6フォトレジストパターン134a、134b、134cを除去する工程を行う。
図11Hと図12Hと図13Hに示したように、第1領域A1に、第1ゲート電極136と、第2領域A2に、第4金属パターン138と、第3領域A3及び第4領域A4に、第5金属パターン140が形成された第1基板100全面に、p+イオンドーピング工程を行う。
第1領域A1に構成した第1半導体層112の第2アクティブ領域B2に、p+イオンドーピングされオーミックコンタクト領域が形成される。
図11Iと図12Iと図13Iに示したように、第1ゲート電極136と第4金属パターン及び第5金属パターン(図11Hの136、138)及び第6金属パターン(図13Hの140)が形成された第1基板100全面に、第3フォトレジスト層(図示せず)を形成し第3マスク工程によってパターンし、第1領域A1を覆う第7フォトレジストパターン142aを形成して、第2領域A2に、第8フォトレジストパターン142bとその下部の第2ゲート電極146を形成する。また、第3領域A3に、第9フォトレジストパターン142cとその下部の第3ゲート電極148を形成して、第4領域A4に、第10フォトレジストパターン142dとその下部の第2ストレージ電極150を形成する。
この時、第2領域A2の第2半導体層114に、第3アクティブ領域B3と、第3アクティブ領域B3の両側の第4アクティブ領域B4と、第4アクティブ領域B4と第3アクティブ領域B3間に、第5アクティブ領域B5を定義して、また、第3領域A3の第3半導体層116に、第3アクティブ領域B3と、第3アクティブ領域B3の両側の第4アクティブ領域B4と、第4アクティブ領域B4と第3アクティブ領域B3間に、第5アクティブ領域B5を定義する。そうすると、第2ゲート電極146は、第3アクティブ領域B3及び第5アクティブ領域B5に対応して、第3ゲート電極148は、第6アクティブ領域B6及び第8アクティブ領域B8に対応する。
第7ないし第10フォトレジストパターン142a、142b、142c、142dをそのまま置いた状態で、第1基板100全面に、n+イオンドーピング工程を行う。
第8フォトレジストパターン142bと第9フォトレジストパターン142cによって遮れない第2多結晶半導体層114及び第3多結晶半導体層116の第4アクティブ領域B4及び第7アクティブ領域B7に、n+イオンドーピングされて、この部分は、オーミックコンタクト領域になる。
この時、補助電極124の周辺に露出された第4多結晶半導体層の表面にも、n+イオンドーピングされる。
図11Jと図12Jと図13Jに示したように、第1ないし第4領域(A1、A2、A3、A4)に残された第7ないし第10フォトレジストパターン142a、142b、142c、142dをアッシング(ashing)する工程を行う。
アッシング工程は、乾式エッチング工程と類似であって、第7ないし第10フォトレジストパターン142a、142b、142c、142dを完全に除去する目的よりは、周辺の一部だけを除去して下部金属層の一部を露出するためである。
従って、本工程では、フォトレジストパターンのアッシングによって、第2半導体層114の第4アクティブ領域B4に対応する上部の第2ゲート電極146と、第3半導体層の第8アクティブ領域B8に対応する上部の第3ゲート電極148を露出する。この時、第2ストレージ電極150及びゲート配線GLとストレージ配線SLの周辺も一部露出される。
以後、工程によって露出された第2ゲート電極146及び第3ゲート電極148の一部を除去する工程を行う。
図11Kと図12Kと図13Kに示したように、前述した工程で、第2領域A2と第3領域A3に位置した第2ゲート電極146及び第3ゲート電極148の周辺一部が除去された部分に対応する第2多結晶半導体層114及び第3多結晶半導体層116の第3アクティブ領域B3にn-イオンをドーピングする工程を行い、低ドーピング領域を形成する。低ドーピング領域を形成する理由は、チャンネル(第3アクティブ領域及び第6アクティブ領域)に近接した領域で、熱電子效果によって発生する漏洩電流特性を最小化するためである。
第2多結晶半導体層114及び第3多結晶半導体層116に低ドーピング領域を形成した後、第1ないし第4領域A1、A2、A3、A4の第7ないし第10フォトレジストパターン142a、142b、142c、142dを除去する工程を行う。
図11Lと図12Lと図13Lに示したように、第1ないし第3領域A1、A2、A3に、各々第1ないし第3ゲート電極136、146、148が形成されて、第4領域A4に、第2ストレージ電極150が形成された第1基板100全面に、酸化シリコンSiO2を蒸着した第1層間絶縁膜152aと、第1層間絶縁膜152aの上部に、窒化シリコンSiNxを蒸着して形成した第2層間絶縁膜152aで構成された層間絶縁膜152を形成する。
層間絶縁膜152が形成された第1基板100全面に、フォトレジストを塗布した後、第4マスク工程によってパターンし、第1ないし第3半導体層112、114、116のオーミックコンタクト領域を各々露出する第7ないし第12コンタクトホール154a、154b、156a、156b、158a、158bを形成する。
すなわち、第7コンタクトホール154a及び第8コンタクトホール154bは、第1半導体層112の第2アクティブ領域(図11GのB2)を露出し、第9コンタクトホール156a及び第10コンタクトホール156bは、第2半導体層114の第4アクティブ領域(図11KB4)を露出して、第11コンタクトホール158a及び第12コンタクトホール158bは、第3半導体層114の第7アクティブ領域(図13KのB7)を露出する。
前述した工程で、第1層間絶縁膜152aを形成した後、第1基板100を熱処理する工程を行うことができる。
さらに、第7ないし第12コンタクトホール154a、154b、156a、156b、158a、158bを形成しながら第3半導体層118の第12コンタクトホール158bの代りに、補助電極124の周辺に露出された第4半導体層118または、補助電極124を露出してコンタクトホールを形成することもできる。これが可能な理由は、第3半導体層116と第4半導体層118が一体に形成され同一な信号が流れる構造で形成されたためである。
図11Mと図12Mと図13Mに示したように、層間絶縁膜152が形成された第1基板100全面に、透明電極層160と第3伝導性金属層162と第4フォトレジスト層164を積層して形成する。
透明電極層160は、インジウムースズーオキサイドITOとインジウムージンクーオキサイドIZOを含む透明な物質グループのうちから選択された1つまたは、それ以上を蒸着して形成し、第3伝導性金属層162は、前述した伝導性金属物質グループのうちから選択された1つまたは、それ以上の物質を蒸着して形成する。
第4フォトレジスト層164は、フォトレジスト(ポジティブ型、positive type)を塗布して形成する。
第4フォトレジスト層164が形成された第1基板100と離隔された上部に、透過部TAと半透過部HTAと遮断部BAで構成された第5マスクM5を位置させる。
この時、透過部TAは、第1ないし第3領域A1、A2、A3に構成された第1ないし第3ゲート電極136、146、148に対応して、半透過部HTAは、第3領域A3及び第4領域A4を除いた画素領域Pに対応して位置する。また、遮断部BAは、第1ないし第3領域A1、A2、A3のうち、第1ないし第3ゲート電極136、146、148で覆われてない領域と、第4領域A4に対応して位置するようにする。
第5マスクM5の上部に光(紫外線)を照射して、下部の第4フォトレジスト層164を部分的に露光する工程を行う。
露光された部分を現像して第3伝導性金属層162上に、第11ないし第15フォトレジストパターン180a、180b、180c、180d、180eを形成する。第11フォトレジストパターン180aは、第7コンタクトホール及び第8コンタクトホール(図11Lの154a、154b)に対応されて形成され、第12フォトレジストパターン180bは、第9コンタクトホール及び第10コンタクトホール(図11Lの156a、156b)に対応されて形成される。第13フォトレジストパターン180cは、第11コンタクトホール(図13Lの158a)に対応されて、第14フォトレジストパターン180dは、第12コンタクトホール(図13Lの158b)に対応される。また、第15フォトレジストパターン180eは、第14フォトレジストパターン180dから延長され、画素領域Pに形成されて、第11ないし第14フォトレジストパターン180a、180b、180c、180dに比べて低い高さを有する。
第11ないし第14フォトレジストパターン180a、180b、180c、180d間の第3伝導性金属層162と透明電極層160を除去する。
前述した工程で、第3領域A1の透明電極パターン174aと不透明電極パターン174bで画素領域Pの一側に沿って延長されたデータ配線DLを形成する。
図11Oと図12Oと図13Oに示したように、アッシング工程後、第11ないし第14フォトレジストパターン180a、180b、180c、180dは、表面から一部だけが除去された状態になって、周辺が除去され下部の不透明電極パターン166b、168b、170b、172b、174b、176bが一部露出されて、第15フォトレジストパターン180eは、完全に除去され下部の不透明電極パターン184bが露出される。
露出された不透明電極パターン166b、168b、170b、172b、174b、176b、178bを除去する工程を行い、第11ないし第15フォトレジストパターン180a、180b、180c、180d、180eを除去する。
前述したように、5マスク工程によって本発明による駆動回路一体型の液晶表示装置用アレイ基板が製作できる。
112:第1半導体層
114:第2半導体層
116:第3半導体層
118:第4半導体層
124:補助電極
136:第1ゲート電極
146:第2ゲート電極
148:第3ゲート電極
S1:第1ストレージ電極
150:第2ストレージ電極
182:第3ストレージ電極
184:画素電極
Claims (24)
- 表示領域と、前記表示領域の周辺の非表示領域を含む基板と;
前記非表示領域に形成された駆動回路と;
前記表示領域に形成された第1薄膜トランジスタと;
第1半導体層と前記第1半導体層の上部の補助電極で構成された第1ストレージ電極と、前記第1ストレージ電極の上部の第2ストレージ電極と、透明電極パターンと前記透明電極パターンの上部の第1金属パターンとで構成された前記第2ストレージ電極の上部に形成される第3ストレージ電極とを含む、前記表示領域に形成されたストレージキャパシターと;
相互に交差して前記表示領域に画素領域を定義するゲート配線及びデータ配線と;
前記第1薄膜トランジスタに連結された、前記画素領域に形成される画素電極とを含むことを特徴とする液晶表示装置用アレイ基板。 - 前記第1薄膜トランジスタは、第1領域と前記第1領域の両側面の第2領域と前記第2領域の両側面の第3領域とを有する第2半導体層、前記ゲート配線から延長された第1ゲート電極、前記データ配線から延長された第1ソース電極、及び前記第1ソース電極と離隔された第1ドレイン電極を含み、前記第2領域にはn-イオンがドーピングされ、前記第3領域にはn+イオンがドーピングされており、前記第1ソース電極及び第1ドレイン電極各々は前記第3領域と接触することを特徴とする請求項1に記載の液晶表示装置用アレイ基板。
- 前記第1ソース電極及び第1ドレイン電極の各々は、透明電極と前記透明電極の上部の不透明電極とを含むことを特徴とする請求項2に記載の液晶表示装置用アレイ基板。
- 前記第1半導体層は、前記第2半導体層と同一層に形成されて、前記第2半導体層から延長されることを特徴とする請求項2に記載の液晶表示装置用アレイ基板。
- 前記第1ソース電極及び第1ドレイン電極は、前記第3ストレージ電極と同一層に形成されることを特徴とする請求項2に記載の液晶表示装置用アレイ基板。
- 前記駆動回路は、第2薄膜トランジスタと第3薄膜トランジスタとを含むことを特徴とする請求項1に記載の液晶表示装置用アレイ基板。
- 前記第2薄膜トランジスタは、第4領域と前記第4領域の両側面の第5領域とを有する第2半導体層、第2ゲート電極、第2ソース電極、及び第2ドレイン電極を含み、前記第4領域にはp+イオンがドーピングされ、前記第2ソース電極及び第2ドレイン電極の各々は前記第5領域と接触することを特徴とする請求項6に記載の液晶表示装置用アレイ基板。
- 前記第2ソース電極及び第2ドレイン電極の各々は、透明電極と前記透明電極の上部の不透明電極とを含むことを特徴とする請求項7に記載の液晶表示装置用アレイ基板。
- 前記第1半導体層は、前記第3半導体層と同一層に形成されることを特徴とする請求項7に記載の液晶表示装置用アレイ基板。
- 前記第2ソース電極及び第2ドレイン電極は、前記第3ストレージ電極と同一層に形成されることを特徴とする請求項7に記載の液晶表示装置用アレイ基板。
- 前記第3薄膜トランジスタは、第6領域と前記第6領域の両側面の第7領域と前記第7領域の両外側面の第8領域を有する第4半導体層、第3ゲート電極、第3ソース電極、及び第3ドレイン電極を含み、前記第7領域にはn-イオンがドーピングされ、前記第8領域にはn+イオンがドーピングされており、前記第3ソース電極及び第3ドレイン電極の各々は前記第8領域に接触することを特徴とする請求項6に記載の液晶表示装置用アレイ基板。
- 前記第3ソース電極及び第2ドレイン電極の各々は、透明電極と前記透明電極の上部の不透明電極とを含むことを特徴とする請求項11に記載の液晶表示装置用アレイ基板。
- 前記第1半導体層は、前記第4半導体層と同一層に形成されることを特徴とする請求項11に記載の液晶表示装置用アレイ基板。
- 前記第3ソース電極及び第3ドレイン電極は、前記第3ストレージ電極と同一層に形成されることを特徴とする請求項11に記載の液晶表示装置用アレイ基板。
- 表示領域と、前記表示領域の周辺の非表示領域とを有する基板において、前記非表示領域に、第1領域及び前記第1領域の側面の第2領域を有する第1半導体層、及び第3領域と前記第3領域の両側面の第4領域と前記第4領域の両外側面の第5領域とを有する第2半導体層を形成し、前記表示領域に、第6領域と前記第6領域の両側面の第7領域と前記第7領域の両外側面の第8領域とを有する第3半導体層、第4半導体層、及び前記第4半導体層の上部の補助電極で構成される第1ストレージ電極を形成する段階と;
前記第1半導体層の上部に、前記第2領域を露出させる第1ゲート電極と、前記第2半導体層を覆う第1金属パターンと、前記第3半導体層及び補助電極を覆う第2金属パターンと、ゲート配線とを形成する段階と;
前記第2領域にp+イオンをドーピングする段階と;
前記第1金属パターンをエッチングして前記第2半導体層の第3領域に対応する第2ゲート電極を、前記第2金属パターンをエッチングして前記第3半導体層の第6領域に対応する第3ゲート電極を、そして前記第1ストレージ電極の上部に第2ストレージ電極を形成する段階と;
前記第5領域及び第8領域にn+イオンを、前記第4領域及び第7領域にn-イオンをドーピングする段階と;
前記第1ないし第3ゲート電極及び前記第2ストレージ電極の上部に、前記第2領域を露出させる第1コンタクトホール及び第2コンタクトホールと、前記第5領域を露出させる第3コンタクトホール及び第4コンタクトホールと、前記8領域を露出させる第5コンタクトホール及び第6コンタクトホールとを含む層間絶縁膜を形成する段階と;
前記第1コンタクトホール及び第2コンタクトホールを通じて前記第2領域と各々接触する第1ソース電極及び第1ドレイン電極と、前記第3コンタクトホール及び第4コンタクトホールを通じて前記第5領域と各々接触する第2ソース電極及び第2ドレイン電極と、前記第5コンタクトホール及び第6コンタクトホールを通じて前記第8領域と各々接触する第3ソース電極及び第3ドレイン電極と、前記第3ドレイン電極から延長した、前記第2ストレージ電極の上部に位置する第3ストレージ電極と、前記ゲート配線と交差して前記表示領域に画素領域を定義するデータ配線と、前記第3ストレージ電極から延長した、前記画素領域に位置する画素電極とを形成する段階とを含むことを特徴とする液晶表示装置用アレイ基板の製造方法。 - 前記第1ないし第3ソース電極と前記第1ないし第3ドレイン電極と前記第3ストレージ電極とは透明電極と不透明電極を含み、前記画素電極は前記第3ドレイン電極の透明電極から延長されることを特徴とする請求項15に記載の液晶表示装置用アレイ基板の製造方法。
- 前記層間絶縁膜を形成する段階は、
酸化シリコンで構成される第1層間絶縁膜を形成する段階と;
前記第1層間絶縁膜上に、窒化シリコンで構成される第2層間絶縁膜を形成する段階とを含むことを特徴とする請求項15に記載の液晶表示装置用アレイ基板の製造方法。 - 前記第1層間絶縁膜が形成された基板を加熱する段階をさらに含むことを特徴とする請求項17に記載の液晶表示装置用アレイ基板の製造方法。
- 前記第1ないし第4半導体層と前記第1ストレージ電極を形成する段階は、
多結晶シリコン層と、第1伝導性金属層と、第1フォトレジスト層とを形成する段階と;
第1部分と、前記第1部分の透過率より小さい透過率を有する第2部分と、前記第2部分の透過率より小さい透過率を有する第3部分とで構成される第1マスクを前記第1フォトレジスト層の上部に配置する段階と;
前記第1フォトレジスト層を露光及び現像することによって、第1フォトレジストパターンと第2フォトレジストパターン間と前記第2フォトレジストパターンと第3フォトレジストパターン間とで前記第1伝導性金属層が露出するように、前記非表示領域に、相互に離隔する前記第1フォトレジストパターン及び第2フォトレジストパターンを、前記表示領域に、前記第3フォトレジストパターンと前記第3フォトレジストパターンとから延長した、前記第1ないし第3フォトレジストパターンより高い高さを有する第4フォトレジストパターンを形成する段階と;
前記第1フォトレジストパターン及び第2フォトレジストパターンの間と前記第2フォトレジストパターン及び第3フォトレジストパターンの間との第1伝導性金属層及び前記多結晶シリコン層を除去することによって、前記第1フォトレジスト層の下部の第1金属パターン及び第1半導体層と、前記第2フォトレジストパターンの下部の第2金属パターン及び第2半導体層と、前記第3フォトレジストパターンの下部の第3金属パターン及び第3半導体層と、前記第4フォトレジストパターンの下部の補助電極及び第4半導体層とを形成する段階と;
前記第1ないし第3フォトレジストパターンをアッシングして、前記第1ないし第3金属パターンを露出させる段階と;
前記第1ないし第3金属パターン及び前記第4フォトレジストパターンを除去する段階とを含むことを特徴とする請求項15に記載の液晶表示装置用アレイ基板の製造方法。 - 前記基板と前記多結晶シリコン層との間にバッファ層を形成する段階をさらに含むことを特徴とする請求項19に記載の液晶表示装置用アレイ基板の製造方法。
- 前記第1ゲート電極、前記第1金属パターン及び第2金属パターンを形成する段階は、
前記第1ないし第3半導体層と前記補助電極上に、ゲート絶縁膜と第2伝導性金属層と第2フォトレジスト層とを形成する段階と;
第4部分と前記第4部分より大きい透過率を有する第5部分とで構成された第2マスクを利用して前記第2フォトレジスト層を露光及び現像することによって、前記第1半導体層より小さい大きさの第5フォトレジストパターンと、前記第2半導体層に対応する第6フォトレジストパターンと、前記第3半導体層及び第4半導体層に対応する第7フォトレジストパターンとを形成する段階と;
前記第5フォトレジストパターン及び第6フォトレジストパターン間と前記第6フォトレジストパターン及び第7フォトレジストパターン間との第2伝導性金属層を除去することによって、前記第1ゲート電極と、前記第1金属パターン及び第2金属パターンとを形成する段階を含むことを特徴とする請求項15に記載の液晶表示装置用アレイ基板の製造方法。 - 前記第2ゲート電極及び第3ゲート電極と前記第2ストレージ電極とを形成する段階と、前記第5領域及び第8領域と前記第4領域及び第7領域とをドーピングする段階とは、
前記第1ゲート電極と前記第1金属パターン及び第2金属パターンの上に第3フォトレジスト層を形成する段階と;
第3マスクを利用して前記第3フォトレジスト層を露光及び現像することによって、前記第1半導体層を覆う第8フォトレジストパターンと、前記第2半導体層の第3領域及び第4領域に対応する第9フォトレジストパターンと、前記第3半導体層の第6領域及び第7領域に対応する第10フォトレジストパターンと、前記第4半導体層を覆う第11フォトレジストパターンとを形成する段階と;
前記第8ないし第11フォトレジストパターン間の前記第1金属パターン及び第2金属パターンを除去する段階と;
前記第2半導体層の第5領域及び前記第3半導体層の第8領域にn+イオンをドーピングする段階と;
前記第8ないし第11フォトレジストパターンをアッシングすることによって、前記第2半導体層の第4領域に対応する前記第2金属パターンと、前記第3半導体層の第7領域に対応する前記第2金属パターンと、前記補助電極に対応するように前記第2金属パターンの両一端を露出させる段階と;
前記第8ないし第11フォトレジストパターンをアッシングする段階によって露出された第1金属パターン及び第2金属パターンを除去することにより、前記第2半導体層の第3領域に対応する第2ゲート電極と、前記第3半導体層の第6領域に対応する第3ゲート電極と、前記補助電極に対応する第2ストレージ電極とを形成する段階と;
前記第2半導体層の第4領域と前記第3半導体層の第7領域にn-イオンをドーピングする段階と;
前記第8ないし第11フォトレジストパターンを除去する段階とを含むことを特徴とする請求項15に記載の液晶表示装置用アレイ基板の製造方法。 - 前記第1ないし第3ソース電極と前記第1ないし第3ドレイン電極と前記第3ストレージ電極と前記画素電極とを形成する段階は、
前記層間絶縁膜上に、透明電極層と、第3伝導性金属層と、第4フォトレジスト層を形成する段階と;
前記第4フォトレジスト層上に、第6部分と、前記第6部分より小さい透過率を有する第7部分と、前記第7部分より小さい透過率を有する第8部分とで構成された第4マスクを配置する段階と;
前記第4マスクを利用して前記第4フォトレジスト層を露光及び現像することによって、前記層間絶縁膜の第1コンタクトホール及び第2コンタクトホールの上部に第12フォトレジストパターンを、前記層間絶縁膜の第3コンタクトホールと第4コンタクトホールの上部に第13フォトレジストパターンを、前記層間絶縁膜の第5コンタクトホールと第6コンタクトホールの上部に第14フォトレジストパターンを、前記第2ストレージ電極の上部に第15フォトレジストパターンを、そして前記画素領域に第12ないし第15フォトレジストパターンより低い高さを有する、前記第15フォトレジストパターンから延長される第16フォトレジストパターンを形成する段階と;
前記第12ないし第15フォトレジストパターン間の第3伝導性金属層と透明電極層を除去することによって、前記第1コンタクトホール及び第2コンタクトホールを通じて第1半導体層の第2領域と各々接触する前記第1ソース電極及び第1ドレイン電極と、前記第3コンタクトホール及び第4コンタクトホールを通じて第2半導体層の第5領域と各々接触する前記第2ソース電極及び第2ドレイン電極と、前記第5コンタクトホール及び第6コンタクトホールを通じて第3半導体層の第8領域と各々接触する前記第3ソース電極及び第3ドレイン電極とを形成する段階と;
前記画素領域の第3伝導性金属層が露出するように前記第12ないし第16フォトレジストパターンをアッシングする段階と;
前記画素領域の第3伝導性金属層を除去することによって、前記第2ストレージ電極の上部の第3ストレージ電極と前記画素領域に前記画素電極を形成する段階とを含むことを特徴とする請求項15に記載の液晶表示装置用アレイ基板の製造方法。 - 前記第3ドレイン電極と第3ストレージ電極は透明電極と不透明電極を含み、前記画素電極は前記透明電極から延長されることを特徴とする請求項23に記載の液晶表示装置用アレイ基板の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050106840A KR101151799B1 (ko) | 2005-11-09 | 2005-11-09 | 액정표시장치용 어레이기판과 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007133364A true JP2007133364A (ja) | 2007-05-31 |
JP4567634B2 JP4567634B2 (ja) | 2010-10-20 |
Family
ID=38003368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006176575A Expired - Fee Related JP4567634B2 (ja) | 2005-11-09 | 2006-06-27 | 液晶表示装置用アレイ基板とその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7532263B2 (ja) |
JP (1) | JP4567634B2 (ja) |
KR (1) | KR101151799B1 (ja) |
CN (1) | CN100461431C (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101250789B1 (ko) * | 2006-06-30 | 2013-04-08 | 엘지디스플레이 주식회사 | 액정표시장치의 제조방법 |
DE102006060734B4 (de) * | 2006-06-30 | 2014-03-06 | Lg Display Co., Ltd. | Flüssigkristalldisplay und Verfahren zu dessen Herstellung |
TWI351545B (en) * | 2006-10-31 | 2011-11-01 | Au Optronics Corp | Pixel structure and pixel structure of display app |
KR20080044050A (ko) * | 2006-11-15 | 2008-05-20 | 삼성전자주식회사 | 박막 트랜지스터 기판, 그 제조 방법 및 이를 구비하는액정 표시 장치 |
US7738050B2 (en) * | 2007-07-06 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device |
TWI336806B (en) | 2007-11-02 | 2011-02-01 | Au Optronics Corp | Pixel of transflective liquid crystal display array substrate and method of fabricating the same |
TWI363242B (en) | 2008-05-12 | 2012-05-01 | Au Optronics Corp | Transflective liquid crystal display panel and method of making the same |
KR101285637B1 (ko) | 2008-12-26 | 2013-07-12 | 엘지디스플레이 주식회사 | 전기영동 표시장치용 어레이 기판과 그 제조 방법 및 리페어 방법 |
CN101819361B (zh) * | 2009-02-26 | 2012-11-21 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
KR101134989B1 (ko) * | 2009-05-15 | 2012-04-09 | 엘지디스플레이 주식회사 | 어레이 기판의 제조방법 |
CN102033379B (zh) * | 2009-09-30 | 2012-08-15 | 群康科技(深圳)有限公司 | 液晶显示器与其制造方法 |
KR101113394B1 (ko) * | 2009-12-17 | 2012-02-29 | 삼성모바일디스플레이주식회사 | 액정표시장치의 어레이 기판 |
TWI392946B (zh) * | 2009-12-18 | 2013-04-11 | Au Optronics Corp | 畫素結構 |
KR101482627B1 (ko) * | 2010-06-07 | 2015-01-14 | 삼성디스플레이 주식회사 | 평판 표시 장치 및 그 제조 방법 |
US8456582B2 (en) * | 2010-09-07 | 2013-06-04 | Au Optronics Corporation | Active device, pixel structure and display panel |
US8786815B2 (en) | 2010-09-07 | 2014-07-22 | Au Optronics Corporation | Driving circuit and display panel having the same |
CN102064180A (zh) * | 2010-09-26 | 2011-05-18 | 友达光电股份有限公司 | 有源元件、像素结构以及显示面板 |
KR101822563B1 (ko) | 2010-12-08 | 2018-03-09 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
TWI417627B (zh) * | 2010-12-24 | 2013-12-01 | Au Optronics Corp | 畫素結構 |
KR20130001513A (ko) | 2011-06-27 | 2013-01-04 | 삼성디스플레이 주식회사 | 표시장치 및 그 제조방법 |
CN104094386B (zh) * | 2012-01-31 | 2017-06-23 | 夏普株式会社 | 半导体装置及其制造方法 |
KR101994657B1 (ko) * | 2012-12-12 | 2019-07-02 | 삼성디스플레이 주식회사 | 유기전계발광 표시장치 |
KR102028990B1 (ko) * | 2012-12-26 | 2019-10-07 | 엘지디스플레이 주식회사 | 유기 발광 다이오드 표시 장치 및 이의 제조 방법 |
US9012900B2 (en) | 2012-12-26 | 2015-04-21 | Lg Display Co., Ltd. | Organic light emitting diode display device and method of fabricating the same |
JP6063766B2 (ja) * | 2013-02-20 | 2017-01-18 | 株式会社ジャパンディスプレイ | 半導体装置 |
CN103646966B (zh) * | 2013-12-02 | 2016-08-31 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板及其制备方法、显示装置 |
KR102161600B1 (ko) | 2013-12-17 | 2020-10-06 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 이의 제조 방법 |
CN103943635B (zh) * | 2014-03-28 | 2017-12-05 | 京东方科技集团股份有限公司 | 阵列基板和显示装置 |
CN103941507B (zh) * | 2014-04-02 | 2017-01-11 | 上海天马微电子有限公司 | 一种阵列基板、显示面板及显示装置 |
CN104008999B (zh) * | 2014-05-26 | 2017-09-19 | 昆山国显光电有限公司 | 薄膜晶体管阵列构件、其制造方法及阵列基板 |
TWI553379B (zh) * | 2014-06-25 | 2016-10-11 | 群創光電股份有限公司 | 顯示面板和應用其之顯示裝置 |
CN104253148B (zh) * | 2014-09-23 | 2017-08-25 | 京东方科技集团股份有限公司 | 一种有机发光二极管阵列基板及其制作方法、显示装置 |
US9703158B2 (en) * | 2015-04-13 | 2017-07-11 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Liquid crystal display panel and liquid crystal display apparatus having the same |
CN104777638B (zh) * | 2015-04-13 | 2018-04-20 | 深圳市华星光电技术有限公司 | 液晶显示面板及液晶显示装置 |
CN105206618B (zh) * | 2015-08-26 | 2018-10-30 | 京东方科技集团股份有限公司 | 一种阵列基板、显示面板、显示装置及制作方法 |
CN105261636B (zh) * | 2015-11-05 | 2018-04-27 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、其制备方法、阵列基板及显示装置 |
CN105679765A (zh) * | 2016-01-12 | 2016-06-15 | 武汉华星光电技术有限公司 | Tft阵列基板结构 |
TWI572020B (zh) | 2016-01-19 | 2017-02-21 | 友達光電股份有限公司 | 陣列基板以及其製作方法 |
CN105679768B (zh) * | 2016-01-25 | 2019-07-12 | 武汉华星光电技术有限公司 | 阵列基板、液晶显示面板及液晶显示装置 |
KR102520574B1 (ko) | 2016-03-29 | 2023-04-11 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
US20170338252A1 (en) * | 2016-05-17 | 2017-11-23 | Innolux Corporation | Display device |
CN106373967B (zh) * | 2016-10-27 | 2017-12-22 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示装置 |
KR20200046353A (ko) * | 2018-10-24 | 2020-05-07 | 엘지디스플레이 주식회사 | 스토리지 캐패시터, 이를 이용한 표시 장치 및 이의 제조 방법 |
CN109493804B (zh) * | 2018-11-27 | 2020-08-21 | 上海天马有机发光显示技术有限公司 | 一种像素电路、显示面板及显示装置 |
KR20200135620A (ko) | 2019-05-23 | 2020-12-03 | 삼성디스플레이 주식회사 | 표시 장치 |
CN112687703B (zh) * | 2020-12-24 | 2023-04-07 | 武汉华星光电半导体显示技术有限公司 | 显示面板 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0534679A (ja) * | 1991-07-29 | 1993-02-12 | Sony Corp | 液晶表示装置 |
JPH1096956A (ja) * | 1996-09-24 | 1998-04-14 | Toshiba Corp | 液晶表示装置及びその製造方法 |
JPH10177163A (ja) * | 1990-04-11 | 1998-06-30 | Seiko Epson Corp | 液晶表示パネル及びその製造方法 |
JP2003195350A (ja) * | 2001-12-27 | 2003-07-09 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
JP2003197612A (ja) * | 2001-12-21 | 2003-07-11 | Seiko Epson Corp | 電子素子の製造方法、回路基板の製造方法、電子装置の製造方法、電気光学装置とその製造方法、電子機器、及びパターニング装置 |
JP2004271824A (ja) * | 2003-03-07 | 2004-09-30 | Casio Comput Co Ltd | 表示装置およびその製造方法 |
JP2005072292A (ja) * | 2003-08-26 | 2005-03-17 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2720862B2 (ja) * | 1995-12-08 | 1998-03-04 | 日本電気株式会社 | 薄膜トランジスタおよび薄膜トランジスタアレイ |
US6593592B1 (en) * | 1999-01-29 | 2003-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having thin film transistors |
JP3399432B2 (ja) * | 1999-02-26 | 2003-04-21 | セイコーエプソン株式会社 | 電気光学装置の製造方法及び電気光学装置 |
JP4278834B2 (ja) * | 2000-06-02 | 2009-06-17 | 株式会社日立製作所 | 液晶表示装置とその製造方法 |
US6720577B2 (en) * | 2000-09-06 | 2004-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
JP4954366B2 (ja) * | 2000-11-28 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP3964223B2 (ja) * | 2002-02-15 | 2007-08-22 | シャープ株式会社 | 薄膜トランジスタ装置 |
US6853052B2 (en) * | 2002-03-26 | 2005-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a buffer layer against stress |
KR20050003249A (ko) * | 2003-06-30 | 2005-01-10 | 엘지.필립스 엘시디 주식회사 | 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법 |
KR100584716B1 (ko) * | 2004-04-06 | 2006-05-29 | 엘지.필립스 엘시디 주식회사 | 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법 |
KR100584715B1 (ko) | 2004-04-06 | 2006-05-29 | 엘지.필립스 엘시디 주식회사 | 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법 |
-
2005
- 2005-11-09 KR KR1020050106840A patent/KR101151799B1/ko active IP Right Grant
-
2006
- 2006-06-15 US US11/452,996 patent/US7532263B2/en active Active
- 2006-06-15 CN CNB2006100871652A patent/CN100461431C/zh active Active
- 2006-06-27 JP JP2006176575A patent/JP4567634B2/ja not_active Expired - Fee Related
-
2009
- 2009-04-17 US US12/385,753 patent/US8462281B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10177163A (ja) * | 1990-04-11 | 1998-06-30 | Seiko Epson Corp | 液晶表示パネル及びその製造方法 |
JPH0534679A (ja) * | 1991-07-29 | 1993-02-12 | Sony Corp | 液晶表示装置 |
JPH1096956A (ja) * | 1996-09-24 | 1998-04-14 | Toshiba Corp | 液晶表示装置及びその製造方法 |
JP2003197612A (ja) * | 2001-12-21 | 2003-07-11 | Seiko Epson Corp | 電子素子の製造方法、回路基板の製造方法、電子装置の製造方法、電気光学装置とその製造方法、電子機器、及びパターニング装置 |
JP2003195350A (ja) * | 2001-12-27 | 2003-07-09 | Sanyo Electric Co Ltd | アクティブマトリクス型表示装置 |
JP2004271824A (ja) * | 2003-03-07 | 2004-09-30 | Casio Comput Co Ltd | 表示装置およびその製造方法 |
JP2005072292A (ja) * | 2003-08-26 | 2005-03-17 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4567634B2 (ja) | 2010-10-20 |
US8462281B2 (en) | 2013-06-11 |
US20090269872A1 (en) | 2009-10-29 |
KR20070049743A (ko) | 2007-05-14 |
US7532263B2 (en) | 2009-05-12 |
US20070103610A1 (en) | 2007-05-10 |
KR101151799B1 (ko) | 2012-06-01 |
CN1964056A (zh) | 2007-05-16 |
CN100461431C (zh) | 2009-02-11 |
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Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100323 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100805 |
|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130813 Year of fee payment: 3 |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
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