JPH0815185B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH0815185B2 JPH0815185B2 JP59240617A JP24061784A JPH0815185B2 JP H0815185 B2 JPH0815185 B2 JP H0815185B2 JP 59240617 A JP59240617 A JP 59240617A JP 24061784 A JP24061784 A JP 24061784A JP H0815185 B2 JPH0815185 B2 JP H0815185B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- high resistance
- load element
- forming
- resistance load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、
特に、電源電気圧配線と電気的に接続された高抵抗負荷
素子を有するSRAMセルを備えた半導体集積回路装置の製
造方法に適用して有効な技術に関するものである。
特に、電源電気圧配線と電気的に接続された高抵抗負荷
素子を有するSRAMセルを備えた半導体集積回路装置の製
造方法に適用して有効な技術に関するものである。
［背景技術］ スタティックランダムアクセスメモリを備えた半導体
集積回路装置（以下、SRAMという）は、高集積化の傾向
にある。このSRAMのメモリセルは、２つの高抵抗負荷素
子とMISFETとで構成される一対の入出力端子を有するフ
リップフロップ回路と、該一対の入出力端子に接続され
るスイッチ用MISFETとで構成されている。
集積回路装置（以下、SRAMという）は、高集積化の傾向
にある。このSRAMのメモリセルは、２つの高抵抗負荷素
子とMISFETとで構成される一対の入出力端子を有するフ
リップフロップ回路と、該一対の入出力端子に接続され
るスイッチ用MISFETとで構成されている。
前記高抵抗負荷素子は、負荷MISFETを使用した場合に
比べてその占有面積が小さいので、メモリセル面積を縮
小することができるという特徴がある。高抵抗負荷素子
は、製造工程を低減するために、例えば、電源電圧用配
線等と同一製造工程で形成される。具体的には、多結晶
シリコン膜を形成し、この形成領域に不純物導入用マス
クを形成して高抵抗負荷素子を形成し、それ以外の部分
に拡散技術によってリンイオンを拡散して電源電圧用配
線を形成している。
比べてその占有面積が小さいので、メモリセル面積を縮
小することができるという特徴がある。高抵抗負荷素子
は、製造工程を低減するために、例えば、電源電圧用配
線等と同一製造工程で形成される。具体的には、多結晶
シリコン膜を形成し、この形成領域に不純物導入用マス
クを形成して高抵抗負荷素子を形成し、それ以外の部分
に拡散技術によってリンイオンを拡散して電源電圧用配
線を形成している。
しかしながら、かかる技術における検討の結果、本発
明者は、高抵抗負荷素子の長さを縮小し、メモリセル面
積を縮小することができないので、SRAMの集積度を向上
することができないという問題点を見出した。
明者は、高抵抗負荷素子の長さを縮小し、メモリセル面
積を縮小することができないので、SRAMの集積度を向上
することができないという問題点を見出した。
すなわち、前記拡散技術では、多結晶シリコン膜に所
定の不純物量を拡散しないと電源電圧用配線としての抵
抗値を得ることができないので、不純物導入用マスク下
部への回り込み（横方向拡散）が著しくなる。このた
め、マスク寸法と高抵抗負荷素子の加工寸法との寸法差
量が大きくなり、パンチスルーを防止するには、横方向
拡散の余裕度を考慮する必要がある。
定の不純物量を拡散しないと電源電圧用配線としての抵
抗値を得ることができないので、不純物導入用マスク下
部への回り込み（横方向拡散）が著しくなる。このた
め、マスク寸法と高抵抗負荷素子の加工寸法との寸法差
量が大きくなり、パンチスルーを防止するには、横方向
拡散の余裕度を考慮する必要がある。
なお、高抵抗負荷素子でメモリセルを構成したSRAM
は、例えば、株式会社サイエンスフォーラム発行、昭和
58年11月28日発行日、「超LSIデバイスハンドブッ
ク」、p305〜p309に記載されている。
は、例えば、株式会社サイエンスフォーラム発行、昭和
58年11月28日発行日、「超LSIデバイスハンドブッ
ク」、p305〜p309に記載されている。
［発明の目的］ 本発明の目的は、電源電圧配線と電気的に接続された
高抵抗負荷素子を有するSRAMセルを備えた半導体集積回
路装置において、その集積度を向上させることが可能な
技術を提供することにある。
高抵抗負荷素子を有するSRAMセルを備えた半導体集積回
路装置において、その集積度を向上させることが可能な
技術を提供することにある。
本発明の他の目的は、SRAMにおいて、高抵抗負荷素子
の長さを縮小し、メモリセル面積を縮小することによ
り、SRAMの集積度を向上することが可能な技術を提供す
ることにある。
の長さを縮小し、メモリセル面積を縮小することによ
り、SRAMの集積度を向上することが可能な技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
［発明の概要］ 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
多結晶シリコン膜における高抵抗負荷素子の形成領域
上に不純物導入用マスクを形成した後、その多結晶シリ
コン膜に対してイオン注入法によって不純物を導入する
ことにより、不純物導入用マスクの下方に高抵抗負荷素
子を形成するとともにそれと一体的に不純物導入用マス
クのない領域に電源電圧配線を形成することができる
上、不純物導入用マスクの下方の高抵抗負荷素子の形成
領域に不純物が回り込むのを小さくすることができるの
で、高抵抗負荷素子の形成領域における不純物の横方向
拡散の余裕度を小さくすることができる。このため、SR
AMセルの占有面積を小さくすることができるので、半導
体集積回路装置の集積度を向上させることが可能とな
る。
上に不純物導入用マスクを形成した後、その多結晶シリ
コン膜に対してイオン注入法によって不純物を導入する
ことにより、不純物導入用マスクの下方に高抵抗負荷素
子を形成するとともにそれと一体的に不純物導入用マス
クのない領域に電源電圧配線を形成することができる
上、不純物導入用マスクの下方の高抵抗負荷素子の形成
領域に不純物が回り込むのを小さくすることができるの
で、高抵抗負荷素子の形成領域における不純物の横方向
拡散の余裕度を小さくすることができる。このため、SR
AMセルの占有面積を小さくすることができるので、半導
体集積回路装置の集積度を向上させることが可能とな
る。
以下、本発明の構成について、本発明を、SRAMに適用
した一実施例とともに説明する。
した一実施例とともに説明する。
［実施例］ 第１図乃至第３図は、本発明の一実施例を説明するた
めのSRAMの図であり、第１図は、入力部を示す要部平面
図、第２図は、メモリセルアレイにおけるメモリセルを
示す要部平面図、第３図は、第１図のＩ−Ｉ切断線及び
第２図のII−II切断線における断面図である。第１図及
び第２図は、その構成をわかり易くするために、導電層
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ない。
めのSRAMの図であり、第１図は、入力部を示す要部平面
図、第２図は、メモリセルアレイにおけるメモリセルを
示す要部平面図、第３図は、第１図のＩ−Ｉ切断線及び
第２図のII−II切断線における断面図である。第１図及
び第２図は、その構成をわかり易くするために、導電層
間に設けられるフィールド絶縁膜以外の絶縁膜は図示し
ない。
なお、実施例の全図において、同一機能を有するもの
は同一符号を付け、そのくり返しの説明は省略する。
は同一符号を付け、そのくり返しの説明は省略する。
第１図乃至第３図において、１は単結晶シリコンから
なるn-型の半導体基板、２はp-型のウエル領域、３はフ
ィールド絶縁膜、４はｐ型のチャネルストッパ領域であ
る。
なるn-型の半導体基板、２はp-型のウエル領域、３はフ
ィールド絶縁膜、４はｐ型のチャネルストッパ領域であ
る。
５は絶縁膜であり、半導体素子形成領域の半導体基板
１主面部又はウエル領域２主面部に設けられている。こ
の絶縁膜５は、主として、MISFETのゲート絶縁膜を構成
するためのものである。
１主面部又はウエル領域２主面部に設けられている。こ
の絶縁膜５は、主として、MISFETのゲート絶縁膜を構成
するためのものである。
6A乃至6Iは導電層であり、接続孔5Aを通して後述する
半導体領域に接続し、絶縁膜５の上部に又はフィールド
絶縁膜３の上部に設けられている。導電層6A乃至6Gは、
MISFETのゲート電極を構成するためのものである。導電
層6Hは、ワード線WLを構成するためのものである。導電
層6Iは、基準電圧要配線Vss（例えば、０［Ｖ］）を構
成するためのものである。
半導体領域に接続し、絶縁膜５の上部に又はフィールド
絶縁膜３の上部に設けられている。導電層6A乃至6Gは、
MISFETのゲート電極を構成するためのものである。導電
層6Hは、ワード線WLを構成するためのものである。導電
層6Iは、基準電圧要配線Vss（例えば、０［Ｖ］）を構
成するためのものである。
７はｎ型の半導体領域であり、所定の導電層６（本実
施例では、導電層6D乃至6G）両側部のウエル領域２主面
部に設けられている。８は不純物導入用マスクであり、
導電層6A乃至6Iの両側部に設けられている。半導体領域
７、不純物導入用マスク８は、LDD（Ｌightly Ｄoped
Ｄrain）構造のMISFETを構成するためのものである。
施例では、導電層6D乃至6G）両側部のウエル領域２主面
部に設けられている。８は不純物導入用マスクであり、
導電層6A乃至6Iの両側部に設けられている。半導体領域
７、不純物導入用マスク８は、LDD（Ｌightly Ｄoped
Ｄrain）構造のMISFETを構成するためのものである。
９はn+型の半導体領域であり、所定の導電層6A、6B、
6D乃至6G両側部のウエル領域２主面部に設けられてい
る。半導体領域９は、主として、MISFETのソース領域又
はドレイン領域を構成するためのものである。
6D乃至6G両側部のウエル領域２主面部に設けられてい
る。半導体領域９は、主として、MISFETのソース領域又
はドレイン領域を構成するためのものである。
10はp+型の半導体領域であり、導電層6C両側部の半導
体基板１主面部に設けられている。半導体領域10は、主
として、MISFETのソース領域又はドレイン領域を構成す
るためのものである。
体基板１主面部に設けられている。半導体領域10は、主
として、MISFETのソース領域又はドレイン領域を構成す
るためのものである。
11はp+型の半導体領域であり、所定の半導体領域９下
部のウエル領域２主面部に設けられている。この半導体
領域11は、主として、半導体領域９との接合容量を増大
させ、又バリアとして使用し、アルファ線によって生じ
るソフトエラーを抑制するためのものである。なお、第
２図において、半導体領域11は、11（p+）と表示した点
線で囲まれた領域の半導体領域９下部に設けられてい
る。
部のウエル領域２主面部に設けられている。この半導体
領域11は、主として、半導体領域９との接合容量を増大
させ、又バリアとして使用し、アルファ線によって生じ
るソフトエラーを抑制するためのものである。なお、第
２図において、半導体領域11は、11（p+）と表示した点
線で囲まれた領域の半導体領域９下部に設けられてい
る。
入力保護回路のクランプ用MISFETQcは、主として、ウ
エル領域２、絶縁膜５、導電層6A及び一対の半導体領域
９によって構成されている。
エル領域２、絶縁膜５、導電層6A及び一対の半導体領域
９によって構成されている。
入力段回路のｎチャネルMISFETQnは、主として、ウエ
ル領域２、絶縁膜５、導電層6B及び一対の半導体領域９
によっれて構成され、ｐチャネルMISFETQpは、主とし
て、半導体基板１、絶縁膜５、導電層6C及び一対の半導
体領域10によって構成されている。
ル領域２、絶縁膜５、導電層6B及び一対の半導体領域９
によっれて構成され、ｐチャネルMISFETQpは、主とし
て、半導体基板１、絶縁膜５、導電層6C及び一対の半導
体領域10によって構成されている。
一対の入出力端子を有するフリップフロップ回路を構
成するMISFETQn1又はQn2は、主として、ウエル領域２、
絶縁膜５、導電層6D又は6E及び一対の半導体領域９によ
って構成されている。
成するMISFETQn1又はQn2は、主として、ウエル領域２、
絶縁膜５、導電層6D又は6E及び一対の半導体領域９によ
って構成されている。
一対の入出力端子に接続されるスイッチ用MISFETQs1
又はQs2は、主として、ウエル領域２、絶縁膜５、導電
層6F又は6G及び一対の半導体領域９によって構成されて
いる。
又はQs2は、主として、ウエル領域２、絶縁膜５、導電
層6F又は6G及び一対の半導体領域９によって構成されて
いる。
12は絶縁膜、12Aは接続孔である。
13A乃至13Dは導電層である。
導電層13Aは、メモリセルのフリップフロップ回路の
高抵抗負荷素子R1、R2を構成するためのものである。第
２図において、導電層13Aは、13Aと表示した点線で囲ま
れた領域に設けられる。
高抵抗負荷素子R1、R2を構成するためのものである。第
２図において、導電層13Aは、13Aと表示した点線で囲ま
れた領域に設けられる。
導電層13Bは、メモリセルに接続される電源電圧用配
線Vcc（例えば、5.0［Ｖ］）を構成するためのもので
あ。
線Vcc（例えば、5.0［Ｖ］）を構成するためのもので
あ。
導電層13Cは、入力保護回路の保護抵抗素子Ｒを構成
するためのものである。
するためのものである。
これらの導電層13A乃至13Cは、製造工程における同一
の導電層形成工程によって構成されるが、それぞれの抵
抗値が異なり、例えば、導電層13Aは数［ＧΩ］程度、
導電層13Bは600〜800［Ω／□］程度、導電層13Cは100
〜200［Ω／□］程度に設定される。このため、導電層1
3A乃至13Cは、例えば、不純物濃度でその抵抗値を制御
することができる多結晶シリコン膜、非晶質シリコン膜
等で構成する。
の導電層形成工程によって構成されるが、それぞれの抵
抗値が異なり、例えば、導電層13Aは数［ＧΩ］程度、
導電層13Bは600〜800［Ω／□］程度、導電層13Cは100
〜200［Ω／□］程度に設定される。このため、導電層1
3A乃至13Cは、例えば、不純物濃度でその抵抗値を制御
することができる多結晶シリコン膜、非晶質シリコン膜
等で構成する。
入力保護回路は、主として、前記クランプ用MISFETQ
c、保護抵抗素子Ｒとなる導電層13Cによって構成されて
いる。
c、保護抵抗素子Ｒとなる導電層13Cによって構成されて
いる。
メモリセルは、主として、２つのMISFETQn1、Qn2と２
つの高抵抗負荷素子（導電層13A）とで構成されるフリ
ップフロップ回路と、スイッチ用MISFETQs1、Qs2とによ
って構成されている。
つの高抵抗負荷素子（導電層13A）とで構成されるフリ
ップフロップ回路と、スイッチ用MISFETQs1、Qs2とによ
って構成されている。
14は絶縁膜、14Aは接続孔である。
15A乃至15Fは導電層である。
導電層15Aは、外部入出力端子BPを構成するためのも
のである。
のである。
導電層15ABは、入力保護回路と入力段回路とを接続す
る配線を構成するためのものである。
る配線を構成するためのものである。
導電層15Cは、基準電圧用配線Vss、導電層15Dは、電
源電圧用配線Vccを構成するためのものである。
源電圧用配線Vccを構成するためのものである。
導電層15Eは、入力段回路とその次段回路とを接続す
るための配線を構成するものである。
るための配線を構成するものである。
導電層15Fは、メモリセルに接続されるデータ線DL、D
Lを構成するためのものである。
Lを構成するためのものである。
次に、本実施例の具体的な製造方法を簡単に説明す
る。
る。
第４図及び第５図は、本発明の一実施例の製造方法を
説明するための各製造工程におけるSRAMの要部断面図で
ある。
説明するための各製造工程におけるSRAMの要部断面図で
ある。
MISFETQc、Qn、Qp、Qn1、Qn2、Qs1、Qs2を形成した後
に、絶縁膜12及び接続孔12Aを形成する。なお、前記MIS
FETQのゲート電極となる導電層6A乃至6G、ワード線WLと
なる導電層6H、基準電圧用配線Vssとなる導電層6Iは、
抵抗値を低減するために、例えば、CVD技術で形成され
た多結晶シリコン膜上部にスパッタ技術で形成されたシ
リサイド膜を形成して形成する。この導電層6A乃至6I
は、製造工程における第１層目の導電層形成工程によっ
て形成される。
に、絶縁膜12及び接続孔12Aを形成する。なお、前記MIS
FETQのゲート電極となる導電層6A乃至6G、ワード線WLと
なる導電層6H、基準電圧用配線Vssとなる導電層6Iは、
抵抗値を低減するために、例えば、CVD技術で形成され
た多結晶シリコン膜上部にスパッタ技術で形成されたシ
リサイド膜を形成して形成する。この導電層6A乃至6I
は、製造工程における第１層目の導電層形成工程によっ
て形成される。
そして、保護抵抗素子、高抵抗負荷素子、電源電圧用
配線等を形成するために、絶縁膜12上部に不純物濃度で
その抵抗値が制御される導電層、例えば、CVD技術で形
成した多結晶シリコン膜を形成する。この多結晶シリコ
ン膜は、その抵抗値が数［ＧΩ］程度で形成される。
配線等を形成するために、絶縁膜12上部に不純物濃度で
その抵抗値が制御される導電層、例えば、CVD技術で形
成した多結晶シリコン膜を形成する。この多結晶シリコ
ン膜は、その抵抗値が数［ＧΩ］程度で形成される。
この後、高抵抗負荷素子形成領域となる多結晶シリコ
ン膜上部に、電源電圧用配線、保護抵抗素子等を形成す
るために、不純物導入用マスク16を形成する。不純物導
入用マスク16は、例えば、レジスト膜で形成すればよ
い。
ン膜上部に、電源電圧用配線、保護抵抗素子等を形成す
るために、不純物導入用マスク16を形成する。不純物導
入用マスク16は、例えば、レジスト膜で形成すればよ
い。
そして、第４図に示すように、不純物導入用マスク16
を用い、それ以外の多結晶シリコン膜に抵抗値を低減す
るための不純物を導入することによって、高抵抗負荷素
子を形成する導電層13aと電源電圧用配線及び保護抵抗
素子を形成する導電層13bを形成する。
を用い、それ以外の多結晶シリコン膜に抵抗値を低減す
るための不純物を導入することによって、高抵抗負荷素
子を形成する導電層13aと電源電圧用配線及び保護抵抗
素子を形成する導電層13bを形成する。
導電層13aは、不純物が導入されていないので、前述
したように、例えば、数［ＧΩ］程度の抵抗値で形成さ
れる。導電層13bは、例えば、1.0×1015［atoms/cm2］
程度のヒ素イオンを80［KeV］程度のエネルギのイオン
注入技術で導入し、所定の処理すなわち活性化させるこ
とにより、600〜800［Ω／□］程度の抵抗値を得ること
ができる。
したように、例えば、数［ＧΩ］程度の抵抗値で形成さ
れる。導電層13bは、例えば、1.0×1015［atoms/cm2］
程度のヒ素イオンを80［KeV］程度のエネルギのイオン
注入技術で導入し、所定の処理すなわち活性化させるこ
とにより、600〜800［Ω／□］程度の抵抗値を得ること
ができる。
イオン注入技術による不純物導入は、拡散技術による
不純物の導入に比べ、不純物導入用マスク下部への回り
込み（横方向拡散）を小さくすることができる。拡散技
術は、固体中の拡散によってのみ不純物を導入し、所定
の不純物濃度（ドナ濃度で1.0×1020［atoms/cm2］程度
以上）に達しないと抵抗値が制御されないので、横方向
の拡散が大きくなる。これに対して、イオン注入技術
は、不純物の導入量（不純物濃度）を自由に設定するこ
とができ、不純物濃度を低減することができるので、ま
た、導入された不純物は活性化するだけなので、横方向
の拡散を小さくすることができる。また、導入される不
純物は、リンイオンに比べて拡散速度が遅いヒ素イオン
を用いた方がよい。
不純物の導入に比べ、不純物導入用マスク下部への回り
込み（横方向拡散）を小さくすることができる。拡散技
術は、固体中の拡散によってのみ不純物を導入し、所定
の不純物濃度（ドナ濃度で1.0×1020［atoms/cm2］程度
以上）に達しないと抵抗値が制御されないので、横方向
の拡散が大きくなる。これに対して、イオン注入技術
は、不純物の導入量（不純物濃度）を自由に設定するこ
とができ、不純物濃度を低減することができるので、ま
た、導入された不純物は活性化するだけなので、横方向
の拡散を小さくすることができる。また、導入される不
純物は、リンイオンに比べて拡散速度が遅いヒ素イオン
を用いた方がよい。
前記第４図に示す導電層13a、13bを形成する工程の後
に、不純物導入用マスク16を除去する。
に、不純物導入用マスク16を除去する。
そして、高抵抗負荷素子形成領域となる導電層13a及
び電源電圧用配線形成領域となる導電層13b上部に、保
護抵抗素子等を形成するために、不純物導入用マスク17
を形成する。
び電源電圧用配線形成領域となる導電層13b上部に、保
護抵抗素子等を形成するために、不純物導入用マスク17
を形成する。
この後、第５図に示すように、不純物導入用マスク17
を用い、それ以外の導電層13bに抵抗値を低減するため
の不純物を導入することによって、保護抵抗素子を形成
する導電層13cを形成する。
を用い、それ以外の導電層13bに抵抗値を低減するため
の不純物を導入することによって、保護抵抗素子を形成
する導電層13cを形成する。
導電層13cは、例えば、5.0×1016［atoms/cm2］程度
のヒ素イオンを80［KeV］程度のエネルギのイオン注入
技術で導入し、活性化させることにより、100〜200［Ω
／□］程度の抵抗値を得ることができる。
のヒ素イオンを80［KeV］程度のエネルギのイオン注入
技術で導入し、活性化させることにより、100〜200［Ω
／□］程度の抵抗値を得ることができる。
なお、保護抵抗素子となる導電層13cは、高抵抗負荷
素子と電源電圧用配線とのように、異なる抵抗値の導電
層が接続される場合と異なり単独化されているので、イ
オン注入技術に変えてリンイオンを拡散させてもよい。
素子と電源電圧用配線とのように、異なる抵抗値の導電
層が接続される場合と異なり単独化されているので、イ
オン注入技術に変えてリンイオンを拡散させてもよい。
また、この後、さらに所定の導電層13a、13b又は13c
に不純物を導入し、それらの抵抗値を制御してもよい。
に不純物を導入し、それらの抵抗値を制御してもよい。
第５図に示す導電層13cを形成する工程の後に、不純
物導入用マスク17を除去する。
物導入用マスク17を除去する。
そして、導電層13a、13b、13cに所定のパターニング
を施し、高抵抗負荷素子R1、R2となる導電層13A、電源
電圧用配線Vccとなる導電層13B及び保護抵抗素子Ｒとな
る導電層13Cを形成する。
を施し、高抵抗負荷素子R1、R2となる導電層13A、電源
電圧用配線Vccとなる導電層13B及び保護抵抗素子Ｒとな
る導電層13Cを形成する。
この後、絶縁膜14、接続孔14A及び導電層15A乃至15F
を形成することにより、前記第１図及び第３図に示すよ
うに本実施例のSRAMは完成する。
を形成することにより、前記第１図及び第３図に示すよ
うに本実施例のSRAMは完成する。
第６図は、本発明の一実施例を説明するための不純物
の導入方法による横方向の拡散の度合を示す図である。
の導入方法による横方向の拡散の度合を示す図である。
第６図において、横軸は高抵抗負荷素子R1、R2（導電
層13A）を形成する不純物導入用マスク長さ［μｍ］、
縦軸は降伏電圧（パンチスルー電圧）［Ｖ］を示してい
る。
層13A）を形成する不純物導入用マスク長さ［μｍ］、
縦軸は降伏電圧（パンチスルー電圧）［Ｖ］を示してい
る。
A1、A2はイオン注入技術で多結晶シリコン膜にヒ素イ
オンを導入したときのデータであり、A1は1.0×1015［a
toms/cm2］程度、A2は5.0×1020［atoms/cm2］程度で導
入したときのものである。
オンを導入したときのデータであり、A1は1.0×1015［a
toms/cm2］程度、A2は5.0×1020［atoms/cm2］程度で導
入したときのものである。
Ｂは拡散技術で多結晶シリコン膜にリンイオンを導入
したときのデータである。
したときのデータである。
第６図から明らかなように、不純物導入用マスクの長
さを等しくした場合において、イオン注入技術で不純物
を導入することにより、拡散技術に比べて横方向の拡散
が小さいので、実効的な高抵抗負荷素子を長く形成する
ことができ、降伏電圧を高くすることができる。
さを等しくした場合において、イオン注入技術で不純物
を導入することにより、拡散技術に比べて横方向の拡散
が小さいので、実効的な高抵抗負荷素子を長く形成する
ことができ、降伏電圧を高くすることができる。
また、不純物導入用マスクの長さを等しくし、イオン
注入技術で不純物を導入する場合において、導入される
不純物量を低減することにより、降伏電圧を高くするこ
とができる。
注入技術で不純物を導入する場合において、導入される
不純物量を低減することにより、降伏電圧を高くするこ
とができる。
［効果］ 以上説明したように、本願において開示された新規な
技術によれば、以下に述べるような効果を得ることがで
きる。
技術によれば、以下に述べるような効果を得ることがで
きる。
（１）多結晶シリコン膜における高抵抗負荷素子の形成
領域上に不純物導入用マスクを形成した後、その多結晶
シリコン膜に対してイオン注入法によって不純物を導入
することにより、不純物導入用マスクの下方に高抵抗負
荷素子を形成するとともにそれと一体的に不純物導入用
マスクのない領域に電源電圧配線を形成することができ
る上、不純物導入用マスクの下方の高抵抗負荷素子の形
成領域に不純物が回り込むのを小さくすることができる
ので、高抵抗負荷素子の形成領域における不純物の横方
向拡散の余裕度を小さくすることができる。このため、
SRAMセルの占有面積を小さくすることができるので、半
導体集積回路装置の集積度を向上させることが可能とな
る。
領域上に不純物導入用マスクを形成した後、その多結晶
シリコン膜に対してイオン注入法によって不純物を導入
することにより、不純物導入用マスクの下方に高抵抗負
荷素子を形成するとともにそれと一体的に不純物導入用
マスクのない領域に電源電圧配線を形成することができ
る上、不純物導入用マスクの下方の高抵抗負荷素子の形
成領域に不純物が回り込むのを小さくすることができる
ので、高抵抗負荷素子の形成領域における不純物の横方
向拡散の余裕度を小さくすることができる。このため、
SRAMセルの占有面積を小さくすることができるので、半
導体集積回路装置の集積度を向上させることが可能とな
る。
（２）前記（１）により、高抵抗負荷素子の長さを縮小
することができるので、メモリセル面積を縮小し、SRAM
の集積度を向上することができる。
することができるので、メモリセル面積を縮小し、SRAM
の集積度を向上することができる。
（３）前記（１）により、実効的に高抵抗負荷素子を長
くすることができるので、降伏電圧を高くすることがで
きる。
くすることができるので、降伏電圧を高くすることがで
きる。
（４）前記（１）により、イオン注入技術によって導入
される不純物量の制御性が良いので、高抵抗負荷素子、
配線等の抵抗値を安定させることができる。
される不純物量の制御性が良いので、高抵抗負荷素子、
配線等の抵抗値を安定させることができる。
（５）前記（３）により、SRAMのメモリセルに接続され
る電源電圧用配線からのスタンバイ電流が小さくなるの
で、OFF状態での消費電流が小さくなる。
る電源電圧用配線からのスタンバイ電流が小さくなるの
で、OFF状態での消費電流が小さくなる。
（６）前記（３）乃至（５）により、半導体集積回路装
置の電気的信頼性を向上することができる。
置の電気的信頼性を向上することができる。
以上、本発明者によってなされた発明を、前記実施例
にもとずき具体的に説明したが、本発明は、前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。
にもとずき具体的に説明したが、本発明は、前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。
例えば、前記実施例は、本発明を、多結晶シリコン膜
で保護抵抗素子を形成した入力保護回路を有する半導体
集積回路装置に適用した例について説明したが、前記保
護抵抗素子を半導体領域で形成してもよい。
で保護抵抗素子を形成した入力保護回路を有する半導体
集積回路装置に適用した例について説明したが、前記保
護抵抗素子を半導体領域で形成してもよい。
第１図乃至第３図は、本発明の一実施例を説明するため
のSRAMの図であり、 第１図は、入力部を示す要部平面図、 第２図は、メモリセルアレイにおけるメモリセルを示す
要部平面図、 第３図は、第１図のＩ−Ｉ切断線及び第２図のII−II切
断線における断面図、 第４図及び第５図は、本発明の一実施例の製造方法を説
明するための各製造工程におけるSRAMの要部断面図、 第６図は、本発明の一実施例を説明するための不純物の
導入方法による横方向の拡散の度合を示す図である。 図中、１……半導体基板、２……ウエル領域、３……フ
ィールド絶縁膜、４……チャネルストッパ領域、５、12
……絶縁膜、5A、12A……接続孔、6A乃至6I……導電
層、７、９、10、11……半導体領域、８……不純物導入
用マスク、13A乃至13D、15A乃至15F、13a、13b、13c…
…導電層、14……絶縁膜、14A……接続孔、16、17……
不純物導入用マスクである。
のSRAMの図であり、 第１図は、入力部を示す要部平面図、 第２図は、メモリセルアレイにおけるメモリセルを示す
要部平面図、 第３図は、第１図のＩ−Ｉ切断線及び第２図のII−II切
断線における断面図、 第４図及び第５図は、本発明の一実施例の製造方法を説
明するための各製造工程におけるSRAMの要部断面図、 第６図は、本発明の一実施例を説明するための不純物の
導入方法による横方向の拡散の度合を示す図である。 図中、１……半導体基板、２……ウエル領域、３……フ
ィールド絶縁膜、４……チャネルストッパ領域、５、12
……絶縁膜、5A、12A……接続孔、6A乃至6I……導電
層、７、９、10、11……半導体領域、８……不純物導入
用マスク、13A乃至13D、15A乃至15F、13a、13b、13c…
…導電層、14……絶縁膜、14A……接続孔、16、17……
不純物導入用マスクである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/04 27/088 27/11 Ｈ０１Ｌ 27/04 Ｒ 21/265
Claims (2)
- 【請求項１】一つの半導体基板に電流電圧配線と電気的
に接続された高抵抗負荷素子を有するSRAMセルを備えた
半導体集積回路装置の製造方法であって、前記半導体基
板の主面に形成された絶縁膜上に前記高抵抗負荷素子お
よび前記電源電圧配線を形成するための多結晶シリコン
膜を堆積する工程と、前記多結晶シリコン膜における前
記高抵抗負荷素子の形成領域を覆うように不純物導入用
マスクを形成する工程と、前記多結晶シリコン膜におい
て前記不純物導入用マスクのない領域に形成される前記
電源電圧配線の形成領域に所定の不純物をイオン注入に
より導入し、活性化する工程と、前記不純物導入用マス
クを除去した後、前記多結晶シリコン膜をパターニング
することにより、前記電源電圧配線および前記電源電圧
配線に一体的に接続された高抵抗負荷素子を形成する工
程とを有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項２】前記所定の不純物がヒ素であることを特徴
とする特許請求の範囲第１項に記載の半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240617A JPH0815185B2 (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240617A JPH0815185B2 (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120462A JPS61120462A (ja) | 1986-06-07 |
| JPH0815185B2 true JPH0815185B2 (ja) | 1996-02-14 |
Family
ID=17062158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240617A Expired - Lifetime JPH0815185B2 (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815185B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8880356B2 (en) | 2008-02-06 | 2014-11-04 | Fei Company | Method and system for spectrum data analysis |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835962A (ja) * | 1981-08-28 | 1983-03-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5931050A (ja) * | 1982-08-16 | 1984-02-18 | Nippon Telegr & Teleph Corp <Ntt> | 抵抗体およびその形成方法 |
-
1984
- 1984-11-16 JP JP59240617A patent/JPH0815185B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8880356B2 (en) | 2008-02-06 | 2014-11-04 | Fei Company | Method and system for spectrum data analysis |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61120462A (ja) | 1986-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4890148A (en) | Semiconductor memory cell device with thick insulative layer | |
| KR930010087B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JP3097652B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS61292951A (ja) | 半導体集積回路装置の製法 | |
| US5107322A (en) | Wiring or conductor interconnect for a semiconductor device or the like | |
| US5079611A (en) | Semiconductor integrated circuit device and process for fabricating the same | |
| JPH0815185B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2550119B2 (ja) | 半導体記憶装置 | |
| US5254870A (en) | Static random access memory having memory cells with electric field shielding for cell load resistances | |
| JP2702909B2 (ja) | 半導体集積回路装置 | |
| JPH0613577A (ja) | 半導体インピーダンス装置 | |
| JP2691993B2 (ja) | 半導体集積回路装置 | |
| KR930008076B1 (ko) | 스태틱램의 제조방법 | |
| JPH0744269B2 (ja) | 半導体集積回路装置 | |
| JP2800206B2 (ja) | 半導体記憶装置 | |
| JP2948256B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH055177B2 (ja) | ||
| KR940004607B1 (ko) | Sram 소자 및 그 제조방법 | |
| JPS62263668A (ja) | 半導体集積回路装置 | |
| JPH01144673A (ja) | 半導体集積回路装置 | |
| KR940011808B1 (ko) | 마스크롬의 구조 및 제조방법 | |
| JPH05198774A (ja) | 多結晶ｐチャンネル負荷装置を有するｓｒａｍセル及び構成体 | |
| JPH0234964A (ja) | 半導体装置 | |
| JPS61258392A (ja) | 半導体集積回路装置 | |
| JPH06252364A (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |