CN103839958A - 存储器装置、集成电路与存储器装置的制造方法 - Google Patents

Abstract

本发明公开了一种应用单极可编程金属化存储单元的存储器装置、集成电路与其制造方法。该可编程金属化装置包括一第一电极与一第二电极，以及串联在第一与第二电极之间的一介电层、一导电离子势垒层与一离子供应层。在操作中，一导电桥是通过使用具有相同极性的偏压而在介电层中被形成或自毁以表示一数据值，致能二极管存取装置的使用。为了形成一导电桥，施加足够高的偏压，导致离子能穿透导电离子势垒层进入介电层中，然后形成单纤维(filament)或电桥。为了使导电桥自毁，施加相同极性的偏压，其导致电流流经此构造，而离子流动是被导电离子势垒层所阻碍。因为焦耳热的结果，介电层中的任何电桥会瓦解。

Description

存储器装置、集成电路与存储器装置的制造方法

技术领域

本发明是有关于可编程金属化存储单元(PMC，ProgrammableMetallization Cell)技术，尤其是一种应用单极可编程金属化存储单元的存储器装置、集成电路与制造该存储器装置的方法。

背景技术

可编程金属化存储单元(PMC，Programmable Metallization Cell)技术由于其低电流、良好可调能力以及高编程速度而被探讨使用于非易失性存储器、可重构逻辑以及其他切换应用中。PMC装置的电阻切换是通过透过电化学或电解工艺使导电桥成长并将其移除。因此，PMC装置亦被称为导电桥(Conducting Bridge，CB)装置或电化学(ElectroChemical，EC)装置。

PMC装置具有一ON状态与一OFF状态。在ON状态中，导电桥可在电极之间形成电流路径。而在OFF状态中，削减导电桥以在电极之间不形成电流路径。这种PMC存储单元具有一双极性操作特征。因此，当被配置在一存储器阵列中时，需要下层晶体管以避免从ON状态的未选取存储单元所流出的电流阻碍了被选择存储单元的读取操作以及其他操作。在以晶体管为存取装置的情况下，阵列的密度降低，且周边电路是复杂的。

多种三维(3D)存储器概念已被提出以便制造高密度存储器。2004年9月IEEE Transactions on Device and Materials Reliability期刊，第4卷，第3号，Li等人的″一3D-OTP存储器中的SiO₂反熔丝的评估(Evaluation of SiO₂Antifuse in a 3D-OTP Memory)″说明以多晶硅二极管与一反熔丝来配置为存储单元。2009Symposium on VLSI Technology Digest of Technical Papers，第24-25页，Sasago等人的″具有被低接触电阻率多晶硅二极管所驱动的4F²存储单元尺寸的交叉点相变存储器(Cross-point phase change memorywith 4F² cell size driven by low-contact-resistivity poly-Si diode)″说明以多晶硅二极管及相变元件来配置成为存储单元。IEDM09-617，(2009)第27.1.1至27.1.4页，Kau等人的″一种可叠层的相交叉点相变存储器(A stackablecross point phase change memory)″说明一种存储单元，其所包括的双向阈值开关OTS作为具有一相变元件的一绝缘装置。这些技术依靠一绝缘装置及一存储器元件的一组合以构建存储单元。绝缘装置给存储器构造添加额外工艺及厚度及/或面积。又，绝缘装置/存储器元件方法并非适合于多数3D存储器构造，包括所谓的可调位成本(Bit Cost Scalable)BiCS构造及包括多个存储器层的其他3D存储器构造。

在IEDM 03-905，(2003)，第37.4.1至37.4.4页的Chen等人的″使用崭新的阈值切换、自整流硫族化物装置的零存取晶体管(0T/1R)非易失性电阻随机存取存储器(RRAM)″(An Access-Transistor-Free(0T/1R)Non-VolatileResistance Random Access Memory(RRAM)Using a Novel ThresholdSwitching，Self-Rectifying Chalcogenide Device)中，说明使用不含分离绝缘装置的相变元件的零晶体管/单电阻0T/1R存储单元。(又，请参见美国专利第7,236,394号)。

因此，需要提供一种适合高密度构造且容易制造的存储器技术。

发明内容

本发明说明一种适合单极操作的存储器装置，其包括为热复位架构的可编程金属化存储单元(PMC)。此装置包括：一第一电极及一第二电极；串联在第一与第二电极之间的一介电层，一导电离子势垒层以及一离子供应层，离子供应层包括适当材料的离子源，以在介电层之中形成导电桥。导电离子势垒层的材料，能在复位操作期间阻碍离子从离子供应层扩散至介电层，并在设定操作期间允许足够多的离子从离子供应层扩散至介电层以形成导电桥。介电层包括一种材料或多种材料，其支持使用来自离子供应层的离子在介电层中电解形成导电桥。包括存储单元的该装置可具有支持电路，用以在第一与第二电极之间施加具有一极性的一第一偏压条件，以引发介电层之内的导电桥的形成，以及施加具有该极性的一第二偏压条件以引发介电层中的导电桥的热分解。

此种型式的存储器装置可被配置在一阵列中，且电路可耦接至此阵列以施加偏压至第一与第二电极，用以将存储器设定在设定状态中以表示一第一数据值，并用以将存储器设定在复位状态中以表示一第二数据值。为了感测数据值，施加一读取偏压条件，藉以得到设定及复位状态下的介在阈值之间的电压或电流电平。

此阵列可为交叉点阵列，其中存储单元及对应的二极管存取装置形成于多条字线及多条位线的交叉点中的接口。此阵列可包括叠层在三维阵列中的多个二维交叉点阵列。

本发明的其他实施样态及优点可从图式、详细说明与权利要求范围中了解。

附图说明

图1为包括热复位构造的PMC存储单元的剖面图。

图2a-图2c显示关于PMC存储单元(如图1所示)的设定操作。

图3a-图3b显示关于PMC存储单元(如图1所示)的一复位操作。

图4为施加至具有热复位构造的PMC存储单元的电流-电压函数。

图5为在1D/1R交叉点平面的阵列构造内的PMC存储单元的组态电路图。

图6显示图1所显示的PMC存储单元的制造流程图。

图7为本案所说明的集成电路300的简化方块图，集成电路300包括以PMC存储单元所实施的存储器阵列。

【主要元件符号说明】

V_TR：临限电压

V_TS：阈值

100：第一电极

102：介电层

104：导电离子势垒层

108：离子供应层

110：第二电极

111：层间介电材料

131：介电层

134：第一离子供应层

136：导电离子势垒层

138：第一电极

139：第二电极

140：导电桥

140a：导电桥的热分解

150：箭号

151：箭号

170：线

172：线

174：轨迹

176：点

500：阵列

510a、510b、510c：位线

520a、520b、520c：字线

543：电流路径

544、545：漏电流路径

550、551、552、553：存储单元

190-195：步骤

300：集成电路

302：字线译码器

304：字线

306：具有热复位架构的“1D/1R”PMC阵列

308：平面/位线译码器

310：位线

312：总线

314：感测放大器及数据输入电路

316：数据总线

318：数据输入线

320：其他电路

322：数据输出线

324：单极读取、设定、复位模式的控制电路

326：偏压电路电压及电流源

具体实施方式

参考图1-图7以详细说明本发明的实施例。

图1显示包括热复位构造的PMC存储单元的剖面图。PMC存储单元包括一第一电极100，其于此例子中包括一插塞，插塞位在通过一层间介电材料111的一通道孔(via)内。此存储单元包括覆盖于第一电极100上并接触第一电极100的一介电层102。介电层102可以包括任何介电材料，其被允许导电离子扩散通过此层，并形成通过PMC存储单元的导电桥。这种介电层可以是二氧化硅、氮化硅、氮氧化硅、金属氧化物、高K介电材料或其他材料，可电解形成与损毁通过介电层的导电桥。

一导电离子势垒层104覆盖在介电层102上面。导电离子势垒层104的材料易于阻碍离子扩散。导电离子势垒层104被设计成：在导致高电场的一第一偏压条件之下，使足够多的离子通过以在介电层102中形成导电桥；以及在导致低电场的一第二偏压条件之下，在电流流经此构造时阻挡离子，以让介电层102中的导电桥被热分解。

一离子供应层108覆盖在导电离子势垒层104上面，提供离子以形成穿过介电层102的导电桥。离子供应层108可以包括一硫族化物层，例如Ge_xSb_yTe_z，于此x、y以及z可以是譬如2、2及5，其亦包括例如铜的金属。铜金属可以与硫族化物中的碲反应以形成Cu-Te化合物，例如CuTe或Cu₂Te。同样地，可使用支持Cu-Te化合物的其他材料。这种Cu-Te可轻易地被分解以释放出可扩散进入介电层102中的铜离子，藉以导致导电桥或单纤维形成在存储单元之内。对于使用铝离子的实施例而言，离子供应层108可包括铝金属。

关于导电离子势垒层104的适当材料包括像金属氮化物的含氮导电材料。举例而言，氮化钛、氮化钨以及氮化钽为适当的材料。于离子供应层为铜离子源的实施例中，导电离子势垒层104为具有厚度在3至6毫微米左右的氮化钛。如果导电离子势垒层104的厚度太小，则无法热分解来达到单极复位，因为无法有效地阻碍离子进入介电层。如果导电离子势垒层104的厚度太大，则将妨碍设定操作或让设定操作变得太慢。因此，对于每种材料组合，可依经验来决定厚度。

一第二电极110覆盖在离子供应层108上面。第二电极110包括一图案化铜金属化元件或与邻近层兼容的任何其他金属化技术。

具有一第一极性的一第一偏压条件可被施加于第一电极100及第二电极110之间，其导致由离子供应层108所供应的离子经由导电离子势垒层104而迁移进入介电层102中，并透过像电化学沉积的工艺建立一导电桥。导电桥可充分地成长以将第一电极100电性连接至导电离子势垒层104，以使导电桥延伸通过介电层102。这种导电桥建立起PMC存储单元的第一电阻式状态，在第一电极100与第二电极110之间为相当低的电阻。导电桥存在的电阻状态可被称为对于存储单元的″设定″状态。

具有相同的″第一″极性的一第二偏压条件可被施加第一电极100与第二电极110之间，藉以引起一电流流动并导致介电层102中的电阻式焦耳热。电阻加热引发导电桥的热分解，其乃因为离子分解并与导电桥分开。第二偏压条件被设计成用以引发比第一偏压条件更低的电压于此构造中。因为第二偏压条件的结果，导电离子势垒层104允许电流流动，同时避免足够数目的离子从离子供应层108迁移进入介电层102中，以使得导电桥无法被维持。电阻加热引发导电桥的热分解，藉以在PMC存储单元内建立一第二电阻状态，在第一电极100及第二电极110之间有相当高的电阻。无导电桥的电阻状态可被称为对于存储单元的″复位″状态。

图2a-图2c显示，具有图1架构的存储单元，在存储单元的″设定″操作期间的连续阶段或条件，用以对最初为复位状态的存储单元建立出设定状态。图2a显示在形成一导电桥之前，处于高电阻、第一条件的PMC存储单元。第一条件对应到此存储单元的一第一数据值。与图1所显示的PMC存储单元组态一样，PMC存储单元包括介电层131，其覆盖在一第一电极138上面并与其电性接触。一第一离子供应层134覆盖在介电层131上面。中间导电离子势垒层136被配置于介电层131与离子供应层134之间。一第二电极139覆盖在离子供应层134上面并与其电性接触。图2a所显示的存储单元是处于复位条件，其中导电桥并不存在于介电层131中。

图2b显示将具有一第一极性的设定偏压条件(以箭号150表示)施加至存储单元，用以将此存储单元从图2a的复位状态改变至一设定状态。于此实施例中，此偏压包括施加大约4.5伏特至第二电极139，以及施加大约0伏特或接地电位至第一电极138。这能建立一电场，以易于驱动正金属离子至第一电极，使得正金属离子可被还原至金属形态。因此，在第一与第二电极138与139之间施加偏压，会在像电化学或电解沉积的工艺中，通过使金属离子迁移进入介电层131中而在介电层131中形成导电桥140。导电桥140充分成长以使介电层131中的导电桥140接触至中间导电离子势垒层136。因此，在设定状态中的此存储单元呈现相当低的电阻。

图2c所显示的存储单元乃是，将于设定操作期间所施加的设定偏压条件改变成中性偏压条件。在中性偏压条件中，介电层131中的导电桥140在第一与第二电极之间建立相当低的电阻连接，并可被使用以表示一数据值。

图3a及图3b显示出施加复位偏压条件(以箭号151表示)时的操作。于此实施例中，供复位用的偏压包括施加大约2伏特至第二电极139，以及施加大约0伏特或接地至第一电极138。这能建立出一电场，以易于驱动正金属离子朝向第一电极138。然而，如在图3a以″X″表示的，于此复位偏压条件下，导电离子势垒层136阻碍离子移动进入介电层131中，使得导电桥无法被保持(maintenance)。又，在这种复位偏压条件期间，电流会流动，藉以导致介电层中的电阻式焦耳热，导致电桥的热分解，如以符号140a表示。在阻碍离子从离子供应层流动的条件之下，介电层中的热会导致导电路径被破坏、导致相当高电阻状态或复位状态，如以图3b所显示。

于本实施例中，施加在第一电极及第二电极之间的设定偏压与复位偏压两者都是正的。于本实施例中的PMC存储单元具有一单极操作特征。换言之，在设定操作与复位操作之下，电流流向相同方向(从第二电极至第一电极)。

图4为施加至PMC存储单元(像图1所显示的存储单元)的电流-电压(I-V特征)的函数。线170表示，对于初始为高电阻状态或复位状态的存储单元施加偏压条件所得到电流-电压特征，偏压条件包括施加正电压于上电极以及使下电极为接地。当电压增加时，通过此存储单元的电流维持很低。最后，来自离子供应层的离子开始穿透离子势垒层。当到达阈值V_TS(于此例子是大约4.6V)，或者已传送足够多的离子来形成导电桥时，存储单元的电阻降低，如图4中的线170转变至线172，因而达到导电条件或设定状态。

对初始为低电阻设定状态而在介电层中已形成导电桥的存储单元而言，轨迹174显示出增加电压下的I-V特征。当电压增加时，通过存储单元的电流增加，藉以导致介电层中的焦耳热。当已施加足够的热功率且来自离子供应层的离子被受阻碍的话，导电桥瓦解。在图4中，这个条件是于点176到达临限电压V_TR，故而，存储单元的电阻会增加且通过存储单元的电流会降低。

吾人可在图4中看到读取电压可以是相当低的，譬如大概1V。

由于单极操作特征，于本实施例中的PMC存储单元可实施在″1D/1R″存储器阵列构造中。图5为使用″1D/1R″存储器阵列的交叉点存储器阵列的示意图，每个存储单元具有二极管存取装置(diode access device)。如图5所示，阵列500的每一个存储单元(例如550、551、552、553)由电阻式存储器元件及二极管所表示，其沿着在对应位线510a-510c及对应字线520a-520c之间的电流路径。这些二极管形成具有多条字线的存取阵列，而存储单元可被形成在这些字线上方。在另一种阵列构造中，可使用包括场效晶体管及双载子晶体管的其他存取装置。

此阵列包括朝第一方向平行延伸的多条位线510a、510b及510c以及在第二方向(垂直于第一方向)延伸的多条字线520a、520b以及520c。此阵列500被称为交叉点阵列，其乃因为位线510a-510c及字线520a-520c彼此相交，但并未实体上相交，且具有存取装置的存储单元位于这些交叉点。

存储单元550代表阵列500的存储单元，并被配置于″被选″位线510b与″被选″字线520b的交叉点位置。

对阵列500的存储单元550的读取或写入可通过以下方式而达成：施加适当的电压脉冲至相对应的位线510b及字线520b，以导致位于被选存储单元550为设定、复位或读取偏压条件，并施加适当的抑制(inhibit)电压至未选位线及字线。所施加电压的电平及期间是取决于所执行的操作，例如读取操作、设定操作以及复位操作。施加正电压至被选位线，以及施加较低电压(例如接地电位或零伏特)至字线，存储单元550中的二极管被顺向偏压，以允许存储单元中有电流流动。因此，如所示般，电流路径543形成至被选存储单元(例如存储单元550)。对未被选取位线的偏压是利用一负电压或不足以导通二极管的电压(相对于施加至被选位线的电压)。未被选取字线的偏压亦可利用不足以导通二极管的一正电压(相对于施加至被选位线的电压)。阵列中的未被选取存储单元的漏电流(例如以漏电流路径544及545表示)会被阻碍，如以″X″表示，因为这些存储单元中的二极管是被逆向偏压，所以阻碍存储单元中的电流流动。

如上述，通过使用交叉点存储单元而实施的阵列可具有许多层，每层有许多条位线及字线，以形成非常高密度存储器装置。亦可用于实施包括三维阵列的其他3D架构，于三维阵列中，配置多条字线及多条位线以存取不同层的存储单元。

图6显示制造图2a～图2c所示的PMC存储单元的简化流程图。于此例子中，字线作为沿着字线列的多个存储单元的下电极。因此，此过程首先涉及形成二极管存取阵列(或其他存取装置)，包括具有对应阵列接点的字线(190)。接着，在二极管的阵列接点(例如电极100上的接点)的顶端上，沉积一介电材料、一中间导电离子势垒层以及一上离子供应层，例如上述参考图1所说明的(191)。接着，将该些叠层图案化以形成多列(192)。涂敷并平坦化一填充材料，然后，沉积一位线材料于此构造上(193)。在下一步骤中，将该些叠层中的位线材料予以图案化，图案的刻蚀乃是中止于此阵列的接点或其下(194)。如此所形成的位线耦接至存储单元阵列的行线上，且在字线及位线的交叉点形成绝缘的存储单元叠层。最后，涂敷一填充材料以完成一存储器平面，且重复此过程以形成存储单元的多重平面(195)。

图7为集成电路300的简化方块图，其包括由″1D/1R″PMC存储单元阵列(具有一热复位构造)所实施的非易失性存储器阵列306。集成电路可为一次性可编程、多次性可编程以及电阻式随机存取存储器。此阵列可包括类似二极管的存取装置。

集成电路300包括一字线译码器302，其耦接并电性连接至沿着存储器阵列306中的列而配置的多条字线304。一条位线及(选择性的)平面译码器308电性连接至多条位线310，该多条位线310沿着阵列306中及位于多个平面中的多行而配置，用以读取、设定并复位阵列306中的存储单元。总线312上的地址是被供应给字线译码器302及平面/位线译码器308。方块314中的感测电路(感测放大器)及数据输入电路是经由数据总线316耦接至平面/位线译码器308。数据是从集成电路300上的输入/输出端口，或从集成电路300内部或外部的其他数据源，经由数据输入线318而被供应给方块314中的数据输入电路。集成电路300可包括其他电路320，例如一通用处理器或特殊用途应用电路，或提供阵列306所支持的系统单芯片功能的模块组合。数据是经由数据输出线322而从方块314中的感测放大器供应给集成电路300上的输入/输出端口，或供应给集成电路300内部或外部的其他数据目标。

集成电路300包括耦接至此阵列的存储单元的感测电路(在方块314中)以感测一被选存储单元的一电阻状态。

于此例子中，使用偏压配置状态机器(state machine)所实施的控制器324控制偏压电路电压及电流源326的施加，为了设定、复位及字线及位线读取电压及/或电流的偏压配置。控制器324可能通过使用已知的特殊用途逻辑电路而被实施。在替代实施例中，控制器324包括一通用处理器，其可能实施在同一集成电路上以执行一计算机程序来控制此装置的操作。在又其他实施例中，特殊用途逻辑电路以及一通用处理器的组合可能用于实施控制器324。

控制电路324、326被耦接至多条位线及多条字线，以施加偏压配置以供存储单元的操作用，控制电路324、326的电路可在第一与第二电极之间施加具有一极性的一第一偏压条件，用以在介电层之内形成导电桥，以及施加具有该极性的一第二偏压条件，用以引发介电层中的导电桥的热分解。在一个例子中，控制电路324、326被耦接至多条位线及多条字线，其用以施加偏压配置以供存储单元的操作用，包括：

一读取偏压配置，用以感测一被选存储单元的一电阻状态；

一第一写入偏压配置，具有一极性，用以形成一被选存储单元的介电层中的一导电桥，藉以建立被选存储单元中的一第一电阻状态；以及

一第二写入偏压配置，具有相同极性，用以引发一被选存储单元的介电层中的一导电桥的热分解，藉以建立一第二电阻状态。

又，在于此所说明的存储器技术的一实施例中，此存储单元阵列包括三维阵列，且多条字线及多条位线被配置以用以存取三维阵列中的多重存储层的存储单元。

本发明描述一种可编程金属化存储单元阵列的操作方法，该方法具有一读取模式，其包括施加一读取偏压配置以感测一被选存储单元的一电阻状态；该方法具有一第一写入模式，其包括施加具有一极性的一第一写入偏压配置，用于引发该被选存储单元的一介电层中的一导电桥的形成，藉以建立一第一电阻状态；以及该方法具有一第二写入模式，其包括应用具有该极性的一第二写入偏压配置，用于引发该被选存储单元的该介电层中的该导电桥的热分解，藉以建立一第二电阻状态。

虽然本发明已参考上述较佳实施例及例子而揭露，但吾人应理解到这些例子是意图呈现例示意义而非限制意义。吾人考虑到熟习本项技艺者将轻易想起修改及组合，修改及组合将落在本发明的精神及随附权利要求范围的范畴之内。

Claims (18)

1.一种存储器装置，包括一可编程金属化存储单元，包括：

一第一电极及一第二电极；

一介电层、一导电离子势垒层以及一离子供应层，串联在该第一与第二电极之间，该离子供应层包括一离子源，其材料适合于形成通过该介电层的多个导电桥。

2.根据权利要求1所述的存储器装置，其中该介电层包括一种材料或多种材料，其支持以该离子供应层的离子来电解形成通过该介电层的该多个导电桥。

3.根据权利要求1所述的存储器装置，包括：

一电路，用于在该第一与第二电极之间施加具有一极性的一第一偏压条件，用以引发该介电层之内的该多个导电桥的形成；以及用于施加具有该极性的一第二偏压条件，用以引发该介电层中的该多个导电桥的热分解。

4.根据权利要求3所述的存储器装置，其中该导电离子势垒层的材料在该第二偏压条件期间阻碍离子从该离子供应层扩散至该介电层，并在该第一偏压条件期间允许足够多的离子从该离子供应层扩散至该介电层以形成该多个导电桥。

5.根据权利要求1所述的存储器装置，其中该导电离子势垒层包括一含氮导电材料。

6.根据权利要求1所述的存储器装置，其中该导电离子势垒层包括一金属氮化物。

7.根据权利要求1所述的存储器装置，其中该离子供应层包括一铜离子源。

8.根据权利要求1所述的存储器装置，其中该离子供应层包括一银离子源。

9.根据权利要求1所述的存储器装置，其中该离子供应层的一材料包括铜及碲。

10.根据权利要求1所述的存储器装置，其中该离子供应层的一材料包括一硫族化物以及铜与银中的至少一种。

11.根据权利要求1所述的存储器装置，其中该存储器装置包括多个存储单元，其包括形成在一交叉点阵列中的该可编程金属化存储单元。

12.根据权利要求1所述的存储器装置，其中，

该介电层的一种或多种材料选自于包括介电氧化物及介电氮化物的一群组，该导电离子势垒层的一种或多种材料选自于包括金属氮化物的一群组，该离子供应层的一种或多种材料选自于包括含铜或含银硫族化物的一群组。

13.一种集成电路，包括：

多条位线与多条字线；以及

一存储单元阵列及一对应存取装置阵列，耦接至该多条位线及该多条字线，该阵列中的该多个存储单元包括串联在对应的字线及位线之间的一介电层、一导电离子势垒层以及一离子供应层。

14.根据权利要求13所述的集成电路，包括：

一感测电路，耦接至该存储单元阵列，用以感测一被选存储单元是否具有低于一读取阈值的一阈值；以及

一控制电路，耦接至该多条位线及该多条字线，用以施加多个偏压配置以供该多个存储单元的操作用，包括：

一读取偏压配置，用于感测该被选存储单元的一电阻状态；

一第一写入偏压配置，具有一极性，用于引发该被选存储单元的该介电层中的一导电桥的形成，藉以建立该被选存储单元中的一第一电阻状态；以及

一第二写入偏压配置，具有该极性，用于引发该被选存储单元的该介电层中的一导电桥的热分解，藉以建立一第二电阻状态。

15.根据权利要求13所述的集成电路，其中该存取装置阵列包括供每个存储单元用的一个二极管。

16.一种包括可编程金属化存储单元的装置的制造方法，包括：

形成一第一电极；

串联形成一介电层、一导电离子势垒层以及一离子供应层，这种离子供应层包括一导电桥材料的一离子源；以及

形成与该离子供应层接触的一第二电极。

17.根据权利要求16所述的制造方法，其中该介电层的材料用于电解形成及损毁通过该介电层的一导电桥。

18.根据权利要求17所述的制造方法，更包括形成多个存储单元，以及一对应存取装置阵列。

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