KR20000022518A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

실리콘 기판(1)상에 SOI층(5)이 매립 절연층(3)을 개재하고 형성되어 있다. 이 SOI층(5)에 채널 형성 영역(5c)을 규정하도록 형성된 드레인 영역(5a) 및 소스 영역(5b)과, 채널 형성 영역(5c)에 절연층(7)을 개재하여 대향하는 게이트 전극층(9)을 갖는 SOI-MOSFET가 형성되어 있다. 또한 드레인 영역(5a) 및 소스 영역(5b)의 단부 부근의 SOI층(5)의 영역에 절연층을 개재하여 대향하는 FS 플레이트(11)를 갖고, 또한 그 FS 플레이트(11)에 소정의 전위를 인가함으로써 그 FS 플레이트(11)와 대향하는 SOI층(5)의 영역의 전위를 고정하여 SOI-MOSFET를 다른 소자로부터 전기적으로 분리하는 FS 분리 구조가 형성되어 있다. 채널 형성 영역(5c)은, 채널폭 방향으로 양단부와 그 양단부에 끼워지는 중앙부를 갖고, 또한 소정 영역(5c)의 단부에 있어서의 채널 길이는, 중앙부에 있어서의 채널 길이보다도 짧다.

Description

반도체 장치 및 그 제조 방법
종래부터, 접합 용량의 감소, 소자간 분리 내압의 향상, 혹은 기생 사이리스터(thyristor)의 턴 온 즉, 래치 업의 방지 등을 도모하도록, 기판상에 절연층을 개재하고 반도체층을 배치한 구성, 소위 SOI(Semiconductor on Insulator) 구조가 알려져 있다. 이 구조의 반도체층에 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 작성한 것을, 소위 SOI-MOSFET라고 칭하고 있다.
이 SOI-MOSFET는, 도 32에 도시하는 바와 같이 기판(1)상에 절연층(3)을 개재하고 배치된 반도체층(이하, SOI층으로 칭함)(105)에 형성되어 있다. 즉, SOI-MOSFET는, SOI층(105)에 형성된 드레인 영역(105a) 및 소스 영역(105b)과, 이 드레인 영역(105a) 및 소스 영역(105b)에 끼워지는 영역(이하, 채널 형성 영역이라고 칭함)(105c)상에 게이트 절연층(7)을 개재하고 대향하는 게이트 전극층(109)에 의해 구성되어 있다.
종래, 이 SOI-MOSFET에서는, SOI층(105)의 전위(이하, 적절히, 보디(body) 전위라고도 칭함)가 플로팅이기 때문에, 드레인 영역(105a)과 소스 영역(105b)의 내압이 낮았다.
즉, 게이트 전극층(109)에 전압을 인가하여 채널 형성 영역(105c) 표면에 채널을 형성함으로써, 예를 들면 n 채널의 경우, 소스 영역(105b)으로부터 드레인 영역(105a)을 향해 전자가 이동한다. 이 전자에 의한 임팩트 이온화에 의해 드레인 영역(105a) 단부 근방에 다수의 전자·정공쌍이 발생한다. 이 중 전자는 드레인 영역(105a)으로부터 SOI층(105) 밖으로 취출되지만, SOI층(105)이 플로팅 상태이기 때문에 정공은 SOI층(105)내에 축적된다.
이에 따라, SOI층(105)에 포지티브(正)의 전압이 인가된 것과 같은 상태로 되어, 소스/드레인 영역(105a, 105b)과 채널 형성 영역(105c)이 순(順)바이어스되게 된다. 따라서, 드레인 영역(105a)과 소스 영역(105b) 사이에서 전류가 흐르기 쉽게 되어, 소스·드레인 내압이 저하한다.
이 소스·드레인 내압을 향상시키기 위해서, 필드 쉴드(Field Shield) 분리(이하, FS 분리라고 칭함)라고 하는 소자 분리 방법을 적용하는 것이 제안되어 있다.
도 33은, 이 FS 분리 구조가 적용된 SOI-MOSFET의 구성을 나타내는 조감도이다. 또한 도 34의 (a)는 도 33의 화살표 H 방향으로부터 본 MOSFET부의 개략 평면도이고, 도 34의 (b)는 도 34의 (a)의 F-F선에 따르는 개략 단면도이다.
주로 도 33을 참조하면, 실리콘 기판(1)상에는, 매립 절연층(3)을 개재하고 SOI층(105)이 형성되어 있다. 그 SOI층(105)에는, 도 32에서 설명한 바와 같이 소스/드레인 영역(105a, 105b)과 게이트 전극층(109)으로 이루어지는 MOSFET가 형성되어 있다.
여기서 게이트 전극층(109)은, SOI층(105)과 게이트 절연층(7)을 개재하고 대향하는 영역에 있어서 소정의 게이트 길이를 유지하면서 연재(延在)하고 있다(도 34의 (a)).
그리고 FS 분리 구조는, 이 MOSFET 형성 영역 단부의 SOI층(105)에 절연층을 개재하여 대향하는 FS 플레이트(11)를 갖도록 구성되어 있다. 이 FS 분리 방식에 의한 트랜지스터의 분리 방법은, FS 플레이트(11)에 소정의 전압을 인가함으로써, FS 플레이트(11) 하부의 SOI층(105)의 전위를 고정하여, 인접하는 트랜지스터 등의 소자를 전기적으로 분리하는 것이다.
여기서, FS 플레이트(11)에 인가하는 전압은, 예를 들어, nMOSFET에서는 0 V, pMOSFET에서는 Vcc(전원 전압)이다.
이 FS 플레이트(11) 아래의 SOI층(105)을 사이에 두고 MOSFET 형성 영역과 반대측에, SOI층(105)의 전위를 취하기 위한 보디 콘택트(23)가 마련되어 있다.
이와 같이 FS 분리를 거쳐서 MOSFET 형성 영역과 반대측에 보디 콘택트(23)를 마련함으로써, 인접하는 트랜지스터간의 소스/드레인단 사이의 전기적 분리를 유지하면서, 임팩트 이온화에 의해 발생한 정공을 보디 콘택트로부터 인출하는 것이 가능하다. SOI층(105)내 정공의 인출이 가능해지기 때문에, 소스·드레인 내압을 향상시킬 수 있다.
그러나, 보디 콘택트(23)를 마련하여 보디 전위를 고정(보디 고정)해 버리면, 기판 바이어스 효과가 작다고 하는 SOI-MOSFET 특유의 장점이 사라져 버린다. 그리고, 고속이며 저소비 전력이라고 하는 SOI 구조의 이점도 감소해 버린다고 하는 문제점이 있었다. 이하, 그 문제점에 대하여 상세히 설명한다.
도 35는, 통상의 반도체 기판에 형성된 트랜지스터(이하, 벌크·트랜지스터라고 칭함)의 구성을 개략적으로 도시하는 단면도이다. 도 35를 참조하면, 이 벌크·트랜지스터는, 반도체 기판(201)에 채널 영역(205e)을 규정하도록 형성된 드레인 영역(205a) 및 소스 영역(205b)과, 그 사이에 끼워지는 영역상에 게이트 절연층(207)을 개재하고 형성된 게이트 전극층(209)을 갖고 있다.
상술의 기판 바이어스 효과란, 소스/드레인 영역(205a, 205b)과 기판(201)의 정선(junction) 사이에 역바이어스 VB가 걸렸을 때에, 공핍층(205d)이 기판(201)측으로 연장되어 임계값 전압 Vth가 높게 되는 효과를 말한다. 여기서, 벌크·트랜지스터의 채널 길이가 긴 경우, 이하의 식에 따라 임계값 전압 Vth가 높게 된다.
VFB: 플랫밴드 전압,
ØF: 채널(205e)의 빌트 인 포텐셜,
ε0: 진공의 유전율,
εS: 실리콘의 비유전율,
q : 소(素)전하량,
NA: 채널(205e)의 불순물 농도,
COX: 게이트 용량
이 벌크·트랜지스터에 있어서의 임계값 전압 Vth의 기판 바이어스 VB에 대한 변화는 도 36에 도시하는 바와 같이 된다.
도 37에 도시하는 플로팅의 SOI층(105)에 형성된 MOSFET의 경우에는, 기판 바이어스 VB는 매립 산화막(3)을 거쳐서 SOI층(105)에 인가된다. 이 때문에, 기판 바이어스 VB가 임계값 전압 Vth에 미치는 영향은 대단히 작다. 따라서, 도 38에 도시하는 바와 같이 임계값 전압 Vth는 기판 바이어스 VB에 대하여 거의 변화하지 않는다.
그런데, SOI-MOSFET에서도 도 39에 도시하는 바와 같이 SOI층(105)에 기판 바이어스 VB를 직접 인가하고, 보디 고정하면, 벌크·트랜지스터와 동일한 바와 같이, 기판 바이어스 VB가 인가되었을 때에 정션 사이에 역바이어스가 걸려서 채널 형성 영역(105c)에 공핍층(105d)이 연장되어 임계값 전압 Vth가 상승해 버린다.
이와 같이 임계값 전압 Vth가 높게 되면, 드레인 전류 Id는 작아지기 때문에, LSI(Large Scale Integrated Circuit)를 고속으로 동작시키는 것이 어렵게 된다.
또한 임계값 전압 Vth가 높다는 것은, 전원 전압의 저전압화를 실행할 수 없다라고 하는 것으로 되어, 소비 전력이 커져 버린다.
발명의 개시
본 발명의 목적은, 우수한 소스·드레인 내압을 가짐과 동시에, 기판 바이어스 효과가 작고 고속이며 저소비 전력의 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는, 반도체층과, 게이트 절연형 전계 효과 트랜지스터와, 분리용 도전층을 구비하고 있다. 반도체층은, 기판상에 절연층을 개재하고 배치되어 있다. 절연 게이트형 전계 효과 트랜지스터는, 그 반도체층에 서로 거리를 두고서 배치된 1쌍의 소스/드레인 영역과, 1쌍의 소스/드레인 영역에 끼워지는 채널 형성 영역에 게이트 절연층을 개재하고 대향하는 게이트 전극층을 갖고, 게이트 전극층의 전위를 제어함으로써 채널 형성 영역내에 채널을 형성한다. 분리용 도전층은, 반도체층과 전기적으로 절연되어 있다. 이 분리용 도전층의 전위를 제어하여 분리용 도전층과 대향하는 반도체층의 영역의 전위를 고정함으로써, 게이트 절연형 전계 효과 트랜지스터는 서로 다른 소자로부터 전기적으로 분리된다. 채널 형성 영역에는, 분리용 도전층과 대향하는 반도체층의 영역을 개재하고 소정의 영역으로부터 전위를 인가할 수 있다. 채널 형성 영역에는, 채널폭 방향을 따라서 양단부와 그 양단부에 끼워지는 중앙부가 배치되어 있다. 중앙부와 소정 영역 사이에 위치하여 게이트 전극층에 대향하는 반도체층의 대향 영역은, 소정 영역에 전압을 인가하였을 때 중앙부보다도 빠르게 완전 공핍화되는 구성을 갖고 있다.
본 발명의 반도체 장치에서는, 게이트에 전압이 인가되었을 때, 채널 형성 영역의 중앙부보다도, 단부측의 영역쪽이 먼저 완전 공핍화되도록 구성되어 있다. 이와 같이 단부측쪽이 먼저 완전 공핍화되면, 그 후의 중앙부로의 보디 전위의 인가는 차단된다. 이 때문에, 중앙부에서의 소스/드레인 영역과 반도체층의 정션에 있어서 공핍층이 연장되는 것은 방지되어, 임계값 전압 Vth를 낮게 할 수 있다. 임계값 전압 Vth가 낮게 되기 때문에, 드레인 전류 Id가 커져, LSI를 고속으로 동작시키는 것이 용이하게 된다. 또한, 임계값 전압 Vth를 낮게 할 수 있기 때문에, 전원 전압의 저전압화가 가능해져, 소비 전력도 작게 할 수 있다.
또한, 단부측이 완전 공핍화할 때까지는, 임팩트 이온화에 의해 발생한 캐리어(정공 또는 전자)는 보디 콘택트를 통해 반도체층으로부터 인출된다. 이 때문에, 단부측이 완전 공핍화한 후에 중앙부에 축적되는 캐리어는, 반도체층이 완전히 플로팅인 경우보다도 적게 할 수 있다. 따라서, 캐리어가 반도체층내에 축적되는 것에 의한 소스·드레인 내압의 저하도 방지할 수 있다. 또한, 단부측이 완전 공핍화한 후에도 중앙부의 캐리어는 확산이나 재결합에 의해서, 어느 정도, 중앙부에서 인출된다. 이 점으로부터도, 반도체층이 완전히 플로팅인 경우보다도 소스·드레인 내압의 저하는 방지할 수 있다.
상기 국면에 있어서, 대향 영역은, 채널 형성 영역의 단부에 위치하고 있는 것이 바람직하다.
또한 상기 국면에 있어서, 채널 형성 영역의 채널 길이 방향에 따르는 단면에서, 반도체층의 표면 및 이면에 의해서 규정되는(끼워지는) 단면의 면적은, 중앙부보다도 단부쪽이 작은 것이 바람직하다.
이와 같이 단부와 중앙부의 단면적을 바꿈으로써, 단부를 중앙부보다 먼저 완전 공핍화하도록 할 수 있어, 이에 따라 우수한 소스·드레인 내압을 가짐과 동시에, 기판 바이어스 효과가 적고 고속이며 저소비 전력의 게이트 절연형 전계 효과 트랜지스터를 얻을 수 있다.
상기 국면에 있어서, 단부는 중앙부보다도, 채널 형성 영역의 채널 길이가 작은 영역을 갖는 것이 바람직하다.
이와 같이 단부와 중앙부의 채널 길이 방향의 폭을 바꿈으로써, 단부를 중앙부보다 먼저 완전 공핍화하도록 할 수 있어, 이에 따라 우수한 소스·드레인 내압을 가짐과 동시에, 기판 바이어스 효과가 작고 고속이며 저소비 전력의 게이트 절연형 전계 효과 트랜지스터를 얻을 수 있다.
상기 국면에 있어서는, 게이트 전극층의 게이트 길이는 단부와 대향하는 위치에서는 중앙부와 대향하는 위치보다 작은 것이 바람직하다.
이 게이트 전극을 마스크로 하여 반도체층에 불순물을 주입함으로써, 다른 채널 길이 방향의 폭을 갖는 단부와 중앙부를 용이하게 형성할 수 있다.
상기 국면에 있어서는, 단부는 중앙부보다도 반도체층의 두께가 작은 영역을 갖는 것이 바람직하다.
이와 같이 단부와 중앙부의 반도체층의 두께를 바꿈으로써, 단부를 중앙부보다 먼저 완전 공핍화하도록 할 수 있어, 이에 따라 우수한 소스·드레인 내압을 가짐과 동시에, 기판 바이어스 효과가 작고 고속이며 저소비 전력의 게이트 절연형 전계 효과 트랜지스터를 얻을 수 있다.
상기 국면에 있어서는, 단부에는, 반도체층의 표면 및 이면 중 어느 한쪽에 깊이 100Å 이상의 홈이 형성되어 있는 것이 바람직하다.
홈의 깊이가 100Å보다 얕으면, 단부를 중앙부보다 먼저 완전 공핍화시킨다고 하는 효과를 충분히 얻을 수 없다.
상기 국면에 있어서는, 소스/드레인 영역은, 비교적 고농도의 제 1 불순물 영역과, 제 1 불순물 영역의 채널 형성 영역측에 인접하는 비교적 저농도의 제 2 불순물 영역을 갖고 있다. 단부에 인접하는 제 2 불순물 영역의 채널 길이 방향의 폭은, 중앙부에 인접하는 제 2 불순물 영역의 채널 길이 방향의 폭보다도 큰 것이 바람직하다.
단부에 있어서의 제 2 불순물 영역쪽이 중앙부에 있어서의 것보다도 작은 폭을 갖고 있다. 이 제 2 불순물 영역은 비교적 불순물 농도가 낮기 때문에, 기생 저항이 높다. 이 때문에, 트랜지스터가 ON시에, 전류는 주로 제 2 불순물 영역의 폭이 좁고 기생 저항이 낮은 중앙부를 흐른다. 즉, 채널 길이 방향의 폭이 좁은 단부에는 거의 전류는 흐르지 않기 때문에, 쇼트 채널 효과에 강한 절연 게이트형 전계 효과 트랜지스터를 얻을 수 있다.
상기 국면에 있어서는, 게이트 전극층상에는, 게이트 전극층의 형상과 정합한 형상을 갖는 반사막이 형성되어 있는 것이 바람직하다.
게이트 전극층상에 반사막이 마련되어 있기 때문에, 게이트 전극층의 패터닝을 위한 노광시에 반사막으로부터의 노광광의 난반사에 의해, 단부상에 대응하는 레지스트 영역을 과잉으로 노광시킬 수 있다. 이에 따라, 포토마스크의 게이트 전극 패턴의 형상을 변경하는 일 없이, 중앙부보다도 단부의 게이트 길이가 짧은 게이트 전극층을 얻을 수 있어, 제조 공정의 간략화를 도모할 수 있다.
상기 국면에 있어서는, 반도체층은 채널 형성 영역에 전기적으로 접속되고, 또한 주위가 절연되어 소정 영역으로 연장되는 연재 영역을 갖고 있다. 이 연재 영역에는 소정 영역으로부터 전위를 인가 가능하고, 또한 이 연재 영역에는 분리용 도전층이 대향하고 있다. 대향 영역은, 소정 영역과 분리용 도전층이 대향하는 영역 사이의 연재 영역에 위치하고 있다.
이에 따라, 중앙부보다 먼저 완전 공핍화되는 영역을 게이트 절연형 전계 효과 트랜지스터의 형성 영역밖에 배치할 수 있다.
상기 국면에 있어서는, 대향 영역내의 불순물 농도는, 채널 형성 영역내의 불순물 농도보다도 낮은 것이 바람직하다.
이와 같이 대향 영역과 1쌍의 소스/드레인 영역에 끼워지는 영역의 불순물 농도를 바꿈으로써, 대향 영역을 1쌍의 소스/드레인 영역에 끼워지는 영역보다 먼저 완전 공핍화하도록 할 수 있어, 이에 따라 우수한 소스·드레인 내압을 가짐과 동시에, 기판 바이어스 효과가 작고 고속이며 저소비 전력의 절연 게이트형 전계 효과 트랜지스터를 얻을 수 있다.
상기 국면에 있어서는, 게이트 전극층은 대향 영역의 상부 표면 및 양측면을 덮고 있는 것이 바람직하다.
이에 따라, 대향 영역의 표면 및 양측면의 세방면으로부터 공핍층을 연장시킬 수 있기 때문에, 이 대향 영역의 완전 공핍화를 빨리할 수 있다. 따라서, 기판 바이어스 효과의 영향을 보다 작게 할 수 있다.
본 발명의 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다.
우선 기판상에 절연층을 개재하여 반도체층이 형성된다. 그리고 반도체층과 전기적으로 절연된 분리용 도전층이 형성된다. 그리고 반도체층과 게이트 절연층을 개재하고 대향하는 게이트 전극층이 형성된다. 그리고 게이트 전극층을 마스크로 하여 반도체층에 불순물을 도입함으로써, 서로 거리를 두고서 1쌍의 소스/드레인 영역이 형성된다. 이 1쌍의 소스/드레인 영역과 게이트 전극층으로 구성되고, 또한 게이트 전극층의 전위를 제어함으로써 1쌍의 소스/드레인 영역에 끼워지는 채널 형성 영역내에 채널을 형성하는 게이트 절연형 전계 효과 트랜지스터가 형성된다. 분리용 도전층의 전위를 제어하여 분리용 도전층과 대향하는 반도체층 영역의 전위를 고정함으로써, 게이트 절연형 전계 효과 트랜지스터는 서로 다른 소자로부터 전기적으로 분리될 수 있다. 분리용 도전층과 대향하는 반도체층의 영역을 개재하고 소정의 영역으로부터 전위를 인가할 수 있도록 채널 형성 영역은 형성되어 있다. 채널 형성 영역에는 채널폭 방향을 따라서 양단부와 그 양단부에 끼워지는 중앙부가 배치되어 있다. 게이트 전극층은, 중앙부상보다도 단부상에 있어 중앙부보다도 게이트 길이가 작은 영역을 갖도록 형성되어 있다.
이 게이트 전극을 마스크로 하여 반도체층에 불순물을 주입함으로써, 서로 다른 채널 길이 방향의 폭을 갖는 단부와 중앙부를 용이하게 형성할 수 있다.
상기 국면에 있어서는, 게이트 전극층을 형성하는 공정은, 도전층상에 도포된 포토 레지스트를, 게이트 전극 패턴을 갖는 포토마스크를 투과시킨 노광광으로 노광하고, 현상시켜 레지스트 패턴을 형성한 후, 레지스트 패턴을 마스크로 하여 도전층을 에칭하는 공정을 갖고 있다. 게이트 전극 패턴의 단부에 대응하는 위치에는, 게이트 전극 패턴을 분리하고, 또한 종래의 스테퍼의 해상 한계보다 작은 폭을 갖는 간격이 있다.
이에 따라, 포토마스크의 게이트 전극 패턴의 형상의 선택 폭이 넓어진다.
상기 국면에 있어서는, 게이트 전극층을 형성하는 공정은, 게이트 전극층으로 되는 도전층상에 반사막을 형성한 상태에서 사진 제판 기술에 의해 도전층을 패터닝한다.
게이트 전극층상에 반사막이 마련되어 있기 때문에, 게이트 전극층의 패터닝을 위한 노광시에, 반사막으로부터의 노광광의 난반사에 의해, 단부상에 대응하는 레지스트 영역을 과잉으로 노광시킬 수 있다. 이에 따라, 포토마스크의 게이트 전극 패턴의 형상을 변경하는 일 없이, 중앙부보다도 단부의 게이트 길이가 짧은 게이트 전극층을 얻을 수 있어, 제조 공정의 간략화를 도모할 수 있다.
상기 국면에 있어서는, 게이트 전극층을 덮도록 절연층을 형성한 후, 절연층을 이방(異方)적으로 에칭함으로써 게이트 전극층의 측벽에 절연층을 잔존시키는 공정이 더 구비되어 있다. 단부상에 위치하는 게이트 전극층의 게이트 길이가 작은 영역은 게이트폭 방향에 소정의 폭으로 설치된다. 절연층 형성시의 막두께는 이 소정의 폭의 2배 이상이다.
이에 따라, 단부가 쇼트 채널 효과에 강한 절연 게이트형 전계 효과 트랜지스터를 얻을 수 있다.
상기 국면에 있어서는, 게이트 전극층을 형성하는 공정은, 도전층상에 도포된 포토 레지스트를, 게이트 전극 패턴을 갖는 포토마스크를 투과시킨 노광광으로 노광하고, 현상시켜 레지스트 패턴을 형성한 후, 레지스트 패턴을 마스크로 하여 도전층을 에칭하는 공정을 갖고 있다. 게이트 전극 패턴의 단부에 대응하는 위치의 제 1 선폭은, 게이트 전극 패턴의 중앙부에 대응하는 위치의 제 2 선폭보다 작다. 이 게이트 전극 패턴의 단부와 중앙부의 끼워지는 부분에 대응하는 위치의 선폭은, 이 제 2 선폭보다 크다.
이에 따라, 단부가 쇼트 채널 효과에 강한 절연 게이트형 전계 효과 트랜지스터를 얻을 수 있다.
본 발명은, 반도체 장치 및 그 제조 방법에 관하며, 보다 구체적으로는, 기판상에 절연층을 개재하여 배치된 반도체층을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1의 (a)는 본 발명의 실시예 1에 있어서의 반도체 장치의 구성을 개략적으로 도시하는 평면도이다.
도 1의 (b)는 도 1의 (a)의 B-B선에 따르는 개략 단면도이다.
도 1의 (c)는 도 1의 (a)의 C-C선에 따르는 개략 단면도이다.
도 2∼도 7은 본 발명의 실시예 1에 있어서의 반도체 장치의 제조 방법을 공정 순서대로 도시하는 도 1의 (a)의 A-A선에 대응하는 개략 단면도이다.
도 8은 SOI-MOSFET에 있어서 소스/드레인 영역에 끼워지는 영역이 공핍화되는 것을 설명하기 위한 개략 단면도이다.
도 9는 SOI-MOSFET에 있어서 소스/드레인 영역에 끼워지는 영역이 완전 공핍화할 때의 기판 바이어스 VB와 임계값 Vth의 관계를 나타내는 그래프이다.
도 10은 SOI-MOSFET에 있어서 게이트 길이를 바꾼 경우의 기판 바이어스 VB와 임계값 전압 Vth의 관계를 나타내는 그래프이다.
도 11은 병목부를 완전 공핍화시킬 때의 도 1의 (a)의 A-A선에 따르는 반도체층의 전위의 변화를 나타내는 그래프이다.
도 12는 병목부를 완전 공핍화시킬 때의 기판 바이어스 VB와 소스·드레인 내압 BVDS의 관계를 나타내는 그래프이다.
도 13과 도 14는 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법을 공정 순서대로 도시하는 도 1의 (a)의 A-A선에 따르는 개략 단면도이다.
도 15는 게이트 전극층상에 반사막을 마련한 경우와 마련하지 않은 경우의 FS부의 단차의 크기와 패턴폭의 저감과의 관계를 나타내는 그래프이다.
도 16은 본 발명의 실시예 3에 있어서의 반도체 장치에 있어서 게이트 전극층 형성을 위한 포토마스크의 게이트 전극 패턴 형상을 나타내는 개략 평면도이다.
도 17은 도 16의 패턴을 갖는 포토마스크를 이용하여 게이트 전극층을 형성한 경우의 게이트 전극층의 형상을 나타내는 개략 평면도이다.
도 18과 도 19는 본 발명의 실시예 4에 있어서의 반도체 장치에 있어서 게이트 전극층 형성시의 포토마스크의 게이트 전극 패턴의 각종 형상을 나타내는 개략 평면도이다.
도 20과 도 21은 본 발명의 실시예 5에 있어서의 반도체 장치의 제조 방법을 공정 순서대로 도시하는 개략 평면도이다.
도 22의 (a)는 본 발명의 실시예 6에 있어서의 반도체 장치에 있어서 게이트전극층의 병목부를 확대하여 도시하는 개략 평면도이다.
도 22의 (b)는 도 22의 (a)의 C-C선에 따르는 개략 단면도이다.
도 22의 (c)는 도 22의 (a)의 B-B선에 따르는 개략 단면도이다.
도 23의 (a)는 본 발명의 실시예 6에 있어서의 반도체 장치에 있어서 측벽 절연층이 형성된 모양을 나타내는 개략 평면도이다.
도 23의 (b)는 도 23의 (a)의 C-C선에 따르는 개략 단면도이다.
도 23의 (c)는 도 23의 (a)의 B-B선에 따르는 개략 단면도이다.
도 24∼도 26은 본 발명의 실시예 7에 있어서의 반도체 장치의 제조 방법을 공정 순서대로 도시하는 도 1의 (a)의 A-A선에 따르는 개략 부분 단면도이다.
도 27은 게이트 전극의 병목부를 사이드월이 잘 매립되지 않은 모양을 나타내는 마스크와 게이트 전극의 개략 평면도이다.
도 28과 도 29는 본 발명의 실시예 8에 있어서의 반도체 장치에 있어서 게이트 전극층의 병목부를 사이드월이 잘 매립된 구성을 나타내는 마스크와 게이트 전극의 개략 평면도이다.
도 30은 본 발명의 실시예 9에 있어서의 반도체 장치의 구성을 개략적으로 나타내는 평면도이다.
도 31은 본 발명의 실시예 10에 있어서의 반도체 장치에 있어서 반도체층이 메사 분리되어 있는 경우의 도 30의 D-D선에 따르는 단면에 대응하는 개략 단면도이다.
도 32는 종래의 SOI-MOSFET의 구성을 개략적으로 나타내는 단면도이다.
도 33은 FS 분리를 적용한 종래의 SOI-MOSFET의 구성을 개략적으로 나타내는 조감도이다.
도 34의 (a)는 도 33의 화살표 E 방향으로부터 본 개략 평면도이다.
도 34의 (b)는 도 34의 (a)의 F-F선에 따르는 개략 단면도이다.
도 35는 벌크·트랜지스터에 있어서 기판 바이어스 효과를 설명하기 위한 개략 단면도이다.
도 36은 도 35의 벌크·트랜지스터에 있어서의 기판 바이어스 VB와 트랜지스터의 경계값 전압 Vth의 관계를 나타내는 그래프이다.
도 37은 매립 절연층을 거쳐서 기판 바이어스가 인가된 SOI-MOSFET의 구성을 개략적으로 나타내는 단면도이다.
도 38은 매립 절연층을 거쳐서 기판 바이어스가 인가되었을 때의 기판 바이어스 VB와 트랜지스터의 경계값 전압 Vth의 관계를 나타내는 그래프이다.
도 39는 보디 고정된 SOI-MOSFET의 구성을 개략적으로 나타내는 단면도이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시예에 대하여 도면에 근거하여 설명한다.
실시예 1
도 1의 (a)는 본 발명의 실시예 1에 있어서의 반도체 장치의 구성을 개략적으로 나타내는 평면도이다. 또한 도 1의 (b)와 도 1의 (c)는 도 1의 (a)의 B-B선과 C-C선에 따르는 개략 단면도이다.
도 1의 (a)와 도 1의 (b)와 도 1의 (c)를 참조하면, 본 실시예의 반도체 장치는, 실리콘 기판(1)상에 매립 산화막(3)을 개재하고 SOI층(5)이 형성된, 소위 SOI 구조를 갖고 있다. 이 SOI층(5)에는, SOI-MOSFET이 형성되어 있다.
이 SOI-MOSFET는, SOI층(5)에 채널 형성 영역(5c)을 사이에 두도록 배치된 드레인 영역(5a) 및 소스 영역(5b)과, 채널 형성 영역(5c)에 게이트 산화막(7)을 개재하고 대향하는 게이트 전극층(9)을 갖고 있다.
주로 도 1의 (a)를 참조하면, 드레인 영역(5a) 및 소스 영역(5b) 단부의 SOI층(5)상에는, SOI층(5)과 절연층(도시하지 않음)을 개재하고 대향하도록 FS 플레이트(11)가 형성되어 있다. 이 FS 플레이트(11)를 갖는 FS 분리에 의해 SOI-MOSFET는 서로 다른 소자, 예를 들면 인접하는 트랜지스터와 전기적으로 분리되어 있다.
또, 이 FS 분리 방식에 의한 트랜지스터의 분리 방법은, 상술한 바와 같이, FS 플레이트(11)에 소정의 전위를 인가함으로써, 이 FS 플레이트(11) 하부의 SOI 층(5)의 전위를 고정함으로써 실행된다.
본 실시예의 특징은, 채널 형성 영역(5c) 및 게이트 전극층(9)의 형상에 있다. 채널 형성 영역(5c)은, SOI-MOSFET의 채널폭 방향(화살표 Y 방향)에 따르는 양단부 J와, 그 양단부 J에 끼워져, 소정의 폭(채널 길이)을 유지하고 연장되는 중앙부 K를 갖고 있다. 채널 형성 영역(5c)은, 단부 J에 중앙부 K보다도 채널 길이 방향(화살표 X 방향)의 폭(채널 길이)이 작은 영역(도 1의 (b):이하, 병목부라고 칭함)을 갖고 있다.
또한 게이트 전극층(9)도, 중앙부 K상에서는 소정의 폭(게이트 길이)을 유지하고 연장되어 있고, 채널 형성 영역(5c)의 병목부상에서는 중앙부 K상보다도 게이트 길이 방향(화살표 X 방향)의 폭(게이트 길이)이 작은 병목부(9a)를 갖고 있다.
이 채널 형성 영역(5c)의 병목부와 게이트 전극층(9)의 병목부(9a)의 위치는, 도 1의 (a)에 도시하는 평면 방향으로부터 봐서 거의 정합(整合)하고 있다.
또, 도시하고 있지 않지만, 채널 형성 영역(5c)에는, 도 33에 도시하는 바와 같이 MOSFET 형성 영역 밖의 소정의 영역(보디 콘택트(23))으로부터 FS 플레이트(11) 아래의 영역을 개재하며 소정의 전위가 인가되고 있다.
다음에, 본 실시예의 반도체 장치의 제조 방법에 대하여 설명한다.
도 2∼도 7은 본 발명의 실시예 1에 있어서의 반도체 장치의 제조 방법을 공정 순서대로 도시하는 도 1의 (a)의 A-A선에 따르는 개략 단면도이다.
우선, 도 2를 참조하면, 실리콘 기판(1)상에 매립 산화막(3)을 개재하고 SOI층(5)을 갖는 SOI 구조의 웨이퍼가 준비된다. 이 웨이퍼의 SOI층(5)상에, FS 플레이트 아래의 절연막(15)과, FS 플레이트로 되는 도전층(11)과, FS 플레이트상의 절연막(17)이, 예를 들면 20 nm, 50 nm, 100 nm의 막두께로 순차적으로 형성된다. FS 플레이트로 되는 도전층(11)에는, 예를 들어, 퇴적시로부터 불순물이 도핑된 다결정 실리콘(도핑(doping)된 폴리실리콘)막 또는 불순물이 도핑되어 있지 않은 다결정 실리콘(넌도핑(non-doping)된 폴리실리콘)막을 퇴적한 후에 불순물을 주입한 것 중 어느 하나가 이용되어도 무방하다. FS 플레이트의 상하의 절연막(15, 17)에는, 예를 들면 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiN) 또는 그들의 복합막이 이용된다.
도 3을 참조하면, 통상의 사진 제판 기술 및 에칭 기술을 이용하여, FS 분리를 마련하는 위치에, FS 플레이트(11) 및 FS 플레이트의 상하의 절연막(15, 17)이 패터닝에 의해 잔존된다.
도 4를 참조하면, FS 분리 구조(FS 플레이트(11)와 FS 플레이트(11)의 상하의 절연막(15, 17)을 포함함) 측벽에 측벽 절연층(13)이 형성된다. 이 측벽 절연층(13)은, 예를 들어 200 nm 정도의 막두께로 퇴적한 실리콘 산화막에 이방성 드라이 에칭을 실행함으로써 FS 분리 구조의 측벽에 잔존시켜 형성된다.
도 5를 참조하면, 예를 들면 열산화 처리 등에 의해, 게이트 산화막(7)이 반도체층(5)의 표면에 7 nm 정도의 막두께로 형성된다.
도 6을 참조하면, 게이트 전극층으로 되는 폴리실리콘층(9)이 표면 전면에, 예를 들면 250 nm의 막두께로 퇴적된다. 또 이 폴리실리콘층(9)은, 퇴적시로부터 불순물이 도입된 도핑된 폴리실리콘이어도 무방하고, 또한 넌도핑된 폴리실리콘 퇴적후에 불순물이 도핑된 것이어도 무방하다.
도 7을 참조하면, 폴리실리콘층(9)을 통상의 사진 제판 기술 및 에칭 기술에 의해 패터닝함으로써, 게이트 전극층(9)이 형성된다. 이 때, 게이트 전극층(9)은, 도 1의 (a)에 도시하는 바와 같이 FS 분리 구조의 근방에 병목부를 갖도록 패터닝된다. 이 후, 게이트 전극층(9) 및 FS 분리 구조 등을 마스크로 하여 불순물을 SOI층(5)에 이온 주입함으로써, 1쌍의 소스/드레인 영역이 형성된다. 이 때문에, 소스/드레인 영역에 끼워지는 채널 형성 영역의 단부에 있어서의 병목부는, 게이트 전극층(9)의 병목부에 정합하여 형성되게 된다.
또, 병목부를 갖는 게이트 전극층(9)을 형성하기 위해서는, 대응 개소에 병목부를 갖는 게이트 전극 패턴을 포함하는 포토마스크(레티클)를 이용하여 게이트 전극층(9)상의 포토 레지스트를 패터닝하고, 그 레지스트 패턴을 마스크로 하여 게이트 전극층(9)으로 되는 도전층이 패터닝되면 좋다.
상술한 바와 같이 본 실시예의 반도체 장치는, 채널 형성 영역(5c)의 단부 J에 병목부가 있기 때문에, 우수한 소스·드레인 내압을 가짐과 동시에, 기판 바이어스 효과가 작고 고속이며 저소비 전력으로 된다. 이하, 그것에 대해서 상세히 설명한다.
도 8에 도시하는 바와 같이 SOI층(5)에 기판 바이어스 VB를 직접 인가한, 소위 보디 고정한 SOI-MOSFET에서는, 기판 바이어스 VB와 임계값 전압 Vth의 관계는 도 9에 도시하는 바와 같이 된다.
도 8과 도 9를 참조하면, 기판 바이어스 VB가 비교적 낮은 영역에서는, 벌크·트랜지스터의 경우(도 35, 36)와 마찬가지로, 기판 바이어스 VB에 대하여 임계값 전압 Vth는 상승한다. 그러나, 기판 바이어스 VB를 더욱 상승시키면, 드레인 영역(5a)으로부터 연장된 공핍층(5dd)과 소스 영역(5b)으로부터 연장된 공핍층(5ds)과 게이트 전극층(9)으로부터 연장된 공핍층(5dg)에 의해 채널 형성 영역(5c) 전체가 공핍화(완전 공핍화)된다. 이 완전 공핍화되는 기판 바이어스 VB이상으로 기판 바이어스 VB를 상승시켜도, 임계값 전압 Vth는 그 이상 기판 바이어스 VB의 영향을 받지 않아, 상승하지 않는다(포화함).
또한, 도 8에 도시한 바와 같이, 게이트 전극층(9)으로부터 연장되는 공핍층(5dg)은, 드레인 영역(5a) 및 소스 영역(5b)으로부터 연장되는 공핍층(5dd, 5ds)에 끼워져 영향을 받고 있기 때문에, 단독으로 존재하는 경우보다도 깊게 연장되어 있다.
게이트 길이가 짧을 수록, 이 게이트 전극층(9)으로부터 연장되는 공핍층(5dg)은 드레인 영역(5a) 및 소스 영역(5b)으로부터 연장되는 공핍층(5dd, 5ds)의 영향을 강하게 받는다. 이 때문에, SOI층(5)의 막두께가 동일하면, 채널 길이가 짧을 수록, 채널 형성 영역(5c)은 조기에 완전 공핍화되고, 임계값 전압 Vth가 포화할 때의 기판 바이어스 VB가 작아진다.
도 10은 SOI층(5)의 막두께가 동일하고, 채널 길이가 긴 경우와 짧은 경우의 경계값 전압 Vth의 변화를 나타내고 있다. 이 도 10으로부터도 명백하듯이, 채널 길이가 짧을 수록, 낮은 기판 바이어스 VB에서 채널 형성 영역(5c)은 완전 공핍화된다.
본 실시예에서는, 채널 형성 영역(5c)의 단부 J의 병목부에 있어서의 채널 길이는, 중앙부 K에 있어서의 채널 길이보다도 작다. 이 때문에, 보디 콘택트로부터 기판 바이어스 VB를 인가하였을 때, 낮은 기판 바이어스 VB에서 먼저 단부 J쪽이 중앙부 K보다도 완전 공핍화한다. 따라서, 그 이상 높은 기판 바이어스 VB를 인가하여도, 보디 콘택트로부터의 전위는 소정 영역(5c)의 중앙부 K로 들어가지 않고, 즉, 완전 공핍화된 단부 J에 의해 차단된다.
따라서, 중앙부 K에서의 소스/드레인 영역(5a, 5b)과 채널 형성 영역(5c)의 정션에 있어서 공핍층이 연장되는 것은 방지되어, 임계값 전압 Vth를 낮게 할 수 있다. 임계값 전압 Vth가 낮게 되기 때문에, 드레인 전류 Id가 커져, LSI를 고속으로 동작시키는 것이 용이하게 된다. 또한, 임계값 전압 Vth를 낮게 할 수 있기 때문에, 전원 전압의 저전압화가 가능해져, 소비 전력도 작게 할 수 있다.
도 11은 도 1의 A-A선의 단면 위치에 대한 SOI층의 도면 중 하부 전위의 변화를 도시하는 그래프이다. 도 11을 참조하면, 위치 a1, 위치 a2는 도 1에 도시되는 위치 a1, 위치 a2에 대응하고 있다. 즉, 위치 a1과 위치 a2에 끼워지는 영역에 중앙부가 위치하고 있으며, 위치 a1, 위치 a2에 대하여 중앙부는 반대측에 채널 형성 영역의 병목부가 위치하고 있다.
기판 바이어스 VB를 네가티브로 변동시키면, 단부가 핀치 오프 상태로 될 때까지는 중앙부 및 병목부의 쌍방에 있어서 전위가 저하한다. 그런데, 단부가 핀치 오프 상태로 된 후에는, 중앙부의 전위는 변화하지 않고, 병목부의 전위는 저하한다.
또한, 이 경우의 소스·드레인 내압과 기판 바이어스의 관계를 도 12에 도시한다.
도 11과 도 12로부터, 단부 J가 완전 공핍화될 때까지는, 중앙부 K의 임팩트 이온화에 의해 발생한 캐리어(정공 또는 전자)는 보디 콘택트를 통해 SOI층(5)으로부터 인출된다. 이 때문에 SOI층으로부터의 캐리어의 인출이 실행되지 않는 플로팅의 경우와 비교하여, 본 실시예에서는 병목부의 완전 공핍화후에 중앙부 K에 축적되는 캐리어의 수를 적게 할 수 있다. 따라서, 본 실시예에서는, 플로팅의 경우보다, 캐리어가 SOI층(5)내에 축적되는 것에 의한 소스·드레인 내압의 저하를 방지할 수 있다.
또한, 본 실시예에서는, 병목부가 완전 공핍화한 후에도, 중앙부 K의 캐리어는, 확산이나 재결합에 의해, 어느 정도, 중앙부 K로부터 보디 콘택트로 빠져 나온다. 이 점으로부터도, SOI층이 완전히 플로팅의 경우보다도, 본 실시예에서는 소스·드레인 내압의 저하를 방지할 수 있다.
이상으로부터, 본 실시예에서는 우수한 소스·드레인 내압을 가짐과 동시에, 기판 바이어스 효과가 작고 고속이며 저소비 전력의 SOI-MOSFET를 얻을 수 있다.
또, 본 실시예에 있어서는, 중앙부 K의 양측의 단부 J에 병목부를 형성하였지만, 보디 콘택트로부터의 전위를 차단할 수 있으면 병목부는 1개소에만 설치되더라도 무방하다. 예를 들면, 보디 콘택트가 한 쪽에만 있도록 한 경우에는, 병목부는 보디 콘택트측의 1개소만으로 무방하다.
실시예 2
본 실시예는, 포토마스크의 게이트 전극 패턴의 형상을 종래의 것과 변경하는 일 없이, 병목부를 갖는 게이트 전극층을 형성하는 방법에 관한다.
도 13과 도 14는, 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법을 공정 순서대로 도시하는 도 1의 A-A선에 따르는 개략 단면도이다.
우선, 본 실시예의 제조 방법은, 도 2∼6에 나타낸 실시예 1과 마찬가지의 제조 공정을 거친다. 이 후, 도 13을 참조하면, 게이트 전극층으로 되는 도전층(9)의 표면 전면에, 반사 강도가 강하게 되는 반사막(21)이 형성된다.
도 14를 참조하면, 반사막(21)의 전면상에 예를 들면, 포지티브형의 포토 레지스트(31)가 도포된다. 이 포토 레지스트(31)에, 포토마스크를 투과한 스테퍼로부터의 노광광(30)이 조사(照射)된다. 반사막(21)은 FS 분리 구조의 단차부를 덮고 있기 때문에, 노광광(30)은 그 반사막(21)의 단차부 측벽에 있어서 난반사하고, 이 난반사에 의해 포토 레지스트(31)의 단차부 부근의 영역 S1에 있어서 노광광의 강도가 높게 된다. 포지티브형의 포토 레지스트는 빛의 조사된 영역이 현상에 의해 제거되기 때문에, 노광광의 강도가 높은 영역 S1 부근에서는 여분으로 포토 레지스트(31)가 제거되어, 영역 S1 부근의 레지스트 패턴 형상은 가늘어진다.
따라서, FS 분리 구조의 근방, 즉 채널 형성 영역의 단부상에서는 레지스트패턴의 폭이 작아진다. 이 레지스트 패턴(31)을 마스크로 하여 반사막(21)과 도전층(9)을 에칭함으로써, 채널 형성 영역의 단부상에 병목부를 갖는 게이트 전극층(9)이 형성된다.
또한 이 게이트 전극층(9)을 마스크로 하여 불순물을 주입하여 소스/드레인 영역을 형성함으로써, 소스 영역과 드레인 영역에 끼워지는 채널 형성 영역의 단부의 채널 길이가, 중앙부의 채널보다도 작아진다.
이와 같이 게이트 전극층으로 되는 도전층(9)상에 반사막(21)을 마련함으로써, 종래의 포토마스크의 게이트 패턴 형상을 이용한 상태에서, 단부에 병목부를 갖는 게이트 전극층 및 채널 형성 영역을 형성할 수 있다.
또, 반사막(21)에 의한 반사는, 노광광의 파장과 반사막(21)의 막두께와 굴절율에 의해 결정된다. 예를 들면 반사막(21)의 재질을 실리콘 질화막으로 하고, 레지스트에 대한 반사막(21)의 굴절율 n을 1.4라고 생각하고, 노광광에 i 선(파장:365 nm)을 이용한 경우에는, 635Å 정도의 막두께로 반사막(21)을 형성하면 노광광에 대한 반사 강도가 가장 높게 된다.
또한, 도 14에 도시하는 구조로 반사막(21)이 있는 경우와 반사막(21)이 없는 경우에 대하여 필드 분리 구조의 높이 HFS와 패턴폭의 저감(여분으로 제거된 폭)의 관계에 대하여 조사하였다. 그 결과를 도 15에 도시한다.
도 15를 참조하면, 이 결과로부터 명백하듯이, 필드 분리 구조의 높이 HFS가 동일한 경우, 반사막(21)이 있는 쪽이, 반사막(21)이 없는 쪽보다도 패턴을 가늘게 할 수 있는 것을 알 수 있다. 즉, 반사막(21)을 마련함으로써, 필드 쉴드 분리 구조의 높이 HFS를 작게 하여도 충분히 병목부에 있어서 게이트 길이가 작은 게이트 전극층(9)을 얻을 수 있다.
또, FS 분리 구조의 높이 HFS를 높게 하면, 반사막이 없는 경우에서도 패턴을 가늘게 할 수 있지만, 반대로 표면 단차가 커져, 그 위 층에 형성되는 도전층의 단선이나 잔사에 의한 쇼트 등의 문제가 발생한다.
실시예 3
실시예 3은, 포토마스크의 게이트 전극 패턴에 세공(細工)을 실행하여, 병목부상에 있어서 미소한 게이트 길이를 갖는 게이트 전극층을 만드는 방법에 관한다.
도 16은, 본 발명의 실시예 3에 있어서의 반도체 장치의 게이트 전극층을 패터닝하기 위한 포토마스크의 게이트 전극 패턴의 구성을 나타내는 개략 평면도이다. 도 16를 참조하면, 게이트 전극 패턴(51)은, 채널 형성 영역의 병목부에 대응하는 위치에 스테퍼의 해상도 이하의 갭 G를 갖고 있다. 웨이퍼상의 게이트 전극으로 되는 도전층에 이 게이트 전극 패턴(51)을 전사하면, 근접 효과에 의해서 게이트 전극 패턴(51)의 갭부가 연결된다. 이 때문에, 도 17에 도시하는 바와 같이 갭이 있었던 부분이 다른 부분보다 가늘게 된 게이트 전극층(9)를 얻을 수 있다.
이러한 갭 G를 갖는 게이트 전극 패턴(51)을 이용하여 게이트 전극층(9)을 패터닝함으로써, 미소한 게이트 길이를 갖는 병목부를 형성할 수 있다.
실시예 4
도 18과 도 19는, 본 발명의 실시예 4에 있어서의 반도체 장치의 게이트 전극층을 패터닝하기 위한 포토마스크의 게이트 전극 패턴의 구성을 나타내는 개략 평면도이다.
도 18과 도 19를 참조하면, 포토마스크의 게이트 전극 패턴(51)에서는, 채널 형성 영역의 병목에 대응하는 위치에 갭이 아니라, 병목부가 형성되어도 무방하다. 이 병목부의 폭 G를 스테퍼의 해상도 이하의 치수로 하면, 상기와 마찬가지의 효과를 얻을 수 있다.
또한 도 18과 도 19에 도시하는 바와 같이, 이 병목부를 형성하기 위한 노치 영역의 형상은, 삼각형(도 18 참조)이어도, 사각형(도 19 참조)이어도 무방하다. 또한 노치 영역의 형상은, 이들 형상에 한정되지 않고, 이외의 다각형 또는 곡선형상이어도 무방하다.
실시예 5
상술한 실시예 1∼4와 같이 채널 형식 영역의 일부에 채널 길이가 짧은 영역(병목부)을 마련하면, 펀치 스루(punch through)가 발생하기 쉽게 되어, 쇼트 채널 효과가 엄격해지는 것도 생각할 수 있다.
본 실시예는, 채널 영역에 병목부를 마련하지만 쇼트 채널 효과에 약해지지 않을 것 같은 구조에 관한다.
도 20은 본 발명의 실시예 5에 있어서의 반도체 장치의 구성을 개략적으로 나타내는 평면도이다. 도 20을 참조하면, 게이트 전극층(9)의 하측에 위치하는 채널 형성 영역의 병목부의 양측에는, 비교적 저농도의 n-불순물 영역(5d)이 형성되어 있다. 또, 채널 형성 영역의 중앙부의 양측에는 비교적 고농도의 n+불순물 영역(5a, 5b)이 형성되어 있다.
이 n-불순물 영역(5d)에서는 불순물 농도가 비교적 낮기 때문에, 기생 저항이 커진다. 이 때문에, 트랜지스터가 ON시에 소스/드레인 사이에 흐르는 전류는, 주로 n+불순물 영역(5a, 5b) 사이를 흐르고, 병목부 양측의 n-불순물 영역(5d) 사이에는 거의 흐르지 않는다.
이와 같이 트랜지스터가 ON시에, 쇼트 채널 특성을 나쁘게 하는 문제점이 있는 병목부의 양측에 있어서 전류가 거의 흐르지 않기 때문에, 펀치 스루 등은 발생하기 어렵고, 쇼트 채널 효과에 우수한 SOI-MOSFET를 얻을 수 있다.
도 21은, 본 발명의 실시예 5에 있어서의 반도체 장치의 제조 방법을 도시하는 개략 평면도이다. 본 실시예의 제조 방법은, 우선 도 2∼도 7에 도시하는 게이트 전극층(9)의 형성 공정까지를 거친다. 그리고, 게이트 전극층(9) 및 FS 분리 구조 등을 마스크로 하여 n형 불순물이 이온 주입되어, SOI층(5)에 n-불순물 영역이 형성된다.
이 후, 표면 전면에 절연층(도시하지 않음)이 형성된다. 이 절연층상에 게이트 전극층(9)의 병목부 및 그 양측을 적어도 덮도록 레지스트 패턴(33)이 형성되고, 이 레지스트 패턴(33)을 마스크로 하여 하층의 절연층에 이방성 에칭이 실시된다. 이에 따라, 게이트 전극층(9)의 병목부 및 그 양측과 게이트 전극층(9)의 측벽을 피복하는 측벽 절연층(도시하지 않음)이 형성된다. 이 후, 측벽 절연층, 게이트 전극층(9), FS 분리 구조 등을 마스크로 하여 n형 불순물이 이온 주입되어 n+불순물 영역(5a, 5b)이 형성되고, 도 20에 도시하는 반도체 장치를 얻을 수 있다.
상기의 방법에 의해 제조하면, 채널 형성 영역의 병목부의 양측은, 게이트 전극층(9)의 측벽 절연층과 동일한 막(예컨대, SiO2)에 의해 덮여지게 된다. 이 때문에, 이 상태에서 실리사이드 처리가 실시되고 n+불순물 영역(5a)의 표면이 실리사이드화되어도, n-불순물 영역(5d)의 표면이 실리사이드화되는 일은 없다. 따라서, 실리사이드화에 의해 n-불순물 영역(5d)이 저저항화되는 일은 없어, 이에 따른 쇼트 채널 효과의 문제는 회피된다.
또 n-불순물 영역(5d)을 형성한 후, 게이트 전극층(9)의 측벽을 피복하는 측벽 절연층을 형성하고, 그 후에 도 21에 도시하는 바와 같이 레지스트 패턴(33)을 형성하여 n형 불순물을 주입함으로써 n+불순물 영역(5a, 5b)이 형성되어도 좋다.
또, 이 방법은, n+를 p+에, n-를 p-로 하도록 역도전형으로 하면, pMOSFET에도 이용할 수 있다.
실시예 6
본 실시예는, 실시예 5의 변형예로서, 포토마스크의 추가를 필요로 하지 않은 것에 관한다.
도 22의 (a)와 도 23의 (a)는, 본 발명의 실시예 6에 있어서의 반도체 장치의 제조 방법을 공정 순서대로 도시하는 게이트 전극층의 병목부를 확대하여 나타내는 개략 평면도이다. 또한 도 22의 (b)와 도 22의 (c)는, 도 22의 (a)의 C-C선과 B-B선에 따르는 개략 단면도이다. 또한 도 23의 (b)와 도 23의 (c)는, 도 23의 (a)의 C-C선과 B-B선에 따르는 개략 단면도이다.
도 22의 (a)와 도 22의 (b)와 도 22의 (c)를 참조하면, 게이트 전극층(9) 등을 마스크로 하여 n형 불순물이 주입되고, SOI층(5)에 드레인 영역 및 소스 영역으로 되는 n-불순물 영역(5a1, 5b1)이 형성된다.
도 23의 (a)와 도 23의 (b)와 도 23의 (c)를 참조하면, 표면 전면을 덮도록 절연층(19)이 형성된다. 이 절연층(19)의 막두께는, 게이트 전극층(9)의 병목부(9a)의 최대폭 G의 1/2 이하이다. 이 절연층(19)에 이방성의 드라이 에칭을 실행함으로써, 게이트 전극층(9)의 측벽을 피복하는 측벽 절연층(19)이 형성된다. 그리고 이 게이트 전극층(9), 측벽 절연층(19) 등을 마스크로 하여 n형 불순물이 주입되고, SOI층(5)에 n+불순물 영역(5a2, 5b2)이 형성된다.
이 n-불순물 영역(5a1)과 n+불순물 영역(5a2)에 의해 LDD(Lightly Doped Drain) 구조의 드레인 영역(5a)이, 또한 n-불순물 영역(5b1)과 n+불순물 영역(5b2)에 의해 LDD 구조의 소스 영역(5b)이 각각 형성된다.
절연층(19)의 막두께를 병목부(9a)의 최대폭 G의 1/2 이상으로 하였기 때문에, 절연층(19)으로부터 형성되는 측벽 절연층(19)의 평면 형상은 거의 일직선으로 되어, 병목부(9a)에 따른 병목은 발생하지 않는다. 그리고 이 측벽 절연층(19) 등을 마스크로 하여 n+불순물 영역(5a2, 5b2)이 형성되기 때문에, 병목부(9a)의 단면(도 23의 (c))에 있어서는 중앙부의 단면(도 23의 (b))에 있어서의 것보다도, n+불순물 영역(5a1, 5b1)의 채널 길이 방향의 폭은 커진다.
이와 같이 병목부(9a)의 양측의 n-불순물 영역(5a1, 5b1)의 채널 길이 방향의 폭이 커지기 때문에, 이 n-불순물 영역(5a1, 5b1)의 기생 저항이 커진다. 이 때문에, 트랜지스터가 ON시에는, 주로 전류는 병목부(9a) 이외의 중앙부를 흐른다. 따라서, 이 트랜지스터가 쇼트 채널 효과에 약해지는 일은 없다. 따라서, 본 실시예에 의하면, 트랜지스터 형성의 마스크를 늘리는 일 없이, 펀치 스루에 강한 SOI-MOSFET를 얻을 수 있다.
또, 측벽 절연층(19)을 얇게 형성하고 싶은 경우에는, 우선 상술한 바와 같이 병목부(9a)의 최대폭 G의 1/2 이상의 막두께로 절연막(19)을 형성하여 병목부(9a)를 매립한 후, 습식 에칭 등으로 측벽 절연층의 폭을 작게 하는 방법이 있다.
실시예 7
실시예 1∼6에서는, 채널 형성 영역(5c)에, 채널 길이 방향의 폭이 작은 병목부를 마련하고, 그 병목부가 다른 부분(중앙부)보다 빠르게 완전 공핍화되는 구성으로 하고 있었다. 본 실시예에서는, SOI층의 일부의 막두께를 다른 부분보다 얇게 함으로써, 다른 부분보다 먼저 완전 공핍화시키는 기술에 관한다.
도 24∼도 26은, 본 발명의 실시예 7에 있어서의 반도체 장치의 제조 방법을 공정 순서대로 도시하는 도 1의 (a)의 A-A선에 따르는 부분 개략 단면도이다.
본 실시예의 제조 방법은, 우선 도 2∼4에 나타내는 실시예 1과 마찬가지의 공정을 거친다. 그리고, 도 24를 참조하면, 실리콘 산화막으로 이루어지는 측벽 절연층(13) 형성을 위한 이방성 에칭시에, 50% 이상의 오버 에칭(over etching)이 실시된다. 구체적으로는, 측벽 절연층(13) 형성을 위한 절연층에 실리콘 산화막을 이용하고, SOI층(5)에 실리콘층을 이용한 경우, 이 이방성 에칭시의 에칭 선택비(SiO2:Si)는 10:1 정도이다. 그리고 측벽 절연층(13) 형성을 위한 절연층(13)을 2000Å의 막두께로 형성한 경우에는, 측벽 절연층(13) 형성를 위해 50%의 오버 에칭을 실시하면, SOI층(5)에는, 100Å 이상의 깊이 T를 갖는 홈 R2가 형성된다.
여기서, 측벽 절연층(13) 형성시의 오버 에칭을 지나치게 하면, FS 분리의 에지부의 SOI층(5)이 특히 강하게 오버 에칭되어 깎인다. 이것은, 에지부 윗쪽의 영역 R1에 드라이 에칭의 에천트(etchant)인 플라즈마가 집중되는 성질이 있는 것에 근거한다.
또, 통상의 측벽 절연층(13) 형성을 위한 이방성 에칭의 오버 에칭은 10% 정도이다. 이 때문에, SOI층(5)에 형성되는 홈 R2의 깊이 T는, 통상, 깊어도 20Å 정도이다.
또 상기에 있어서는 오버 에칭의 정도를 크게함으로써, 깊은 홈 R2를 형성하였지만, SOI층(5)과 측벽 절연층(13)의 에칭 속도를 가까운 값으로 함으로써, 홈 R2의 깊이 T를 깊게 하여도 좋다. 또한 이 측벽 절연층(13) 형성을 위한 에칭의 종점 근방만 측벽 절연층(13)과 SOI층(5)의 에칭 선택비를 바꾸어도 좋다.
도 25를 참조하면, 습식 에칭을 실행함으로써, FS 플레이트(11)를 피복하는 측벽 절연층(13) 및 절연층(17)을 어느 정도 후퇴시킴으로써, 홈 R2가 측벽 절연층(13)의 에지로부터 분리된다. 이 후, 열산화 처리 등에 의해 SOI층(5)의 표면에 게이트 절연층(7)이 형성된다.
홈 R2가 도 24에 도시하는 바와 같이 측벽 절연층(13)의 에지에 근접하고 있으면, 게이트 절연층(7) 형성시에 이 부분에 응력이 집중하기 쉽게 되어, 누설 전류의 원인으로 되기 쉽다. 이 때문에, 홈 R2를 측벽 절연층(13)의 에지로부터 분리하는 것이 바람직하다.
도 26을 참조하면, 게이트 전극층(9)이 게이트 절연층(7)을 개재하고 SOI층(5)과 대향하도록 형성된다.
이와 같이 일부에 홈 R2를 마련하여 SOI층(5)의 막두께를 부분적으로 작게 함으로써, 기판 바이어스가 인가되었을 때에 채널 형성 영역의 단부의 막두께가 작은 영역이 먼저 완전 공핍화되어, 중앙부로의 기판 바이어스의 인가를 차단한다. 이에 따라, 트랜지스터의 경계값 전압의 상승을 방지할 수 있다.
또한 기판 바이어스가 인가되어 있지 않은 상태에서는, FS 플레이트(11) 아래의 SOI층(5)을 거쳐서 보디 고정하는 것도 가능하다.
또한, 본 실시예에 의하면, 채널 길이를 부분적으로 짧게 할 필요도 없기 때문, 쇼트 채널 특성도 양호한 SOI-MOSFET를 얻을 수 있다.
실시예 8
본 실시예는, 실시예 6의 변형예에 관한다.
도 27에 도시하는 바와 같이, 포토마스크의 병목부(51ab)를 가지는 게이트 전극 패턴(51b)을 웨이퍼상에 전사한 경우, 근접 효과에 의해서, 웨이퍼상의 게이트 전극층(9b)에서는 병목부(9ab)가 완화된 형상으로 된다. 특히 병목부(9ab)의 개구단 R31이 완화된 상태로 되기 때문에, 실질적으로 병목(9ab)의 폭 G가 넓어진 것과 마찬가지의 상태로 되어 버린다. 이 때문에, 게이트 전극층(9b)의 측벽에 형성된 측벽 절연층(19)에는 게이트 전극층(9b)의 병목부(9ab)에 대응한 위치에 병목이 발생하기 쉽게 된다. 이 결과, 상술한 바와 같이 트랜지스터는 쇼트 채널 효과에 약하게 된다.
본 실시예에서는, 도 28에 도시하는 바와 같이 포토마스크에 있어서 게이트 전극 패턴(51c)의 병목부(51ac)의 개구단 근방에 광폭(廣幅)부(52c)가 마련되어 있다. 이 광폭부(52c)는 다른 영역의 길이 W2보다도 큰 길이 W1을 갖고 있다.
이 형상의 포토마스크를 이용하여 게이트 전극층(9c, 9d)을 형성한 경우, 게이트 전극층(9c, 9d)의 병목부(9ac, 9ad)의 개구단에 있어서의 폭의 확대는 방지된다. 따라서, 측벽 절연층(19)에 의해 병목부(9ac)를 잘 매립하는 것이 가능하게 된다.
또한, 도 29와 같이 광폭부(52d)의 길이를 극단적으로 굵게 하여도 무방하다. 이에 따라 형성되는 게이트 전극층(9d)의 병목부(9ad)를 피복하는 측벽 절연층(19)의 길이 W3이, 게이트 전극층(9d)의 메인 부분의 길이 W4보다 가늘게 되어 있으면 무방하다.
또, 본 실시예는, 병목부를 없애는 절결 영역이 게이트 전극층의 양측에 마련되어 있는 경우뿐만 아니라 한 쪽에만 마련되어 있는 경우에도 적용할 수 있다.
또한, nMOSFET 또는 pMOSFET 중 어느 하나에도 본 실시예를 적용할 수 있다.
실시예 9
본 실시예는, 게이트 전극층을 가늘게 하는 일 없고, 또한 SOI층을 얇게 하는 일 없이, 보디 고정과 기판 바이어스 효과의 저감을 양립시킬 수 있는 구조에 관한다.
도 30은, 본 발명의 실시예 9에 있어서의 반도체 장치의 구성을 개략적으로 나타내는 평면도이다. 도 30을 참조하면, SOI층(55)이 섬 형상으로 분리되고(메사 분리), 또는 LOCOS(Local Oxidation of Silicon)법에 의한 필드 산화막에 의해 분리되어 소정의 형상으로 형성된다.
구체적으로는, SOI층(55)은 드레인 영역(55a)과 소스 영역(55b)이 형성되는 영역에서는 거의 일정한 폭을 갖고 있고, 이 드레인 영역(55a)과 소스 영역(55b)에 끼워지는 채널 형성 영역(55c)에 전기적으로 접속되어 트랜지스터 형성 영역밖으로 연재하는 연재부(55d)를 갖고 있다. 이 연재부(55d)의 선단에는 보디 콘택트(23)가 형성되어 있다. 이 보디 콘택트(23)의 접속되는 영역과 채널 형성 영역(55c)에 끼워지는 연재부(55d)의 영역에는 절연층(도시하지 않음)을 개재하고 FS 플레이트(11)가 대향하고 있다.
또한 채널 형성 영역(55c)과 게이트 절연층을 개재하고 대향하는 게이트 전극층(9)은, FS 플레이트(11)상을 타고 넘어, 보디 콘택트(23)에 접속되는 영역과 FS 플레이트(11)에 대향하는 영역에 끼워지는 연재부(55d)의 영역(55e)에 절연층을 개재하고 대향한다. 이 영역(55e)은, 연재부(55d)의 다른 영역 및 채널 형성 영역(55c)보다도 낮은 불순물 농도를 갖고 있다.
이 때문에, 보디 콘택트(23)를 거쳐서 기판 바이어스가 연재부(55d)에 인가된 경우, 이 영역(55e)은 채널 형성 영역(55c) 등보다도 먼저 완전 공핍화한다. 이 때문에, 영역(55e)이 완전 공핍화한 시점에서 채널 형성 영역(55c)으로의 보디 콘택트(23)로부터의 기판 바이어스의 인가는 차단된다. 이에 따라, 상술한 바와 같이 보디 고정시킬 수 있고, 또한 기판 바이어스 효과의 영향을 받지 않는 SOI-MOSFET를 얻을 수 있다.
또한, 본 실시예에서는, 채널 형성 영역(55c)에 부분적으로 가는 부분(병목부)을 마련하는 일이 없기 때문에, 펀치 스루에 약해지는 일은 없다.
또한, 이 구조에서는, 게이트 전극층(9)이 FS 플레이트(11)상을 타고 넘어 연장되기 때문에, 게이트 전극층(9)과 FS 플레이트(11) 사이의 용량이 불어나 버리는 것도 생각할 수 있다. 이것이 문제로 될 것 같은 경우에는, FS 플레이트(11)를 제거하여, FS 플레이트(11) 상하의 산화막과 사이드월만으로 이루어지는 산화막 분리라고 하는 구조를 이용하면 용량을 저감하는 것이 가능하게 된다.
실시예 10
본 실시예는, 실시예 9의 변형예에 관한다.
도 31은, 도 30의 D-D선에 따르는 개략 단면도이다. 도 31을 참조하면, 본 실시예는, 실시예 9에 있어서의 SOI층(55)를 메사 분리로 한 경우의 구조이다. 메사 분리로 한 경우, 영역(55e)의 상부 표면뿐만 아니라 양측면을 게이트 전극층(9)으로 피복할 수 있다. 이에 따라, 영역(55e)에는 게이트 전극층(9)에 의해 3 표면(상부 표면 및 양측면)으로부터 공핍층을 연장시킬 수 있기 때문에, 기판 바이어스가 인가되었을 때에, 보다 조기에 완전 공핍화되어, 기판 바이어스 효과의 영향을 더 한층 저감시키는 것이 가능하게 된다.
또, 본 발명의 반도체 장치에서는, 중앙부보다도 보디 콘택트측의 영역이 먼저 완전 공핍화되는 것과 같은 구성을 갖고 있다. 구체적으로는 채널 형성 영역의 단부의 단면적이 중앙부보다 작게 설정되어 있고, 또는 중앙부보다도 보디 콘택트에 가까운 영역의 불순물 농도가 중앙부보다 낮게 설정되어 있다.
여기서 채널 형성 영역의 단면적이란, 채널 형성 영역의 채널 길이 방향에 따르는 단면으로서, SOI층의 표면 및 이면에 끼워진 단면의 것이다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해서 부기되고, 특허청구의 범위와 균등의 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은, FS 분리 구조를 갖는 SOI-MOSFET의 구조 및 그 제조 방법에 유리하게 적용될 수 있다.

Claims (17)

  1. 기판상에 절연층을 개재하고 배치된 반도체층과,
    상기 반도체층에 서로 거리를 두고 배치된 1쌍의 소스/드레인 영역과, 1쌍의 상기 소스/드레인 영역에 끼워지는 채널 형성 영역에 게이트 절연층을 개재하고 대향하는 게이트 전극층을 갖고, 상기 게이트 전극층의 전위를 제어함으로써 상기 채널 형성 영역내에 채널을 형성하는 게이트 절연형 전계 효과 트랜지스터와,
    상기 반도체층과 전기적으로 절연된 분리용 도전층을 구비하며,
    상기 분리용 도전층의 전위를 제어하여 상기 분리용 도전층과 대향하는 상기 반도체층의 영역의 전위를 고정함으로써, 상기 게이트 절연형 전계 효과 트랜지스터를 다른 소자로부터 전기적으로 분리할 수 있고,
    상기 채널 형성 영역에는, 상기 분리용 도전층과 대향하는 상기 반도체층의 영역을 개재하고 소정 영역에서 전위를 인가 가능하며,
    상기 채널 형성 영역에는, 채널폭 방향을 따라 양단부와 그 양단부에 끼워지는 중앙부가 배치되어 있고,
    상기 중앙부와 상기 소정 영역 사이에 위치하여 상기 게이트 전극층에 대향하는 상기 반도체층의 대향 영역은, 상기 소정 영역에 전압을 인가하였을 때 상기 중앙부보다도 먼저 완전 공핍화되는 구성을 갖고 있는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 대향 영역은, 상기 채널 형성 영역의 상기 단부에 위치하고 있는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 채널 형성 영역의 채널 길이 방향에 따르는 단면으로서, 상기 반도체층의 표면 및 이면에 끼워지는 단면의 면적은, 상기 중앙부보다도 상기 단부쪽이 작은 반도체 장치.
  4. 제 3 항에 있어서,
    상기 단부는, 상기 중앙부보다도 상기 채널 형성 영역의 채널 길이가 작은 영역을 갖는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 게이트 전극층의 게이트 길이는, 상기 단부와 대향하는 위치에서는 상기 중앙부와 대향하는 위치보다 작은 반도체 장치.
  6. 제 3 항에 있어서,
    상기 단부는, 상기 중앙부보다도 상기 반도체층의 두께가 작은 영역을 갖는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 단부에는, 상기 반도체층의 표면 및 이면 중 어느 한쪽에 깊이 100Å 이상의 홈이 형성되어 있는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 소스/드레인 영역은, 비교적 고농도의 제 1 불순물 영역과, 상기 제 1 불순물 영역의 상기 채널 형성 영역측에 인접하는 비교적 저농도의 제 2 불순물 영역을 갖고 있고,
    상기 단부에 인접하는 상기 제 2 불순물 영역의 상기 채널 길이 방향의 폭은, 상기 중앙부에 인접하는 상기 제 2 불순물 영역의 상기 채널 길이 방향의 폭보다도 큰 반도체 장치.
  9. 제 1 항에 있어서,
    상기 게이트 전극층상에는, 상기 게이트 전극층의 형상과 정합한 형상을 갖는 반사막이 형성되어 있는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 반도체층은, 상기 채널 형성 영역에 전기적으로 접속되고, 또한 주위를 절연하여 상기 소정 영역으로 연장되는 연재 영역을 갖고,
    상기 연재 영역에는, 상기 소정 영역에서 전위를 인가 가능하며, 또한 상기 연재 영역에는 상기 분리용 도전층이 대향하고 있고,
    상기 대향 영역은, 상기 소정 영역과 상기 분리용 도전층이 대향하는 영역 사이의 상기 연재 영역에 위치하고 있는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 대향 영역내의 불순물 농도는, 상기 채널 형성 영역내의 불순물 농도보다도 낮은 반도체 장치.
  12. 제 10 항에 있어서,
    상기 게이트 전극층은, 상기 대향 영역의 상부 표면 및 측면을 덮고 있는 반도체 장치.
  13. 기판상에 절연층을 개재하고 반도체층을 형성하는 공정과,
    상기 반도체층과 전기적으로 절연된 분리용 도전층을 형성하는 공정과,
    상기 반도체층과 게이트 절연층을 개재하고 대향하는 게이트 전극층을 형성하는 공정과,
    상기 게이트 전극층을 마스크로 하여 상기 반도체층에 불순물을 도입함으로써 서로 거리를 두고 1쌍의 소스/드레인 영역을 형성하는 공정을 구비하고,
    1쌍의 상기 소스/드레인 영역과 상기 게이트 전극층으로 구성되며, 또한 상기 게이트 전극층의 전위를 제어함으로써 1쌍의 상기 소스/드레인 영역에 끼워지는 채널 형성 영역내에 채널을 형성하는 게이트 절연형 전계 효과 트랜지스터가 형성되고,
    상기 분리용 도전층의 전위를 제어하여 상기 분리용 도전층과 대향하는 상기 반도체층의 영역의 전위를 고정함으로써, 상기 게이트 절연형 전계 효과 트랜지스터를 다른 소자로부터 전기적으로 분리할 수 있으며,
    상기 분리용 도전층과 대향하는 상기 반도체층의 영역을 개재하고 소정의 영역으로부터 전위가 인가할 수 있도록 상기 채널 형성 영역은 형성되고,
    상기 채널 형성 영역에는, 채널폭 방향을 따라서 양단부와 그 양단부에 끼워지는 중앙부가 배치되어 있으며,
    상기 게이트 전극층은, 상기 중앙부상보다도 상기 단부상에 있어서 상기 중앙부보다도 게이트 길이가 작은 영역을 갖도록 형성되는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 게이트 전극층을 형성하는 공정은,
    상기 게이트 전극층으로 되는 도전층상에 도포된 포토 레지스트를, 게이트 전극 패턴을 갖는 포토마스크를 투과시킨 노광광으로 노광하고, 현상시켜 레지스트 패턴을 형성한 후, 상기 레지스트 패턴을 마스크로 하여 상기 도전성을 에칭하는 공정을 갖으며,
    상기 게이트 전극 패턴의 상기 단부에 대응하는 위치에는, 상기 게이트 전극 패턴을 분단하고, 또한 종래의 스테퍼의 해상 한계보다 작은 폭을 갖는 간격이 있는 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서,
    상기 게이트 전극층을 형성하는 공정은, 상기 게이트 전극층으로 되는 도전층상에 반사막을 형성한 상태에서 사진 제판 기술에 의해 상기 도전층을 패터닝하는 공정을 갖는 반도체 장치의 제조 방법.
  16. 제 13 항에 있어서,
    상기 게이트 전극층을 덮도록 절연층을 형성한 후, 상기 절연층을 이방(異方)적으로 에칭함으로써 상기 게이트 전극층의 측벽에 상기 절연층을 잔존시키는 공정을 더 구비하고,
    상기 단부상에 위치하는 상기 게이트 전극층의 상기 게이트 길이가 작은 영역은 게이트폭 방향에 소정의 폭으로 마련되어 있으며,
    상기 절연층 형성시의 막두께는 상기 소정의 폭의 2배 이상인 반도체 장치의 제조 방법.
  17. 제 13 항에 있어서,
    상기 게이트 전극층을 형성하는 공정은,
    상기 게이트 전극층으로 되는 도전층상에 도포된 포토 레지스트를, 게이트 전극 패턴을 갖는 포토마스크를 투과시킨 노광광으로 노광하고, 현상시켜 레지스트 패턴을 형성한 후, 상기 레지스트 패턴을 마스크로 하여 상기 도전층을 에칭하는 공정을 가지며,
    상기 게이트 전극 패턴의 상기 단부에 대응하는 위치의 제 1 선폭은, 상기 게이트 전극 패턴의 상기 중앙부에 대응하는 위치의 제 2 선폭보다 작고,
    상기 게이트 전극 패턴과 단부와 중앙부에 끼워지는 부분에 대응하는 위치의 선폭은, 상기 제 2 선폭보다 큰 반도체 장치의 제조 방법.
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