KR20050062156A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 구동부와 화소부를 가지는 절연 기판 위에 비정질 규소막을 형성하는 단계, 구동부와 화소부를 서로 다른 순차적 측면 고상 결정화 방법으로 비정질 규소막을 결정화하여 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 구동부와 화소부에 제1 및 제2 반도체층을 각각 형성하는 단계, 제1 및 제2 반도체층에 각각 소스 영역과 드레인 영역을 형성하는 단계, 제1 및 제2 반도체층을 각각 포함하는 제1 및 제2 박막 트랜지스터를 형성하는 단계, 제1 및 제2 박막 트랜지스터와 각각 연결되는 금속배선을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 표시판의 제조 방법{Manufacturing method of thin film transistor array panel}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것으로서, 더욱 상세하게는 다결정 규소 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
박막 트랜지스터 표시판(Thin Film Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호선 또는 게이트선과 화상 신호를 전달하는 화상 신호선 또는 데이터선이 형성되어 있고, 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선에 연결되어 있는 게이트 전극과 채널을 형성하는 반도체층, 데이터선에 연결되어 있는 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 화소 전극에 전달되는 화상 신호를 제어하는 스위칭 소자이다. 이때, 박막 트랜지스터 표시판에 형성되어 있는 박막 트랜지스터는 다결정 규소 또는 비정질 규소를 이용하여 형성할 수 있다.
다결정 규소를 이용한 박막 트랜지스터는 비정질 규소를 이용한 박막 트랜지스터에 비해서 전자 이동도가 크기 때문에 고속 구동을 할 수 있다. 또한, 박막 트랜지스터 표시판을 구동하기 위한 구동 회로를 별도의 회로로 부착하지 않고 박막 트랜지스터와 동일한 기판 위에 형성할 수 있는 장점이 있다.
이러한 장점을 이용하여 다결정 규소를 이용하는 박막 트랜지스터 표시판은 매트릭스 배열의 화소와 박막 트랜지스터 액정 표시 장치를 구동시키기 위한 구동 회로 및 구동 회로에 입력되는 화상 신호 및 주사 신호를 발생하기 위한 각종 주변 회로 소자들을 모두 집적시키는 SOG(system on glass) 방식을 채택하고 있다.
그러나, SOG 방식의 다결정 규소 박막 트랜지스터 표시판에서 구동 소자는 우수한 동작 특성이 요구되고 높은 균일도를 확보해야 하므로 여러 번의 결정화 공정을 통해서 비정질 규소를 결정화해야 하는데, 이러한 결정화 공정은 오랜 시간동안 실시해야 하므로 양산성이 저하되는 문제점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 구동부의 박막 트랜지스터 특성을 확보하면서 양산성을 향상시킬 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명은 화소부와 구동부를 서로 다른 조사 횟수를 가지는 측면 고상 결정화 방법으로 결정화하여 비정질 규소를 결정화한다.
구체적으로는, 구동부와 화소부를 가지는 절연 기판 위에 비정질 규소막을 형성하는 단계, 구동부와 화소부를 서로 다른 순차적 측면 고상 결정화 방법으로 비정질 규소막을 결정화하여 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계, 다결정 규소막을 패터닝하여 구동부와 화소부에 제1 및 제2 반도체층을 각각 형성하는 단계, 제1 및 제2 반도체층에 각각 소스 영역과 드레인 영역을 형성하는 단계, 제1 및 제2 반도체층을 각각 포함하는 제1 및 제2 박막 트랜지스터를 형성하는 단계, 제1 및 제2 박막 트랜지스터와 각각 연결되는 금속배선을 형성하는 단계를 포함한다.
여기서 제2 박막 트랜지스터와 연결되는 화소 전극을 형성하는 단계를 더 포함하는 것이 바람직하다.
그리고 다결정 규소막을 형성하는 단계에서 구동부는 화소부보다 레이저빔의 조사 횟수가 많은 것이 바람직하다.
또한, 제1 및 제2 박막 트랜지스터를 형성하는 단계는, 제1 및 제2 반도체층과 소정 영역이 각각 중첩하는 제1 및 제2 게이트 전극을 형성하는 단계, 제1 게이트 전극과 절연되며 제1 소스 영역과 연결되는 제1 소스 전극, 제1 드레인 영역과 연결되는 제1 드레인 전극을 형성하는 단계, 제1 게이트 전극과 절연되며 제2 소스 영역과 연결되는 제2 소스 전극, 제2 드레인 영역과 연결되는 제2 드레인 전극을 형성하는 단계를 포함한다.
또한, 순차적 측면 고상 결정화 방법은 빛이 차단되는 영역과 빛이 투과 되는 영역을 가지는 마스크를 이용하여 비정질 규소막에 레이저를 조사하는 단계, 마스크를 소정 거리 이동하는 단계, 레이저를 조사하는 단계 및 이동하는 단계를 반복 진행하는 단계를 포함한다.
이때, 화소부에서 마스크의 수평 이동 거리는 구동부의 마스크의 수평 이동 거리보다 짧은 것이 바람직하다.
또한, 화소부를 다결정화하기 위한 마스크는 슬릿이 일직선 상에 일정한 간격으로 배열되어 있는 제1 영역, 제1 영역의 슬릿과 어긋나도록 배열되어 있는 슬릿을 가지는 제2 영역을 가지는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도면을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 박막 트랜지스터 표시판의 개략적인 배치도이다.
도 1에 도시한 바와 같이, 박막 트랜지스터 표시판에는 화소부(A)과 함께 화소부(A)를 제어하기 위한 구동 회로부(B) 구동 회로에 입력되는 화상 신호 및 주사 신호를 발생하기 위한 각종 주변 회로 소자(도시하지 않음)가 함께 형성되어 있다.
화소부(A)에는 표시용 박막 트랜지스터, 표시용 박막 트랜지스터와 연결되는 주사 신호 또는 스케닝 신호를 전달하는 게이트선, 게이트선과 교차하며 화상 신호를 전달하는 데이터선, 화소 전극, 게이트선 및 데이터선에 전기적으로 연결되어 있으며 화소 전극에 전달되는 화상 신호를 제어하는 박막 트랜지스터 등이 형성되어 있다. 그리고 구동 회로부(B)는 표시 영역의 게이트선 및 데이터선과 전기적으로 연결되어 있으며, 화상 신호, 주사 신호 등을 출력하는 N형, P형 박막 트랜지스터, 상보형 박막 트랜지스터 또는 이들을 혼합하여 이루어진 구동 소자가 형성되어 있다.
그러면 첨부한 도면을 참조하여 본 발명의 한 실시예에 따른 화소부(A)의 화소 구조와 구동부(B)의 구동 소자 중에서 기본이 되는 박막 트랜지스터를 좀더 상세히 설명한다. 화소부(A)의 표시용 박막 트랜지스터는 N형 박막 트랜지스터를 예로 들어 설명한다.
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 표시 영역의 한 개의 화소 영역을 도시한 배치도이고, 도 3은 도 2에 도시한 박막 트랜지스터 표시판의 화소 영역을 II-II' 선을 따라 잘라 도시한 단면도이다.
도 2 및 도 3에 도시한 바와 같이, 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단층(111)이 형성되어 있고, 차단층(111) 위에는 N형 소스 영역(153a), 드레인 영역(155a) 및 채널 영역(154a)이 포함된 반도체층(150a)이 형성되어 있다.
반도체층(150a)을 포함하는 기판(110) 위에는 게이트 절연막(140)이 형성되어 있다. 그리고 게이트 절연막(140) 위에는 일 방향으로 긴 게이트선(121)이 형성되어 있고, 게이트선(121)의 일부가 연장되어 반도체층(150a)의 채널 영역(154a)과 중첩되어 있으며, 중첩되는 게이트선(121)의 일부분은 박막 트랜지스터의 게이트 전극(124a)으로 사용된다.
그리고 소스 영역(153a)과 채널 영역(154a) 사이, 드레인 영역(155a)과 채널 영역(154a) 사이에는 저농도 도핑 영역(152)이 형성되어 있다.
또한, 화소의 유지 용량을 증가시키기 위한 유지 전극선(131)이 게이트선 (121)과 평행하며, 동일한 물질로 동일한 층에 형성되어 있다. 반도체층(150a)과 중첩하는 유지 전극선(131)의 일 부분은 유지 전극(133)이 되며, 유지 전극(133)과 중첩하는 반도체층(150a)은 유지 전극 영역(157)이 된다. 또한 게이트선(121)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 게이트선(121) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
게이트선(121) 및 유지 전극선(131)이 형성되어 있는 게이트 절연막(140) 위에 제1 층간 절연막(601)이 형성되어 있다. 제1 층간 절연막(601)은 소스 영역 (153)과 드레인 영역(155)을 각각 노출하는 제1 및 제2 접촉구(161, 162)를 포함하고 있다.
제1 층간 절연막(601) 위에 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분 또는 분지형 부분은 제1 접촉구(161)를 통해 소스 영역(153a)과 연결되어 있으며 소스 영역(153a)과 연결되어 있는 부분(173a)은 박막 트랜지스터의 소스 전극으로 사용된다. 데이터선(171)의 한쪽 끝부분은 외부 회로와 연결하기 위해서 데이터선(171) 폭보다 넓게 형성(도시하지 않음)할 수 있다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173a)과 일정거리 떨어져 형성되어 있으며 제2 접촉구(162)를 통해 드레인 영역(155a)과 연결되어 있는 드레인 전극(175a)이 형성되어 있다.
드레인 전극(175) 및 데이터선(171)을 포함하는 제1 층간 절연막(601) 위에 제2 층간 절연막(602)이 형성되어 있다. 제2 층간 절연막(602)은 드레인 전극 (173)을 노출하는 제5 접촉구(165)를 가진다.
제2 층간 절연막(602) 위에는 제3 접촉구(165)를 통해 드레인 전극(175a)과 연결되어 있는 화소 전극(190)이 형성되어 있다.
다음으로 본 발명의 한 실시예에 따른 구동부(B)는 P형 박막 트랜지스터를 예로 들어 설명한다.
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구동부의 배치도이고. 도 5는 도 4에 도시한 박막 트랜지스터 표시판의 구동부를 IV-IV' 선을 따라 잘라 도시한 단면도이다.
도 4 및 5에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)이 형성되어 있고 그 위에 소스 영역(153b), 드레인 영역(155b), 채널 영역(154b)을 포함하는 반도체층(150b)이 형성되어 있다.
반도체층(150b) 위에 게이트 절연막(140)이 형성되어 있고, 게이트 절연막(140) 위에 게이트 전극(124b)이 형성되어 있다. 게이트 전극(124b)은 전압을 인가하기 위한 게이트선(도시하지 않음)과 연결되어 있다.
게이트 전극(124b)을 덮으며 소스 영역(154b) 및 드레인 영역(155b)을 드러내는 제3 및 제4 접촉구(163, 164)를 가지는 제1 층간 절연막(601)이 형성되어 있다.
제1 층간 절연막(601) 위에는 소스 영역(154b), 드레인 영역(155b)과 각각 연결되는 소스 전극(173b) 및 드레인 전극(175b)이 형성되어 있다. 소스 전극(173b) 및 드레인 전극(175b)도 이들에 전압을 인가하기 위한 데이터선(도시하지 않음)과 연결되어 있다.
소스 전극(173b) 및 드레인 전극(175b) 위에는 화소 영역에 형성되는 박막 트랜지스터의 구조에 따라 소스 전극(173b) 및 드레인 전극(175b)을 절연하는 제2 층간 절연층(602)이 형성되어 있다. 제2 층간 절연막(602)은 화소 영역에 형성되는 박막 트랜지스터의 구조에 따라 형성되는 층으로 경우에 따라서는 생략할 수 있다.
이상 기술한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
이하에서는 표시 영역(A)에서 하나의 단위 화소와 구동부(B)에서 P형 박막 트랜지스터를 예로 들어 설명한다.
도 6은 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 단면도이고, 도 7은 순차적 고상 결정화를 통하여 화소부를 결정화하는 과정을 도시한 도면이고, 도 8은 구동부를 순차적 고상 결정화를 통하여 구동부를 결정화하는 과정을 도시한 도면이고, 도 9a 및 도 9b는 도 6의 다음 단계에서의 배치도이고, 도 10은 도 9a 및 도 9b의 X-X’-X’선을 따라 자른 단면도이고, 도 11은 도 10의 다음 단계에서의 단면도이고, 도 12a 및 도 12b는 도 11의 다음 단계에서의 배치도이고, 도 13은 도 12a 및 도 12b의 XIII-XIII’-XIII”선을 따라 자른 단면도이고, 도 14a 및 도 14b는 도 12a 및 도 12b의 다음 단계에서의 배치도 이고, 도 15는 각각 도 14a 및 도 14b의 XV-XV’-XV”선을 따라 자른 단면도이고, 도 16a 및 도 16b는 도 14a 및 도 14b의 다음 단계에서의 배치도이고, 도 17은 도 16a 및 도 16b의 XVII-XVII’-XVII”선을 따라 자른 단면도이고, 도 18a 및 도 18b는 도 16a 및 도 16b의 다음 단계에서의 배치도이고, 도 19는 도 18a 및 도 18b의 XIX-XIX’-XIX”선을 따라 자른 단면도이다.
먼저, 도 6에 도시한 바와 같이, 투명한 절연 기판(110) 위에 차단층(111)을 형성한다. 이때 사용되는 투명 절연 기판(110)으로는 유리, 석영 또는 사파이어 등을 사용할 수 있으며, 차단층(111)은 산화 규소(SiO2) 또는 질화 규소(SiNx)를 증착하여 형성한다.
그리고, 차단층(111) 위에 비정질 규소막을 형성한다. 비정질 규소막을 측면 고상 결정화(sequential lateral solidification) 기술을 통하여 결정화여 다결정 규소막(501)을 형성한다. 측면 고상 결정화 방법은 빛이 차단되는 영역과 빛이 투과 되는 영역을 가지는 마스크를 이용하여 비정질 규소막에 레이저를 조사하여, 고상과 액상의 경계면에서 수직으로 결정이 성장하는 성질을 이용하는 기술이다.
이때, 화소부(A)의 박막 트랜지스터는 균일한 표시 특성을 얻기 위해서 전체적으로 균일한 크기의 결정립을 가지는 다결정 규소를 형성하여 반도체로 사용하며, 구동부(B)의 박막 트랜지스터는 높은 구동 능력이 요구되기 때문에 결정립이 큰 다결정의 규소를 형성하여 반도체로 사용한다.
측면 고상 결정화 방법으로 비정질 규소를 결정화할 때 여러 번의 결정화 공정을 반복하여 실실할 때에는 결정립의 크기를 크게 성장시킬 수 있으나 시간이 오래 걸리기 때문에 양산성이 떨어진다. 따라서 본 발명의 실시예에서는 구동부의 다결정 규소막을 여러 번의 결정화 공정을 통하여 다결정 규소의 결정립을 크게 성장시킨다. 그리고 화소부의 다결정 규소는 결정립의 크기를 균일하게 조절할 수 있으며, 빠른 시간을 통하여 결정화 공정을 진행할 수 있는 방법으로 구동부와 다르게 결정화 공정을 진행한다.
이를 위하여 화소부에서는 두 영역으로 슬릿 패턴이 엇갈려 배치되어 있는 마스크를 이용하여 순차적 고상 결정 공정으로 다결정 규소막(501)을 형성하고, 구동부에서는 3회 이상으로 레이저빔을 조사하는 순차적 결정 공정으로 다결정 규소막을 형성한다.
더욱 구체적으로 설명하면, 화소부에서는 도 7에 도시한 바와 같이 레이저빔이 통과되는 투과 영역을 정의하는 슬릿(S)이 일정한 간격으로 배열되어 있는 마스크(MP)를 사용한 순차적 고상 결정화 공정으로 비정질 규소막을 결정화한다. 이때 마스크의 슬릿은 제1 슬릿부(S1)와 제2 슬릿부(S2)로 나뉘어 배열되어 있는데, 제1 슬릿부(S1)의 슬릿과 제2 슬릿부(S2)의 슬릿은 어긋나도록 배열되어 있다.
이러한 마스크를 이용하여 비정질 규소막(10)의 소정 영역에 레이저빔을 1회 조사하여 제1 슬릿부(S1)를 통하여 비정질 규소의 일부를 결정화한 다음 마스크를 슬릿부의 간격만큼 수평 이동하여 다시 제2 슬릿부(S2)를 통하여 나머지 일부에 레이저빔을 조사하여 소정의 영역을 결정화한다. 그러면, 제1 슬릿부(S1)를 통하여 결정화된 다결정 규소의 결정립은 제2 슬릿부(S2)를 통하여 결정화되면서 슬릿의 폭만큼 일정한 폭으로 결정립을 성장시킬 수 있다.
이와 달리 구동부에서는 하나의 예로 직접 공정(direction process) 방법을 사용하는데 이는 투과 영역을 정의하는 슬릿(S)을 통하여 레이저빔을 조사하고 마스크를 이동하는 과정은 화소부의 결정화 공정과 동일하다. 그러나 도 8에 도시한 바와 같이, 하나의 슬릿(S)을 가지는 마스크(MP)를 이용하며 수평 이동하는 거리는 화소부의 결정화 공정과 비교하여 매우 작게 설정하여 여러 번 레이저빔을 조사하여 결정립을 크게 성장시킨다.
이??, 구동부에서의 결정화 공정시 마스크의 이동 거리는 짧기 때문에 결정화 공정은 다수 지연되지만 화소부에 비해서 구동부의 면적이 작기 때문에 전체적으로 결정화 공정 시간을 지연시키는 요인으로 작용하지 않는다. 그리고 전체의 면적을 직접 공정으로 결정화하는 경우와 비교하여 결정화 공정 시간을 매우 단축시킬 수 있다.
이처럼 구동부(B)와 화소부(A)를 서로 다른 조사 횟수를 가지도록 결정화하면 전체 공정 시간을 최소화할 수 있으며, 각각의 특성에 맞도록 결정립을 성장시킬 수 있어 박막 트랜지스터의 특성을 안정적으로 확보할 수 있다.
이어, 도 9a, 9b 및 10에 도시한 바와 같이, 다결정 규소막을 감광막 패턴을 이용한 사진 식각 방법으로 패터닝하여 화소 영역의 반도체층(150a) 및 구동 영역의 반도체층(150b)을 각각 형성한다.
반도체층(150a, 150b) 위에 질화 규소 또는 산화 규소 등의 절연 물질을 증착하여 게이트 절연막(140)을 형성한다.
게이트 절연막(140) 위에 게이트 금속막(120)을 형성한다. 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.
게이트 금속막(120) 위에는 마스크용 금속막을 형성한다. 이때 마스크용 금속막은 게이트 금속막(120)과 식각 선택비가 큰 금속으로 형성하며 고내열성, 고화학성 물질로 형성한다. 게이트 금속막(120)을 알루미늄으로 형성할 경우에 마스크용 금속막은 크롬으로 형성할 수 있다.
이후 마스크용 금속막 위에 감광막을 형성한 후 사진 공정으로 제1 감광막 패턴(PR1)을 형성한다. 이때, 제1 감광막 패턴(PR1)은 구동부의 반도체층(150b)을 덮으며 구동부를 보호하고 있으며, 화소부의 반도체층(150a)의 소정 영역에 형성되어 화소 영역의 게이트선(121, 124a)을 정의한다.
이후 제1 감광막 패턴(PR1)을 마스크로 마스크용 금속막(121) 및 게이트 금속막(120)을 식각하여 마스크용 금속 패턴(MP)과, 마스크용 금속 패턴(MP) 아래에 위치하는 게이트 전극(124a)을 가지는 게이트선(121) 및 유지 전극(133)을 가지는 유지 전극선(131)을 형성한다. 유지 용량이 충분할 경우 유지 전극선(131)은 형성하지 않을 수 있다.
이때, 게이트 금속막(120)은 마스크용 금속 패턴(MP)보다 과식각되어 게이트선(121, 124a)은 마스크용 금속 패턴(MP)보다 폭이 좁게 형성된다.
다음 제1 감광막 패턴(PR1)을 마스크로 화소 영역의 반도체층(150a)에 N형 불순물 이온을 고농도로 도핑하여 N형 소스 영역(153a) 및 드레인 영역(155a)을 형성한다. 이온 도핑은 감광막 패턴(PR1)을 제거한 후 실시한 수 있다. 반도체층 (150b)과 유지 전극선(131)의 길이 및 폭의 차이 때문에 유지 전극선(131) 바깥에 노출되는 반도체층(150p)이 생길 수 있다. 이들 영역도 도핑되어 있으며 유지 전극 영역(157)에 인접하며 드레인 영역(155a)과는 분리되어 있다.
도 11에 도시한 바와 같이, 제1 감광막 패턴(PR1) 및 마스크용 금속 패턴(MP)을 제거한 후 화소 영역의 게이트 전극(124b)을 마스크로 반도체층(150a)에 N형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(152)을 형성한다.
다음 도 12a, 12b 및 13에 도시한 바와 같이, 제2 감광막 패턴(PR2)을 형성한다. 제2 감광막 패턴(PR2)은 화소 영역을 보호하고 있으며, 구동부의 소정 영역과 대응하여 구동부의 게이트 전극(124b)을 정의한다. 이후 제2 감광막 패턴(PR2)를 마스크로 구동부에 남겨진 게이트 금속막(120)을 식각하여 게이트 전극(124b)을 형성한다.
그런 다음 게이트 전극(124b)을 마스크로 반도체층(150b)에 P형 불순물 이온을 고농도로 도핑하여 P형 소스 영역(153b) 및 드레인 영역(155b)을 형성한다.
도 14a, 14b 및 15에 도시한 바와 같이, 감광막 패턴(PR2)을 제거한 후 화소 영역의 게이트 전극(124a) 및 구동부의 게이트 전극(124b)을 포함하는 기판(110) 전면에 절연 물질을 적층하여 제1 층간 절연막(601)을 형성한다. 이때, 제1 층간 절연막(601)은 산화 규소 또는 질화 규소 등으로 형성할 수 있다.
이어 제1 층간 절연막(601)에 사진 식각 방법으로 N형 소스 영역(153a)과 드레인 영역(155a)을 노출하는 제1 접촉구(161) 및 제2 접촉구(162) 및 P형 소스 영역(153b)과 드레인 영역(155b)을 노출하는 제3 접촉구(163) 및 제4 접촉구(164)를 형성한다.
도 16a, 16b 및 17에 도시한 바와 같이, 제1 접촉구(161), 제2 접촉구(162), 제3 접촉구(163) 및 제4 접촉구(164) 내부를 포함하여 제1 층간 절연막(601) 위에 데이터 도전막을 형성한 후 패터닝하여 화소 영역의 소스 전극(173a)을 가지는 데이터선(171a)과 드레인 전극(175a) 및 구동부의 소스 전극(173b)과 드레인 전극 (175b)을 형성한다. 화소 영역의 데이터선(171a)은 제1 접촉구(161)를 통해 N형 소스 영역(153a)과 연결하고, 드레인 전극(175a)은 제2 접촉구(162)를 통해 N형 드레인 영역(155a)과 연결한다. 또한 구동부의 소스 전극(173b)은 제3 접촉구(163)를 통해 P형 소스 영역(153b)과 연결하고, 드레인 전극(175b)은 제4 접촉구(164)를 통해 P형 드레인 영역(155b)과 연결한다.
도 18a, 18b 및 19에 도시한 바와 같이, 소스 전극(173a, 173b) 및 드레인 전극(175a, 175b) 위에 제2 층간 절연막(602)을 형성한 후, 사진 식각 공정으로 식각하여 제5 접촉구(165)를 형성한다.
그리고 제5 접촉구(165) 내부를 포함하는 제2 층간 절연막(602) 위에 투명한 물질인 ITO(indium tin oxide), IZO(indium zinc oxide) 등을 증착한 후, 이를 패터닝하여 화소 전극(190)과 게이트선 또는 데이터선의 한쪽 끝부분과 연결되는 접촉 보조 부재(도시하지 않음)를 형성한다. 화소 전극(190)은 제5 접촉구(165)를 통해 화소 영역의 드레인 전극(175a)과 연결한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면 측면 고상 결정화 방법으로 다결정 규소막을 형성할 때 화소부와 구동부에서의 조사 횟수를 달리하면 화소부 및 구동부에 적합한 입자 크기 및 균일성을 가지는 다결정 규소막을 빠르게 형성할 수 있다. 따라서 생산성이 향상된다.
도 1은 박막 트랜지스터 표시판의 개략적인 배치도이고,
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 화소 영역의 배치도이고,
도 3은 도 2에 도시한 박막 트랜지스터 표시판의 표시 영역을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 구동부의 배치도이고.
도 5는 도 4에 도시한 박막 트랜지스터 표시판의 구동부를 IV-IV' 선을 따라 잘라 도시한 단면도이고,
도 6은 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법 중 중간 단계에서의 단면도이고,
도 7 및 도 8은 본 발명에 따른 측면 고상 결정화 방법을 설명하기 위한 마스크를 도시한 도면이고,
도 9a 및 도 9b는 도 6의 다음 단계에서의 배치도이고,
도 10은 도 9a 및 도 9b의 X-X’-X’선을 따라 자른 단면도이고,
도 11은 도 10의 다음 단계에서의 단면도이고,
도 12a 및 도 12b는 도 11의 다음 단계에서의 배치도이고,
도 13은 도 12a 및 도 12b의 XIII-XIII’-XIII”선을 따라 자른 단면도이고,
도 14a 및 도 14b는 도 12a 및 도 12b의 다음 단계에서의 배치도 이고,
도 15는 각각 도 14a 및 도 14b의 XV-XV’-XV”선을 따라 자른 단면도이고,
도 16a 및 도 16b는 도 14a 및 도 14b의 다음 단계에서의 배치도이고,
도 17은 도 16a 및 도 16b의 XVII-XVII’-XVII”선을 따라 자른 단면도이고,
도 18a 및 도 18b는 도 16a 및 도 16b의 다음 단계에서의 배치도이고,
도 19는 도 18a 및 도 18b의 XIX-XIX’-XIX”선을 따라 자른 단면도이다.
※도면의 주요부분에 대한 부호 설명※
110, 210 : 절연 기판
140 : 게이트 절연막 121 : 게이트선
171 : 데이터선 175 : 드레인 전극
601, 602 : 보호막 190 : 화소 전극

Claims (7)

  1. 구동부와 화소부를 가지는 절연 기판 위에 비정질 규소막을 형성하는 단계,
    상기 구동부와 화소부를 서로 다른 순차적 측면 고상 결정화 방법으로 상기 비정질 규소막을 결정화하여 상기 비정질 규소막을 결정화하여 다결정 규소막을 형성하는 단계,
    상기 다결정 규소막을 패터닝하여 상기 구동부와 상기 화소부에 제1 및 제2 반도체층을 각각 형성하는 단계,
    상기 제1 및 제2 반도체층에 각각 소스 영역과 드레인 영역을 형성하는 단계,
    상기 제1 및 제2 반도체층을 각각 포함하는 제1 및 제2 박막 트랜지스터를 형성하는 단계,
    상기 제1 및 제2 박막 트랜지스터와 각각 연결되는 금속배선을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제2 박막 트랜지스터와 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 다결정 규소막을 형성하는 단계에서 상기 구동부는 상기 화소부보다 레이저빔의 조사 횟수가 많은 박막 트랜지스터 표시판의 제조 방법.
  4. 제1항에서,
    상기 제1 및 제2 박막 트랜지스터를 형성하는 단계는,
    상기 제1 및 제2 반도체층과 소정 영역이 각각 중첩하는 제1 및 제2 게이트 전극을 형성하는 단계,
    상기 제1 게이트 전극과 절연되며 상기 제1 소스 영역과 연결되는 제1 소스 전극, 상기 제1 드레인 영역과 연결되는 제1 드레인 전극을 형성하는 단계,
    상기 제1 게이트 전극과 절연되며 상기 제2 소스 영역과 연결되는 제2 소스 전극, 상기 제2 드레인 영역과 연결되는 제2 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 순차적 측면 고상 결정화 방법은 빛이 차단되는 영역과 빛이 투과 되는 영역을 가지는 마스크를 이용하여 상기 비정질 규소막에 레이저를 조사하는 단계,
    상기 마스크를 소정 거리 이동하는 단계,
    상기 레이저를 조사하는 단계 및 상기 이동하는 단계를 반복 진행하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제5항에서,
    상기 화소부에서 상기 마스크의 수평 이동 거리는 상기 구동부의 상기 마스크의 수평 이동 거리보다 짧은 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 화소부를 다결정화하기 위한 마스크는 슬릿이 일직선 상에 일정한 간격으로 배열되어 있는 제1 영역,
    상기 제1 영역의 슬릿과 어긋나도록 배열되어 있는 슬릿을 가지는 제2 영역을 가지는 박막 트랜지스터 표시판의 제조 방법.
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