KR100592264B1 - 박막 트랜지스터와, 이의 제조 방법과, 이를 구비한 평판표시 장치 - Google Patents
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Abstract
박막 트랜지스터와, 이의 제조 방법과, 이를 구비한 평판 표시 장치를 개시한다. 본 발명은 기판상에 비정질 실리콘을 형성하는 단계;와, 비정질 실리콘 상부의 소정 영역에 절연성 소재로 된 캐핑층을 패턴화시키는 단계;와, 비정질 실리콘을 레이저 결정화하는 단계;와, 다결정 실리콘을 패터닝하여 캐핑층을 가지는 반도체 활성층을 형성하는 단계;와, 반도체 활성층 상부에 게이트 전극을 형성하는 단계;를 포함하는 것으로서, 캐핑층을 패턴화하여 반도체 활성층의 채널 영역에만 캐핑되도록 한 다음에 엑시머 레이저 어닐링법에 의하여 결정화를 실시함에 따라서 채널영역의 다결정 실리콘이 측면으로 성장가능하다.
Description
도 1a 내지 도 1e는 종래의 박막 트랜지스터를 제조하기 위한 과정을 순차적으로 도시한 것으로서,
도 1a는 기판상에 버퍼층이 형성된 이후의 상태를 도시한 단면도,
도 1b는 도 1a의 기판상에 비정질 실리콘이 형성된 이후의 상태를 도시한 단면도,
도 1c는 도 1b의 비정질 실리콘을 결정화시키는 상태를 도시한 단면도,
도 1d는 도 1c의 다결정 실리콘이 패턴화된 이후의 상태를 도시한 단면도,
도 1e는 도 1d의 기판상에 게이트 전극이 형성된 이후의 상태를 도시한 단면도,
도 2는 본 발명의 일 실시예에 따른 유기 전계 발광 표시 장치의 서브 픽셀을 도시한 평면도,
도 3은 도 2의 서브 픽셀에 대한 등가 회로도,
도 4는 도 2의 Ⅰ-Ⅰ선을 따라 절개한 단면도,
도 5는 도 2의 Ⅱ-Ⅱ선을 따라 절개한 단면도,
도 6은 본 발명의 엑시머 레이저 어닐링법에 의한 에너지 밀도의 증가에 따른 결정립의 크기 변화를 도시한 그래프,
도 7은 도 6의 결정립 크기 변화에 따른 전류 이동도의 변화를 도시한 그래프,
도 8a 내지 도 8f는 본 발명의 일 실시예에 따른 박막 트랜지스터를 단계별로 제조한 이후의 상태를 도시한 것으로서,
도 8a는 기판상에 버퍼층을 형성한 이후의 상태를 도시한 단면도,
도 8b는 도 8a의 기판상에 비정질 실리콘을 증착한 이후의 상태를 도시한 단면도,
도 8c는 도 8b의 기판상에 캐피층을 형성한 이후의 상태를 도시한 단면도,
도 8d는 도 8c의 기판상에 포토 레지스터층을 형성한 이후의 상태를 도시한 단면도,
도 8e는 도 8d의 기판상에 캐피층을 패턴화하여서 레이저 결정화를 실시하는 상태를 도시한 단면도,
도 8f는 도 8e의 기판상에 게이트 전극을 형성한 이후의 상태를 도시한 단면도,
도 9는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 도시한 단면도,
도 10은 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
200...유기 전계 발광 표시 장치 210...스위칭 TFT
211...소스 전극 212...게이트 전극
213...드레인 전극 214...반도체 활성층
220...구동 TFT 221...소스 전극
222...게이트 전극 223...드레인 전극
224...반도체 활성층 230...커패시터
240...유기 전계 발광 소자 241...애노우드
242...유기 발광막 243...캐소우드
811...기판 812...버퍼층
813...비정질 실리콘 814...캐피층
815...포토 레지스터층 816...반도체 활성층
817...게이트 절연막 818...게이트 전극
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 반도체 활성층상에 캐핑층을 형성시키고, 레이저 결정화를 실시하여서 박막 트랜지스터의 특성을 향상시킨 박막 트랜지스터와, 이의 제조 방법과, 이를 구비한 평판 표시 장치에 관한 것이다.
통상적으로, 평판 표시 장치(flat display device)는 크게 발광형과 수광형으로 분류할 수 있다. 발광형으로는 평판 음극선관(flat cathode ray tube)과, 플 라즈마 디스플레이 패널(plasma display panel)과, 전계 발광 표시 장치(electro luminescent device)와, 발광 다이오드(light emitting diode) 등이 있다. 수광형으로는 액정 디스플레이(liquid crystal display)를 들 수 있다.
이중에서, 전계 발광 표시 장치는 시야각이 넓고, 콘트라스트가 우수할 뿐만 아니라 응답 속도가 빠르다는 장점을 가지고 있어서 차세대 표시 장치로서 주목을 받고 있다. 이러한 전계 발광 표시 장치는 발광층을 형성하는 물질에 따라서 무기 전계 발광 표시 장치와, 유기 전계 발광 표시 장치로 구분할 수가 있다.
무기 전계 발광 표시 장치는 당초 녹색 발광 디스플레이로 상품화되었으나, 플라즈마 디스플레이 패널과 마찬가지로 교류 바이어스 구동이며, 구동시 수백 볼트(voltage)가 필요하다. 또한, 발광을 위한 소재가 무기물이므로, 분자 설계에 의한 발광 파장등의 제어가 곤란하여서 화상을 칼라화하기가 어렵다.
이에 반하여, 유기 전계 발광 표시 장치는 형광성 유기 화합물을 전기적으로 여기시켜서 발광시키는 자발광형 표시 장치로서, 낮은 전압에서 구동이 가능하고, 박형화가 용이하며, 광시야각, 빠른 응답 속도등 액정 디스플레이에 있어서 문제점으로 지적되는 것을 해결할 수 있는 차세대 평판 표시 장치로 주목받고 있다.
이러한 유기 전계 발광 표시 장치는 애노우드와 캐소우드 사이에 유기물로 이루어진 유기 발광막을 구비하고 있으며, 전극들에 애노우드 및 캐소우드 전압이 각각 인가됨에 따라 애노우드로부터 주입된 정공(hole)이 정공 수송층을 경유하여 유기 발광막으로 이동되고, 전자는 캐소우드로부터 전자 수송층을 경유하여 유기 발광막으로 이동되어서, 유기 발광막에서 전자와 정공이 재결합하여 여기자(exciton)을 생성하게 된다.
이 여기자가 여기 상태에서 기저 상태로 변화됨에 따라서 발광층의 형광성 분자가 발광함으로써 화상을 형성하게 된다. 풀 컬러(full color)형 유기 전계 발광 표시 장치의 경우에는 적,녹,청색의 삼색을 발광하는 픽셀(pixel)을 구비토록 함으로써 풀 컬러를 구현한다.
한편, 유기 전계 발광 표시 장치나, 무기 전계 발광 표시 장치나, 액정 디스플레이등 평판 표시 장치에 사용되는 박막 트랜지스터(thin film transistor, TFT)는 각 픽셀의 동작으로 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 박막 트랜지스터는 기판상에 고농도의 불순물로 도핑된 드레인 영역과, 소스 영역과, 상기 드레인 및 소스 영역의 사이에 형성된 채널 영역을 가지는 반도체 활성층을 가지며, 반도체 활성층상에 형성된 게이트 절연막과, 활성층의 채널 영역의 상부에 형성된 게이트 전극으로 구성되어진다.
상기와 같은 박막 트랜지스터는 평판 표시 장치에 있어 스위칭 소자나 픽셀의 구동 소자로 사용되고 있는데, 능동 구동 방식의 액티브 매트릭스형 유기 전계 발광 소자(active matrix organic light emitting display, AMOLED)는 각 픽셀당 적어도 2개 이상의 박막 트랜지스터를 구비하고 있다.
이러한 박막 트랜지스터를 채용한 유기 전계 발광 표시 장치는 전면 발광 방식과 배면 발광 방식으로 구분할 수가 있다.
배면 발광 방식은 기판에 투명한 ITO를 성막한 이후에 식각하여서 애노우드 를 패터닝하고, 픽셀과 픽셀 사이에 절연막을 형성하고, 유기 증착법을 이용하여 유기 발광막을 형성시키고, 금속 전극으로 된 캐소우드를 순차적으로 적층한 구조이다.
전면 발광 방식은 기판상에 반사성의 애노우드를 패터닝하고, 배면 발광 방식의 경우와 마찬가지로 절연막과, 유기 발광막을 형성시키고, 반투과 캐소우드 전극을 순차적으로 적층한 구조이다.
종래의 액티브 매트릭스형의 유기 전계 발광 표시 장치는 드레인 영역과, 소스 영역과, 채널 영역이 형성된 반도체 활성층이 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(polycrystalline silicon)으로 형성할 수 있다.
비정질 실리콘을 이용한 박막 트랜지스터는 저온 증착이 가능하다는 장점이 있으나, 전기적 특성과 신뢰성이 저하되고, 표시 소자의 대면적화가 어려워서 최근에는 다결정 실리콘을 많이 사용하고 있다. 다결정 실리콘은 수십내지 수백 ㎠/V.s의 높은 전류 이동도를 가지고, 고주파 동작 특성 및 누설 전류치가 낮아 고정세 및 대면적의 평판 표시 장치에 사용하기에 매우 적합하다. 다결정 실리콘은 비정질 실리콘을 순차 측면 고상화법(sequential lateral solidification, 이하, SLS법)에 의하여 결정화할 수 있다.
반도체 활성층을 비정질 실리콘으로 형성하고, 이를 SLS법에 의하여 다결정 실리콘으로 결정화시키는 종래의 박막 트랜지스터의 제조 방법은 도 1a 내지 도 1e에 도시된 바와 같다.
먼저, 기판(111) 상에 버퍼층(112)을 형성하고(도 1a), 상기 버퍼층(112)의 상부 전면에 비정질 실리콘으로 이루어진 반도체 활성층(113)을 증착시킨다.(도 1b)
이어서, 스트라이프 형태의 레이저 빔 투과 영역을 가지는 마스크를 이용하여 SLS법에 의하여 레이저 빔을 주사하여서 다결정 실리콘으로 결정화하고(도 1c), 반도체 활성층(113)을 패터닝한다.(도 1d)
그 다음으로, 도 1e에 도시된 바와 같이, 패터닝된 반도체 활성층(113)의 상부와 버퍼층(112) 상부에 게이트 절연막(114)을 형성하고, 게이트 절연막(114) 상부에 금속이나 다결정 실리콘으로 된 게이트 전극(115)을 형성하게 된다.
상기 게이트 전극(115)이 형성된 다음에는 게이트 전극(114)을 마스크로 사용하여서 이온 주입하여 채널 영역(113a)과, 상기 채널 영역(113a)의 좌우측에 이온주입된 고농도의 불순물에 의하여 드레인 영역(113b)과 소스 영역(113c)이 형성된다.
그런데, SLS법에 의하여 비정질 실리콘을 다결정 실리콘으로 결정화시키는 제조 방법은 결정립이 성장할수록 반도체 활성층의 표면이 거칠어져서 활성층의 표면이 균일하지 못하게 된다. 또한, 결정립의 길이나 폭이 부분별로 상이하므로 반도체 활성층 상부의 게이트 절연막과의 밀착성이 좋지 못하다. 또한, 전하의 이동도도 균일하지 못하여서, 박막 트랜지스터 특성의 방향성을 제어할 필요가 있다. 게다가, 검증된 양산용 설비가 없으며, 레이저 사용에 의한 설비 유지의 어려움이 있다.
본 발명은 반도체 활성층의 상부에 캐핑층을 형성하고, 엑시머 레이저 어닐링법에 의하여 레이저 빔을 조사함으로써, 다결정 실리콘이 측면으로 성장가능한 박막 트랜지스터와, 이의 제조 방법과, 이를 구비한 평판 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 일 측면에 따른 박막 트랜지스터의 제조 방법은,
기판상에 비정질 실리콘을 형성하는 단계;
상기 비정질 실리콘 상부의 소정 영역에 절연성 소재로 된 캐핑층을 패턴화시키는 단계;
상기 비정질 실리콘을 레이저 결정화하는 단계;
다결정 실리콘을 패터닝하여 상기 캐핑층을 가지는 반도체 활성층을 형성하는 단계; 및
상기 반도체 활성층 상부에 게이트 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
게다가, 캐핑층을 패턴화하는 단계에서는,
상기 비정질 실리콘 상부에 절연막을 형성하는 단계;와,
상기 절연막 상부에 포토 레지스터층을 형성하는 단계;와,
반도체 활성층의 채널 영역이 형성될 부분과 대응되는 부분에만 상기 절연막이 존재하도록 패턴화시키는 단계;를 포함하는 것을 특징으로 한다.
더욱이, 캐핑층을 패턴화시키는 단계에서는,
상기 비정질 실리콘 상부에 절연막을 형성하는 단계;와,
상기 절연막 상부에 포토 레지스터층을 형성하는 단계;와,
반도체 활성층이 형성될 부분과 대응되는 부분에 상기 절연막이 존재하도록 패턴화시키는 단계;를 포함하는 것을 특징으로 한다.
나아가, 상기 반도체 활성층을 형성한 이후에,
상기 반도체 활성층이 덮여지도록 게이트 절연막을 형성하는 단계가 더 포함되는 것을 특징으로 한다.
아울러, 상기 게이트 절연막을 형성하기 이전에,
상기 반도체 활성층의 캐핑층을 제거하는 단계가 더 포함되는 것을 특징으로 한다.
본 발명의 다른 측면에 따른 박막 트랜지스터는,
기판;과,
상기 기판상에 형성된 반도체 활성층;과,
상기 반도체 활성층상에 형성된 게이트 절연막;과,
상기 게이트 절연막상에 형성된 게이트 전극;을 포함하고,
상기 반도체 활성층은 채널 영역과, 소스 및 드레인 영역을 가지고,
상기 채널 영역은 측면성장된 결정립을 가지며, 상기 게이트 절연막은 상기 채널 영역에 대응되도록 구비된 것을 특징으로 한다.
본 발명의 또 다른 측면에 따른 박막 트랜지스터는,
기판;과,
상기 기판상에 형성된 반도체 활성층;과,
상기 반도체 활성층상에 형성된 게이트 절연막;과,
상기 게이트 절연막상에 형성된 게이트 전극;을 포함하고,
상기 반도체 활성층은 채널 영역과, 소스 및 드레인 영역을 가지고,
상기 채널 영역은 측면성장된 결정립을 가지며, 상기 반도체 활성층과 게이트 절연막 사이에 상기 채널 영역에 대응되도록 캐핑층이 개재된 것을 특징으로 한다.
본 발명의 다른 측면에 따른 평판 표시 장치는,
기판상에 복수개의 픽셀이 구비되고,
상기 각 픽셀마다 적어도 하나의 박막 트랜지스터를 가지며,
상기 박막 트랜지스터는,
기판;과,
상기 기판상에 형성된 반도체 활성층;과,
상기 반도체 활성층상에 형성된 게이트 절연막;과,
상기 게이트 절연막상에 형성된 게이트 전극;을 포함하고,
상기 반도체 활성층은 채널 영역과, 소스 및 드레인 영역을 가지고,
상기 채널 영역은 측면성장된 결정립을 가지며, 상기 게이트 절연막은 상기 채널 영역에 대응되도록 구비된 것을 특징으로 한다.
본 발명의 또 다른 측면에 따른 평판 표시 장치는,
기판상에 복수개의 픽셀이 구비되고,
상기 각 픽셀마다 적어도 하나의 박막 트랜지스터를 가지며,
상기 박막 트랜지스터는,
기판;과,
상기 기판상에 형성된 반도체 활성층;과,
상기 반도체 활성층상에 형성된 게이트 절연막;과,
상기 게이트 절연막상에 형성된 게이트 전극;을 포함하고,
상기 반도체 활성층은 채널 영역과, 소스 및 드레인 영역을 가지고,
상기 채널 영역은 측면성장된 결정립을 가지며, 상기 반도체 활성층과 게이트 절연막 사이에 상기 채널 영역에 대응되도록 캐핑층이 개재된 것을 특징으로 한다.
이하에서, 첨부된 도면을 참조하면서, 본 발명의 바람직한 실시예에 따른 박막 트랜지스터와 이를 구비한 평판 표시 장치를 상세하게 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 평판 표시 장치의 일종인 액티브 매트릭스형 유기 전계 발광 표시 장치(200)를 도시한 것이고, 도 3은 도 2의 표시 장치(200)에 대한 등가 회로도를 도시한 것이다.
여기서, 유기 전계 발광 표시 장치의 각 픽셀들은 적,녹,청색의 서브 픽셀(sub pixel)이 일방향으로 반복하여 배치되도록 구비되어 있으며, 이러한 픽셀 들의 구성은 반드시 이에 한정되는 것은 아니며, 각 색상의 서브 픽셀들이 모자이크, 격자상등 다양한 패턴으로 배열되어 픽셀을 구성할 수가 있다.
또한, 도 2는 유기 전계 발광 표시 장치의 일 구동 단위인 적, 녹, 청색의 서브 픽셀들중 어느 한 서브 픽셀에 대한 부분 확대도시한 것으로서, 후술할 기판, 버퍼층, 각종 절연체층, 평탄화막, 발광층, 액정층등은 도시되어 있지 않으며, 각 구성 부분이 겹친 부분중 빗금으로서 표시한 부분으로만 통전되도록 연결되어 있다.
도면을 참조하면, 상기 유기 전계 발광 표시 장치(200)의 각 서브 픽셀은 스위칭용인 스위칭 박막 트랜지스터(210)와, 구동용인 구동 박막 트랜지스터(220)의 2개의 박막 트랜지스터와, 커패시터(230) 및 하나의 유기 전계 발광 소자(240)를 포함하고 있다. 상기와 같은 박막 트랜지스터(210)(220) 및 커패시터(230)의 개수는 반드시 이에 한정되는 것은 아니며, 소망하는 소자의 설계에 따라 이보다 더 많은 수의 박막 트랜지스터 및 커패시터를 구비할 수 있음은 물론이다.
상기 스위칭 박막 트랜지스터(210)는 게이트 배선(261)에 인가되는 스캔 신호에 구동되어서 데이터 배선(262)에 인가되는 데이터 신호를 전달하는 역할을 하고 있다. 상기 구동 박막 트랜지스터(220)는 상기 스위칭 박막 트랜지스터(210)를 통하여 전달되는 데이터 신호에 따라서, 즉, 게이트와 소오스간의 전압차(Vgs)에 의하여 유기 전계 발광 소자(240)로 유입되는 전류량을 결정하고 있다. 상기 커패시터(250)는 상기 스위칭 박막 트랜지스터(210)를 통하여 전달되는 데이터 신호를 한 프레임(frame)동안 저장하는 역할을 하고 있다.
상기 스위칭 박막 트랜지스터(210)의 소스 전극(211)은 데이터 배선(262)에 의하여 구동 회로에 연결되고, 스위칭 박막 트랜지스터(210)의 게이트 전극(212)은 제 1 반도체 활성층(214)의 상부에 형성되며, 게이트 배선(261)에 의하여 다른 구동 회로에 연결되어 있다. 상기 스위칭 박막 트랜지스터(210)의 드레인 전극(213)은 커패시터(230)의 제 1 커패시터 전극(231) 및 구동 박막 트랜지스터(20)의 게이트 전극(222)과 연결되어 있다. 상기 게이트 전극(222)은 제 2 반도체 활성층(224) 상에 형성되어 있다.
상기 커패시터(230)의 제 2 커패시터 전극(232)과 구동 박막 트랜지스터(230)의 소스 전극(221)은 구동 배선(263)과 연결되고, 제 2 반도체 활성층(224)은 유기 전계 발광 소자(240)의 제 1 전극인 애노우드(241)와 연결되어 있다.
상기 유기 전계 발광 소자(240)의 제 2 전극(243, 도 4 참조)은 상기 제 1 전극(241)과 소정의 간격을 두고 제 1 전극(241)과 대향되게 배치되며, 제 1 및 제 2 전극(241)(243) 사이에는 표시 장치(200)의 종류에 따라서 유기물(242), 무기물 또는 액정등이 개재되어 있다.
도 4는 도 2의 Ⅰ-Ⅰ선을 따라 절개도시한 단면도이고, 도 5는 도 2의 Ⅱ-Ⅱ선을 따라 절개도시한 단면도이다.
도면을 참조하면, 투명한 글래스로 된 절연 기판(251) 상에는 버퍼층(252)이 형성되어 있다. 상기 버퍼층(252)의 상부로는 스위칭 박막 트랜지스터(210)와, 구동 박막 트랜지스터(220)와, 커패시터(230)와, 유기 전계 발광 소자(240)가 형성되 어 있다.
즉, 도 2 및 도 4에 도시된 바와 같이, 상기 스위칭 박막 트랜지스터(210)는 게이트 배선(261)에 접속되어 박막 트랜지스터의 온/오프 신호를 인가하는 게이트 전극(212)과, 상기 게이트 전극(212)의 상부에 형성되며 상기 데이터 배선(262)과 접속되어 제 1 반도체 활성층(214)에 데이터 신호를 공급하는 소스 전극(211)과, 스위칭 박막 트랜지스터(210)와 커패시터(230)를 연결시켜 커패시터(230)에 전원을 공급하는 드레인 전극(213)을 구비하고 있다. 상기 제 1 활성층(214)과 게이트 전극(212) 사이에는 게이트 절연막(253)이 형성되어 있다.
상기 커패시터(230)는 스위칭 박막 트랜지스터(210)와, 구동 박막 트랜지스터(220) 사이에 위치되어서 한 프레임동안 구동 박막 트랜지스터(220)를 구동시키는데 필요한 구동전압을 저장하는 것으로서, 스위칭 박막 트랜지스터(210)의 드레인 전극(213)과 접속되는 제 1 전극(231)과, 상기 제 1 전극(231)의 상부에 상기 제 1 전극(231)과 오버랩되도록 형성되고, 전원 인가선이 구동 배선(263)과 전기적으로 연결되는 제 2 전극(232)과, 상기 제 1 전극(231)과 제 2 전극(232)의 사이에 형성되어서 유전체로 사용되는 층간 절연막(254)을 포함하고 있다.
상기 구동 박막 트랜지스터(220)은 도 2 및 도 5에 도시된 바와 같이, 커패시터(230)의 제 1 전극(231)과 연결되어 박막 트랜지스터 온/오프 신호를 공급하는 게이트 전극(222)과, 상기 게이트 전극(222)의 상부에 형성되고 구동 배선(263)과 접속되어 제 2 활성층(224)에 구동을 위한 기준 전압(reference voltage)을 공급하는 소스 전극(221)과, 구동 박막 트랜지스터(220)와 유기 전계 발광 소자(240)를 연결시켜서 유기 전계 발광 소자(240)에 구동 전원을 인가하는 드레인 전극(223)을 구비하고 있다. 상기 제 2 활성층(224)과, 게이트 전극(222) 사이에는 게이트 절연막(253)이 형성되어 있다.
한편, 유기 전계 발광 소자(240)는 전류의 흐름에 따라서 적,녹,청색의 빛을 발광하여 소정의 화성 정보를 표시하기 위한 것으로서, 구동 박막 트랜지스터(220)의 드레인 전극(223)에 연결되어 이로부터 플러스 전원을 공급받는 애노우드(241)와, 전체 픽셀을 덮도록 형성되어 마이너스 전원을 공급하는 캐소우드(243)와, 상기 애노우드(241)와 캐소우드(243) 사이에 형성되어 발광하는 유기 발광막(242)을 포함하고 있다. 미설명된 도면부호 255는 실리콘 옥사이드등으로 이루어진 절연성 패시베이션막이고, 도면부호 256은 아크릴등으로 이루어진 절연성 평탄화막이다.
상기 설명한 바와 같은 본 발명의 일 실시예에 따른 유기 전계 발광 표시 장치(200)의 층상 구조는 반드시 이에 한정되는 것은 아닉, 이와 다른 어떠한 구조도 본 발명이 적용가능하다고 할 것이다.
이러한 액티브 매트릭스형 유기 전계 발광 표시 장치(200)는 각 서브 픽셀의 반도체 활성층(214)(224)이 비정질 실리콘 박막을 엑시머 레이저 어닐링(excimer laser annealing, ELA)법에 의하여 다결정 실리콘 박막으로 결정화할 수 있다.
도 6에 도시된 바와 같이, 엑시머 레이저 어닐링법에 의하여 비정질 실리콘 박막을 결정화시킬시에는 조사되는 레이저의 에너지 밀도에 따라 결정립 크기의 차이가 나타난다.
즉, 영역 Ⅰ은 비교적 낮은 에너지 밀도로 조사하여서 비정질 실리콘에 부분 용융(partial melting)이 일어나도록 하는 경우로서, 비정실 실리콘의 부분적인 용융으로 그 결정립은 수직 방향으로 성장해 작은 크기의 결정립을 형성하게 된다.
영역 Ⅱ는 이보다 높은 에너지 밀도로 조사해 비정질 실리콘에 근사 완전 용융(near complete melting)이 일어나도록 하는 경우로서, 결정 성장은 용융되지 않은 소수의 고상 결정핵으로부터 측방으로 성장해 크기가 큰 결정립을 형성하게 된다.
영역 Ⅲ은 가장 높은 에너지 밀도로 조사해 비정질 실리콘에 완전 용융(complete melting)이 일어나도록 하는 경우로서, 과냉(supercooling)에 의하여 다수의 결정핵이 발생하도록 하여서 이로부터 미세한 결정립의 성장이 이루어지도록 하는 것이다.
이러한 결정립의 크기의 변화에 따른 전류 이동도는 도 7에 도시된 바와 같이 결정립의 크기가 커질수록 전류 이동도가 커져 거의 선형식에 가까운 관계가 됨을 알 수 있다.
상기와 같은 결과에 의하여 가장 큰 결정립을 형성할 수 있는 영역Ⅱ에 따라 결정화할 경우 가장 큰 전류 이동도를 얻을 수 있다. 반면에, 가장 작은 결정립을 형성할 수 있는 영역 Ⅲ에 따라 결정화할 경우 가장 작은 전류 이동도를 얻을 수 있다.
상술한 바와 같은 각 서브 픽셀의 반도체 활성층이 엑시머 레이저 어닐링법에 의하여 비정질 실리콘 박막을 다결정 실리콘 박막으로 결정화되는 제조 방법을 순차적으로 설명하면 도 8a 내지 도 8f에 도시된 바와 같다.
먼저, 도 8a에 도시된 바와 같이, 투명한 유리로 된 절연성 기판(811)이 마련되고, 상기 기판(811) 상에 버퍼층(812)을 전면 증착시키게 된다. 상기 버퍼층(812)은 열전도도가 낮은 물질, 예컨대 실리콘 옥사이드(SiO2)로 형성할 수 있으며, PECVD법, APCVD법, LPCVD법, ECR법 등에 의하여 증착될 수 있으며, 그 두께는 대략 500 내지 3000Å 정도로 증착가능하다.
이어서, 도 8b에 도시된 바와 같이, 상기 버퍼층(12)의 상부에는 비정질 실리콘막(813)이 증착된다. 상기 비정질 실리콘막(813)은 PECVD법등에 의하여 증착하게 되며, 500 내지 1000 Å 정도의 두께로 증착가능하다.
다음으로, 도 8c에 도시된 바와 같이, 상기 비정질 실리콘(813)의 상부에 캐핑층(capping,814)을 증착하게 된다. 상기 캐핑층(814)은 열전도도가 낮은 절연성소재, 이를테면 실리콘 옥사이드(SiO2)나, 실리콘 나이트라이드(SiNx) 등을 사용할 수 있으며, 그 두께는 500 내지 3000 Å 정도로 증착가능하다.
상기 캐핑층(814)이 증착된 다음에는 도 8d에 도시된 바와 같이 반도체 활성층의 채널 영역과 대응되는 부분에 포토리소그래피 공정을 통하여 활성화 영역을 패터닝하기 위하여 상기 캐핑층(814) 상부에 포토 레지스터층(815)을 형성하게 된다.
이어서, 도 8e에 도시된 바와 같이 포토 레지스터층(815)를 마스크로 하여 캐핑층(814)을 패턴화시키고 포토레지스터층(815)을 제거한 상태에서, 채널 영역과 대응되는 부분에만 캐핑층(814)이 있는 상태에서 엑시머 레이저 어닐링법을 실시하 게 된다.
레이저를 이용하여 결정화를 실시하면, 상기 캐핑층(814)으로 덮여져 있는 채널 영역(816a)이 형성될 부분은 에너지의 흡수가 높아서 냉각 속도가 상기 채널 영역(816a)의 좌우 소스-드레인 영역(816b)(816c)이 형성될 부분보다 느리다.
이러한 캐핑층(814)이 존재하는 상황에서 레이저 결정화를 수행하게 되면, 상기 캐핑층(814)이 덮여져 있는 채널 영역(816a)이 형성될 부분의 에너지가 더 높아 용융이 먼저 일어나고, 적절한 엑시머 레이저 어닐링 에너지만 선정되면 채널 영역(816a)이 형성될 부분만 용융된 상태로 유지시킬 수 있다.
또한, 다결정 실리콘의 핵이 캐핑층(814)이 있는 채널 영역(816a)이 형성될 부분과, 캐핑층(814)이 없는 소스-드레인 영역(816b)(816c)이 형성될 부분의 경계부로부터 생성되게 할 수 있다.
이에 따라, 채널 영역(816a)이 형성될 부분의 다결정 실리콘을 측면으로 성장시킬 수가 있는 것이다. 이렇게 캐핑층(814)으로 덮여져 있는 채널 영역(816a)이 형성될 부분은 비정질 실리콘으로부터 다결정 실리콘으로 결정화가 이루어졌을 때에 다결정 실리콘의 표면 상태는 매우 균일해지므로, 추후 공정에 형성되는 게이트 절연막과의 밀착성이 좋아지게 된다.
대안으로는, 반도체 활성층(816)이 형성될 부분과 대응되는 부분에 캐핑층(814)을 패턴화시킨 다음에 엑시머 레이저 어닐링법에 의하여 채널 영역(816a)이 형성될 부분과 소스-드레인 영역(816b)(816c)이 형성될 부분의 다결정 실리콘을 공히 측면으로 성장시킬 수도 있을 것이다.
다음으로, 도 8f에 도시된 바와 같이, 다결정 실리콘을 패터닝하여 캐핑층(814)을 가지는 반도체 활성층(816)을 형성하고, 패터닝된 캐핑층(814)을 제거하여서, 상기 반도체 활성층(816)이 덮여지도록 그 상부에 실리콘 옥사이드(SiO2)등에 의하여 게이트 절연막(817)을 형성하게 된다.
상기 게이트 절연막(817)이 PECVD법, APCVD법, LPCVD법, ECR법 등에 의하여 증착된 다음에는, MoW, Al/Cu 등으로 도전막을 성막한 후 패터닝하여 게이트 전극(818)을 형성하게 된다. 상기 게이트 전극(818)은 적어도 상기 캐핑층(816) 상부의 대응되는 위치에 형성된다. 상기 반도체 활성층(816), 게이트 절연막(817), 게이트 전극(818)은 다양한 순서 및 방법에 의하여 패터닝이 가능하다.
게이트 전극(818) 형성 이후에 고농도의 불순물을 이온주입하여 게이트 전극(818)의 하부는 비도핑된 채널 영역(816a)이 형성되고, 채널 영역(816a)의 좌우측에는 이온주입된 고농도의 불순물에 의하여 소스-드레인 영역(816b)(816c)이 형성된다.
도 9는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 도시한 것이다.
도면을 참조하면, 상기 박막 트랜지스터는 기판(911) 상에 버퍼층(912)이 증착되어 있다. 상기 버퍼층(912) 상에는 반도체 활성층(916)이 형성되어 있다. 상기 반도체 활성층(916)은 채널 영역(916a)과, 그 좌우에 형성되는 소스-드레인 영역(916b)(916c)을 구비하고 있다. 상기 채널 영역(916a)은 측면으로 성장된 결정립을 가지고 있다.
상기 반도체 활성층(916)이 상부에는 채널 영역(916a)에 대응되도록 캐핑층(914)이 형성되어 있으며, 상기 캐핑층(914)의 상부에는 게이트 전극(918)이 형성되어 있다. 이처럼, 캐핑층(914)의 상부에는 상술한 제 1 실시예와는 달리 게이트 절연막을 형성하지 않고, 게이트 전극(918)을 바로 형성시킬 수도 있다. 상기 캐핑층(914)은 열전도도가 낮은 절연성소재, 이를테면 실리콘 옥사이드(SiO2)나, 실리콘 나이트라이드(SiNx)중 선택된 적어도 어느 하나의 소재로 이루어져 있다.
한편, 상기 게이트 전극(918)은 층간 절연막(954)에 의하여 매립되어 있으며, 소스 전극(911)과 드레인 전극(913)은 반도체 활성층(916)에 연결되어 있다.
도 10은 본 발명의 제 3 실시예에 따른 박막 트랜지스터를 도시한 것이다.
도면을 참조하면, 상기 박막 트랜지스터는 기판(1011) 상에 버퍼층(1012)이 증착되어 있다. 상기 버퍼층(1012) 상에는 반도체 활성층(1016)이 형성되어 있다. 상기 반도체 활성층(1016)은 채널 영역(1016a)과, 그 좌우에 형성된 소스-드레인 영역(1016b)(1016c)을 구비하고 있다. 상기 채널 영역(1016a)은 측면으로 성장된 결정립을 가지고 있다.
상기 반도체 활성층(1016)의 상부에는 상기 채널 영역(1016a)에 대응되도록 캐핑층(1014)이 형성되어 있으며, 상기 캐핑층(1014)의 상부에는 게이트 절연막(1017)이 형성되어 있다. 상기 게이트 절연막(1017)의 상부에는 게이트 전극(1018)이 형성되어 있다. 이처럼, 상기 반도체 활성층(1016) 상부에는 1차적으로 캐핑층(1014)이 형성되고, 2차적으로 게이트 절연막(1017)이 형성되어 있다.
한편, 상기 게이트 전극(1018)은 층간 절연막(1017)에 의하여 매립되어 있으며, 소스 전극(1011)과 드레인 전극(1013)은 반도체 활성층(1016)에 연결되어 있다.
이상의 설명에서와 같이, 본 발명의 박막 트랜지스터와, 이의 제조 방법과, 이를 구비한 평판 표시 장치은 다음과 같은 효과를 얻을 수 있다.
첫째, 캐핑층을 패턴화하여 반도체 활성층의 채널 영역에만 캐핑되도록 한 다음에 엑시머 레이저 어닐링법에 의하여 결정화를 실시함에 따라서 채널영역의 다결정 실리콘이 측면으로 성장가능하다.
둘째, 채널 방향과, 다결정 실리콘 입자가 평행하여 캐리어들의 산포가 감소하게 됨에 따라서 전류 이동도등의 박막 트랜지스터의 특성을 향상시킬 수가 있다.
셋째, 비정질 실리콘상에 캐핑층을 동시에 증착한 상태에서 결정화를 실시하므로, 다결정 실리콘과 캐핑층의 계면이 오염되거나, 산화층이 형성되지 않게 때문에 깨끗한 계면을 얻을 수가 있어서 박막 트랜지스터의 특성과 균일도가 크게 향상될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (16)
- 기판상에 비정질 실리콘을 형성하는 단계;상기 비정질 실리콘 상부의 소정 영역에 절연성 소재로 된 캐피층을 형성하고, 상기 캐피층 상부에 포토 레지스터층을 형성하여서 캐피층을 패턴화시키는 단계;상기 비정질 실리콘 상부의 소정 영역에 절연성 소재로 된 캐핑층을 패턴화시키는 단계;상기 비정질 실리콘을 엑시머 레이저에 의하여 레이저 결정화하는 단계;다결정 실리콘을 패터닝하여 상기 캐핑층을 가지는 반도체 활성층을 형성하는 단계; 및상기 반도체 활성층 상부에 게이트 전극을 형성하는 단계;를 포함하는 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,캐핑층을 패턴화하는 단계에서는,반도체 활성층의 채널 영역이 형성될 부분과 대응되는 부분에만 상기 캐피층이 존재하도록 패턴화시키는 단계;를 포함하는 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,캐핑층을 패턴화시키는 단계에서는,반도체 활성층이 형성될 부분과 대응되는 부분에 상기 캐피층이 존재하도록 패턴화시키는 단계;를 포함하는 하는 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,캐핑층을 패턴화시키는 단계에서는,실리콘 옥사이드 또는 실리콘 나이트라이드중 선택된 적어도 하나 이상의 소재를 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 반도체 활성층을 형성한 이후에,상기 반도체 활성층이 덮여지도록 게이트 절연막을 형성하는 단계가 더 포함되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 6 항에 있어서,상기 게이트 절연막을 형성하기 이전에,상기 반도체 활성층의 캐핑층을 제거하는 단계가 더 포함되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,게이트 전극을 형성하는 단계에서는,상기 게이트 전극은 적어도 상기 캐핑층 상부의 대응되는 위치에 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1 항 내지 제 8 항중 어느 한 항에 의하여 제조된 박막 트랜지스터.
- 제1 항 내지 제 8 항중 어느 한 항에 의하여 제조된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 기판;과,상기 기판상에 형성된 반도체 활성층;과,상기 반도체 활성층상에 형성된 게이트 절연막;과,상기 게이트 절연막상에 형성된 게이트 전극;을 포함하고,상기 반도체 활성층은 채널 영역과, 소스 및 드레인 영역을 가지고,상기 채널 영역은 측면성장된 결정립을 가지며, 상기 게이트 절연막은 상기 채널 영역에 대응되도록 구비된 것을 특징으로 하는 박막 트랜지스터.
- 기판;과,상기 기판상에 형성된 반도체 활성층;과,상기 반도체 활성층상에 형성된 게이트 절연막;과,상기 게이트 절연막상에 형성된 게이트 전극;을 포함하고,상기 반도체 활성층은 채널 영역과, 소스 및 드레인 영역을 가지고,상기 채널 영역은 측면성장된 결정립을 가지며, 상기 반도체 활성층과 게이트 절연막 사이에 상기 채널 영역에 대응되도록 캐핑층이 개재된 것을 특징으로 하는 박막 트랜지스터.
- 제 12 항에 있어서,상기 캐핑층은 실리콘 옥사이드 또는 실리콘 나이트라이드중 선택된 적어도 어느 하나의 소재로 이루어진 것을 특징으로 하는 박막 트랜지스터.
- 기판상에 복수개의 픽셀이 구비되고,상기 각 픽셀마다 적어도 하나의 박막 트랜지스터를 가지며,상기 박막 트랜지스터는,기판;과,상기 기판상에 형성된 반도체 활성층;과,상기 반도체 활성층상에 형성된 게이트 절연막;과,상기 게이트 절연막상에 형성된 게이트 전극;을 포함하고,상기 반도체 활성층은 채널 영역과, 소스 및 드레인 영역을 가지고,상기 채널 영역은 측면성장된 결정립을 가지며, 상기 게이트 절연막은 상기 채널 영역에 대응되도록 구비된 것을 특징으로 하는 평판 표시 장치.
- 기판상에 복수개의 픽셀이 구비되고,상기 각 픽셀마다 적어도 하나의 박막 트랜지스터를 가지며,상기 박막 트랜지스터는,기판;과,상기 기판상에 형성된 반도체 활성층;과,상기 반도체 활성층상에 형성된 게이트 절연막;과,상기 게이트 절연막상에 형성된 게이트 전극;을 포함하고,상기 반도체 활성층은 채널 영역과, 소스 및 드레인 영역을 가지고,상기 채널 영역은 측면성장된 결정립을 가지며, 상기 반도체 활성층과 게이트 절연막 사이에 상기 채널 영역에 대응되도록 캐핑층이 개재된 것을 특징으로 하는 평판 표시 장치.
- 제 15 항에 있어서,상기 캐핑층은 실리콘 옥사이드 또는 실리콘 나이트라이드중 선택된 적어도 어느 하나의 소재로 이루어진 것을 특징으로 하는 평판 표시 장치.
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| KR1020040015292A KR100592264B1 (ko) | 2004-03-06 | 2004-03-06 | 박막 트랜지스터와, 이의 제조 방법과, 이를 구비한 평판표시 장치 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020040015292A KR100592264B1 (ko) | 2004-03-06 | 2004-03-06 | 박막 트랜지스터와, 이의 제조 방법과, 이를 구비한 평판표시 장치 |
Publications (2)
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|---|---|
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2004
- 2004-03-06 KR KR1020040015292A patent/KR100592264B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11063155B2 (en) | 2018-12-06 | 2021-07-13 | Samsung Display Co., Ltd. | Display device including thin film transistor with active layer portions having different thicknesses |
| US11563126B2 (en) | 2018-12-06 | 2023-01-24 | Samsung Display Co., Ltd. | Method of manufacturing thin film transistor and display device including polishing capping layer coplanar with active layer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050089920A (ko) | 2005-09-09 |
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