KR20060001716A - 표시장치의 제조방법 - Google Patents
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Abstract
표시장치의 제조방법을 제공한다. 상기 제조방법은 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판을 제공하는 것을 구비한다. 상기 화소영역 및 상기 회로영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성한다. 상기 제 1 반도체층을 선택적으로 표면처리하여 상기 제 1 반도체층 표면의 격자결함 밀도를 증가킨다.
표시장치, 불활성 기체 플라즈마, 에스 팩터
Description
도 1a 내지 1c는 본 발명의 일 실시예에 따른 표시장치의 제조방법을 공정단계 별로 나타낸 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
10 : 기판 21, 31 : 반도체층
33 : 게이트 절연막 27a, 37a : 소오스 전극
27b, 37b : 드레인 전극 50 : 화소전극
60 : 유기기능막 70 : 대향전극
본 발명은 표시장치의 제조방법에 관한 것으로, 특히 박막트랜지스터를 구비하는 표시장치의 제조방법에 관한 것이다.
표시장치에 있어서, 단위화소가 각각의 단위화소 구동회로를 갖는 경우를 능동 매트릭스 표시장치라고 한다. 이러한 단위화소 구동회로는 화소전극에 인가되는 전류 또는 전압을 제어하기 위한 적어도 하나의 박막트랜지스터(thin film transistor; 이하, TFT라 한다)를 구비한다.
이러한 TFT는 반도체층, 게이트 전극 및 소오스/드레인 전극을 구비하는데, 상기 반도체층의 종류에 따라 구분되기도 한다. 자세하게는 상기 반도체층이 다결정 실리콘층인 경우 다결정 실리콘 TFT라 하고, 비정질 실리콘층인 경우 비정질 실리콘 TFT라고 한다. 상기 다결정 실리콘 TFT는 채널 영역에서의 캐리어 이동도가 비정질 실리콘 TFT의 그것보다 높아 고해상도를 갖는 표시장치를 구현할 수 있게 한다. 또한, 상기 다결정 실리콘 TFT의 높은 캐리어 이동도는 상기 표시장치의 기판에 화소부를 비롯하여 상기 화소부를 구동하기 위한 회로부를 동시에 형성하는 것을 가능하게 한다. 이는 구동회로 칩의 실장비용을 줄일 수 있게 한다.
이와 같이 표시장치가 하나의 기판 상에 화소부 및 회로부를 동시에 구비하는 경우, 상기 화소부의 박막트랜지스터와 상기 회로부의 박막트랜지스터는 서로 요구되는 특성을 달리 할 수 있다. 그러나, 하나의 기판 상에 서로 다른 전기적 특성을 갖는 화소부 TFT와 회로부 TFT를 형성하는 것은 용이하지 않다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 하나의 기판 상에 서로 다른 전기적 특성을 갖는 화소 TFT와 회로 TFT를 용이한 방법으로 형성할 수 있는 표시장치의 제조방법을 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면(one aspect)은 표시장치의 제조방법을 제공한다. 상기 제조방법은 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판을 제공하는 것을 구비한다. 상기 화소영역 및 상기 회로영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성한다. 상기 제 1 반도체층을 선택적으로 표면처리하여 상기 제 1 반도체층 표면의 격자결함 밀도를 증가킨다.
상기 제 1 반도체층을 표면처리하는 것은 플라즈마를 사용하여 수행할 수 있다. 상기 플라즈마는 O2, N2O, H2 및 불활성 기체로 이루어진 군에서 선택되는 적어도 하나를 함유할 수 있다.
상기 제 1 반도체층을 선택적으로 표면처리하는 것은 상기 제 2 반도체층 상에 마스크 패턴을 형성하여 상기 제 1 반도체층을 노출시키고, 상기 노출된 제 1 반도체층을 플라즈마를 사용하여 표면처리하는 것을 포함할 수 있다. 상기 마스크 패턴은 포토레지스트 패턴일 수 있다.
상기 제조방법은 상기 제 2 반도체층 및 상기 표면처리된 제 1 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되는 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 것을 포함할 수 있다.
또한, 상기 제조방법은 상기 제 1 반도체층과 접속하는 제 1 드레인 전극을 형성하고, 상기 제 1 드레인 전극과 전기적으로 접속하는 화소전극을 형성하는 것을 추가적으로 포함할 수 있다. 이 경우, 상기 제조방법은 상기 화소전극 상에 적어도 발광층을 구비하는 유기기능막을 형성하고, 상기 유기기능막 상에 대향전극을 형성하는 것을 추가적으로 포함할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면(another aspect)은 표시장치의 제조방법을 제공한다. 상기 제조방법은 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판을 제공하는 것을 구비한다. 상기 화소영역 및 상기 회로영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성한다. 상기 제 1 반도체층을 불활성 기체 플라즈마를 사용하여 선택적으로 표면처리한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면들을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 표시장치의 제조방법을 공정단계 별로 나타낸 단면도들이다.
도 1a를 참조하면, 화소영역(A)과 상기 화소영역(A)의 주변부에 위치하는 회로영역(B)을 구비하는 기판(10)을 제공한다. 상기 화소영역(A)은 표시장치의 화상이 형성되는 부분으로서 단위화소에 한정하여 나타낸 영역이다. 상기 회로영역(B)은 상기 화소영역(A)에 표시되는 화상을 구동 및 제어하기 위한 회로들이 형성되는 영역으로서, 하나의 박막트랜지스터에 한정하여 나타낸 영역이다. 한편, 상기 기판(10)은 유리, 석영, 사파이어, 단결정 실리콘 또는 플라스틱 기판일 수 있다.
상기 기판(10) 상에 버퍼층(13)을 형성할 수 있다. 상기 버퍼층(13)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다.
상기 버퍼층(13) 상에 비정질 실리콘막을 적층한다. 상기 비정질 실리콘막을 고상결정화(solid phase crystallization; SPC)법, 엑시머 레이저 어닐링(eximer laser annealing; ELA)법, 연속측면고상화(sequential lateral solidification; SLS)법 또는 금속결정화법(metal induced crystallization; MIC)을 사용하여 결정화함으로써, 다결정 실리콘막을 형성한다. 상기 다결정 실리콘막을 패터닝함으로써, 상기 화소영역(A) 및 상기 회로영역(B) 상에 제 1 반도체층(21) 및 제 2 반도체층(31)을 각각 형성한다.
이어서, 상기 제 1 반도체층(21)을 선택적으로 표면처리하여 상기 제 1 반도체층(21) 표면의 격자결함 밀도를 증가시킨다. 상기 제 1 반도체층(21)을 표면처리하는 것은 플라즈마를 사용하여 수행할 수 있다. 상기 플라즈마는 O2, N2O, H2
및 불활성 기체로 이루어진 군에서 선택되는 적어도 하나를 함유할 수 있다. 상기 불활성 기체는 N2와 주기율표 상의 8족 원소, 자세하게는 N2, He 및 Ar으로 이루어진 군에서 선택되는 적어도 하나일 수 있다. 상기 플라즈마 내에 가속된 입자는 상기 제 1 반도체층(21) 표면과 물리적으로 충돌하여 상기 제 1 반도체층(21) 표면의 격자결합 밀도를 증가시킬 수 있다. 나아가, 상기 플라즈마 내에 O2, N2O 또는 H2
와 같이 반응성 기체가 함유된 경우, 화학적 반응보다 물리적 충돌이 우세할 수 있도록 플라즈마의 에너지를 조절하여 상기 제 1 반도체층(21)을 표면처리할 수 있다.
자세하게는, 상기 제 1 반도체층(21)을 선택적으로 표면처리하는 것은 상기 제 2 반도체층(31) 상에 마스크 패턴(99)을 형성하여 상기 제 1 반도체층(21)을 노출시키고, 상기 노출된 제 1 반도체층(21)을 플라즈마를 사용하여 표면처리 한다. 상기 마스크 패턴(99)은 포토레지스트 패턴일 수 있다.
도 1b를 참조하면, 상기 마스크 패턴(도 1a의 99)를 제거하고 상기 제 2 반도체층(31)을 노출시킨다. 상기 노출된 제 2 반도체층(31) 및 상기 표면처리된 제 1 반도체층(21) 상에 게이트 절연막(33)을 형성한다. 상기 게이트 절연막(33)은 물리기상증착법(physical vapor deposition; PVD) 또는 화학기상증착(chemical vapor deposition; CVD)법을 사용하여 형성할 수 있다. 이 때, 상기 게이트 절연막(33)은 상기 반도체층들(21, 31)의 표면 거칠기를 따라 형성된다. 따라서, 상기 불활성 기체 플라즈마에 의해 표면처리됨으로써 표면 격자결함밀도가 증가된 제 1 반도체층(21)과 상기 게이트 절연막(33) 사이의 계면특성은 상기 표면처리되지 않은 제 2 반도체층(31)과 상기 게이트 절연막(33) 사이의 계면특성에 비해 불량할 수 있다. 상기 게이트 절연막(33)은 LPCVD, APCVD 또는 PECVD법을 사용하여 형성할 수 있다. 상기 게이트 절연막(33)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층으로 형성할 수 있다. 또한, 상기 게이트 절연막(33)은 800 내지 1500Å의 두께로 형성할 수 있다.
상기 게이트 절연막(33) 상에 게이트 도전막을 적층하고 상기 게이트 도전막을 패터닝함으로써, 상기 제 1 반도체층(21) 및 상기 제 2 반도체층(31)과 각각 중첩되는 제 1 게이트 전극(25) 및 제 2 게이트 전극(35)을 형성한다. 상기 게이트 전극들(25, 35) 상에 층간 절연막(40)을 형성한다. 상기 층간 절연막(40) 내에 상기 제 1 반도체층(21)의 양 단부들을 노출시키는 제 1 콘택홀들 및 상기 제 2 반도체층(31)의 양 단부들을 노출시키는 제 2 콘택홀들을 형성한다. 상기 콘택홀들이 형성된 기판 상에 소오스/드레인 도전막을 적층하고 상기 소오스/드레인 도전막을 패터닝하여, 상기 제 1 콘택홀들을 통해 상기 제 1 반도체층(21)의 양 단부들과 각각 접속하는 제 1 소오스 전극(27a) 및 제 1 드레인 전극(27b), 그리고 상기 제 2 콘택홀들을 통해 상기 제 2 반도체층(31)의 양 단부들과 각각 접속하는 제 2 소오스 전극(37a) 및 제 2 드레인 전극(37b)을 형성한다.
상기 제 1 반도체층(21), 상기 제 1 게이트 전극(25) 및 상기 제 1 소오스/드레인 전극들(27a, 27b)은 화소 박막트랜지스터를 형성한다. 반면, 상기 제 2 반도체층(31), 상기 제 2 게이트 전극(35) 및 상기 제 2 소오스/드레인 전극들(37a, 37b)은 회로 박막트랜지스터를 형성한다. 상기 제 1 반도체층(21)의 표면 격자결함 및 상기 제 1 반도체층(21)과 상기 게이트 절연막(33) 사이의 비교적 거친 계면은 상기 화소 박막트랜지스터가 동작함에 있어 전하의 트랩 및 산란을 유발하므로, 상기 화소 박막트랜지스터의 에스 팩터(S-factor)값을 상기 회로 박막트랜지스터의 그것에 비해 증가시킬 수 있다. 따라서, 상기 큰 에스 팩터값을 갖는 화소 박막트랜지스터가 유기전계발광표시장치의 발광소자에 전기적으로 연결된 구동 박막트랜지스터인 경우, 상기 발광소자의 계조표시를 용이하게 제어하는 것이 가능하게 된다. 반면, 일반적으로 회로 박막트랜지스터는 스위칭 특성이 중요하므로 에스 팩터값이 작아야 한다. 결과적으로, 상기 제 1 반도체층을 선택적으로 표면처리하여 상기 제 1 반도체층 표면의 격자결함 밀도를 증가시키는 용이한 방법을 사용하여 하나의 기판 상에 서로 다른 전기적 특성을 갖는 화소 박막트랜지스터와 회로 박막트랜지스터를 형성할 수 있다.
상기 소오스/드레인 전극들(27a, 27b, 37a, 37b) 상에 패시베이션 절연막(45)을 형성한다. 상기 패시베이션 절연막(45) 내에 상기 제 1 드레인 전극(27b)을 노출시키는 비아홀을 형성한다. 상기 비아홀이 형성된 기판 상에 화소 도전막을 형성하고, 상기 화소 도전막을 패터닝하여 상기 화소영역(A)의 패시베이션 절연막(45) 상에 상기 비아홀을 통해 상기 제 1 드레인 전극(27b)과 전기적으로 접속하는 화소전극(50)을 형성한다.
도 1c를 참조하면, 상기 화소전극(50) 상에 상기 화소전극(50)의 적어도 일부를 노출시키는 개구부를 갖는 화소정의막(55)을 형성한다. 상기 개구부 내에 노출된 화소전극(50) 상에 적어도 발광층을 구비하는 유기기능막(60)을 형성한다. 상기 유기기능막(60) 상에 대향전극(70)을 형성한다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다.
<화소 및 회로 박막트랜지스터의 제조예 1>
화소영역과 회로영역을 구비하는 기판 상에 비정질 실리콘막을 적층하고, 상기 비정질 실리콘막을 ELA법을 사용하여 결정화함으로써, 다결정 실리콘막을 형성했다. 상기 다결정 실리콘막을 패터닝함으로써, 상기 화소영역 및 상기 회로영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성했다. 상기 제 2 반도체층 상에 포토레지스트 패턴을 형성하여 상기 제 1 반도체층을 노출시켰다. 상기 노출된 제 1 반도체층을 He 5000sccm, O2 100sccm, RF 파워 300W, 압력 660Pa의 조건에서 120초간 표면처리하였다. 상기 포토레지스트 패턴를 제거하고 상기 제 2 반도체층 및 상기 표면처리된 제 1 반도체층 상에 PECVD법을 사용하여 게이트 절연막을 형성하 였다. 상기 게이트 절연막 상에 도전막을 적층하고 상기 도전막을 패터닝함으로써, 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되는 제 1 게이트 전극 및 제 2 게이트 전극을 형성하였다. 상기 게이트 전극들 상에 층간 절연막을 형성하였다. 상기 층간 절연막 내에 콘택홀들을 형성하고, 상기 콘택홀들이 형성된 기판 상에 도전막을 적층하고 패터닝하여, 상기 제 1 반도체층의 양단부와 각각 접속하는 제 1 소오스 전극 및 제 1 드레인 전극, 그리고 상기 제 2 반도체층의 양단부와 각각 접속하는 제 2 소오스 전극 및 제 2 드레인 전극을 형성하였다. 이로써, 상기 제 1 반도체층, 상기 제 1 게이트 전극 및 상기 제 1 소오스/드레인 전극들을 구비하는 화소 박막트랜지스터 및 상기 제 2 반도체층, 상기 제 2 게이트 전극 및 상기 제 2 소오스/드레인 전극들을 구비하는 회로 박막트랜지스터를 제조하였다.
<화소 및 회로 박막트랜지스터의 제조예 2>
제 1 반도체층의 표면을 He 5000sccm, O2 500sccm, RF 파워 700W, 압력 660Pa의 조건에서 120초간한 방법으로 처리하는 것을 제외하고는 제조예 1과 동일한 방법으로 화소 및 회로 박막트랜지스터를 제조하였다.
<화소 및 회로 박막트랜지스터의 비교예>
제 1 반도체층 및 제 2 반도체층을 형성한 후, 상기 제 1 반도체층을 표면처리하지 않고 상기 제 1 반도체층 및 상기 제 2 반도체층 상에 게이트 절연막을 형성한 것을 제외하고는 제조예 1과 동일한 방법으로 화소 및 회로 박막트랜지스터를 제조하였다.
상기 제조예들 1, 2 및 상기 비교예에 따른 화소 및 회로 박막트랜지스터들 의 에스 팩터들 및 표준 편차들을 표 1 나타내었다.
| 화소 박막트랜지스터 | 회로 박막트랜지스터 | |||
| 에스 팩터(V/dec) | 표준 편차 | 에스 팩터(V/dec) | 표준 편차 | |
| 제조예 1 | 0.36 | 0.02 | 0.28 | 0.01 |
| 제조예 2 | 0.44 | 0.02 | 0.28 | 0.01 |
| 비교예 | 0.28 | 0.01 | 0.28 | 0.01 |
표 1을 참조하면, 불활성 기체 플라즈마를 사용하여 화소 박막트랜지스터의 반도체층을 선택적으로 표면처리한 제조예들의 경우, 화소 박막트랜지스터의 에스펙터가 회로 박막트랜지스터의 그것에 비해 큰 것을 알 수 있다. 따라서, 하나의 기판 상에 서로 다른 전기적 특성을 갖는 화소 박막트랜지스터와 회로 박막트랜지스터를 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 화소 박막트랜지스터의 반도체층을 선택적으로 표면처리하여 상기 화소 박막트랜지스터의 반도체층 표면의 격자결함 밀도를 증가시키는 용이한 방법을 사용하여 하나의 기판 상에 서로 다른 전기적 특성을 갖는 화소 박막트랜지스터와 회로 박막트랜지스터를 형성할 수 있다.
Claims (15)
- 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판을 제공하고;상기 화소영역 및 상기 회로영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성하고;상기 제 1 반도체층을 선택적으로 표면처리하여 상기 제 1 반도체층 표면의 격자결함 밀도를 증가시키는 것을 특징으로 하는 표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 반도체층을 표면처리하는 것은 플라즈마를 사용하여 수행하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 2 항에 있어서,상기 플라즈마는 O2, N2O, H2 및 불활성 기체로 이루어진 군에서 선택되는 적어도 하나를 함유하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 반도체층을 선택적으로 표면처리하는 것은상기 제 2 반도체층 상에 마스크 패턴을 형성하여 상기 제 1 반도체층을 노출시키고,상기 노출된 제 1 반도체층을 플라즈마를 사용하여 표면처리하는 것을 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 4 항에 있어서,상기 마스크 패턴은 포토레지스트 패턴인 것을 특징으로 하는 표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 2 반도체층 및 상기 표면처리된 제 1 반도체층 상에 게이트 절연막을 형성하고;상기 게이트 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되는 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 1 항에 있어서,상기 제 1 반도체층과 접속하는 제 1 드레인 전극을 형성하고,상기 제 1 드레인 전극과 전기적으로 접속하는 화소전극을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 7 항에 있어서,상기 화소전극 상에 적어도 발광층을 구비하는 유기기능막을 형성하고,상기 유기기능막 상에 대향전극을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 표시장치.
- 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판을 제공하고;상기 화소영역 및 상기 회로영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성하고;상기 제 1 반도체층을 불활성 기체 플라즈마를 사용하여 선택적으로 표면처리하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 9 항에 있어서,상기 제 1 반도체층을 선택적으로 표면처리하는 것은상기 제 2 반도체층 상에 마스크 패턴을 형성하여 상기 제 1 반도체층을 노출시키고,상기 노출된 제 1 반도체층을 불활성 기체 플라즈마를 사용하여 표면처리하는 것을 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 10 항에 있어서,상기 마스크 패턴은 포토레지스트 패턴인 것을 특징으로 하는 표시장치의 제조방법.
- 제 9 항에 있어서,상기 불활성 기체는 N2, He 및 Ar으로 이루어진 군에서 선택되는 적어도 하나인 것을 특징으로 하는 표시장치의 제조방법.
- 제 9 항에 있어서,상기 제 2 반도체층 및 상기 표면처리된 제 1 반도체층 상에 게이트 절연막을 형성하고;상기 게이트 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되는 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 9 항에 있어서,상기 제 1 반도체층과 접속하는 제 1 드레인 전극을 형성하고,상기 제 1 드레인 전극과 전기적으로 접속하는 화소전극을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 14 항에 있어서,상기 화소전극 상에 적어도 발광층을 구비하는 유기기능막을 형성하고,상기 유기기능막 상에 대향전극을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 표시장치.
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