KR100611656B1 - 표시장치 및 그의 제조방법 - Google Patents
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Abstract
표시장치 및 그의 제조방법을 제공한다. 상기 표시장치는 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판을 구비한다. 상기 화소영역 및 상기 회로영역 상에 제 1 반도체층 및 제 2 반도체층이 각각 위치한다. 상기 제 2 반도체층 상에 반도체 산화막이 위치한다. 상기 반도체 산화막은 플라즈마 산화막 또는 UV 오존 산화막이다. 상기 제 1 반도체층 및 상기 반도체 산화막 상에 증착 절연막이 위치한다. 상기 증착 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되는 제 1 게이트 전극 및 제 2 게이트 전극이 위치한다. 이로써, 상기 화소 박막트랜지스터와 상기 회로 박막트랜지스터 각각의 전기적 특성을 최적화시킬 수 있다.
표시장치, 플라즈마 산화막, UV 오존 산화막
Description
도 1a 내지 1c는 본 발명의 일 실시예에 따른 표시장치의 제조방법을 공정단계 별로 나타낸 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
10 : 기판 21, 31 : 반도체층
32 : 반도체 산화막 33 : 절연막
27a, 37a : 소오스 전극 27b, 37b : 드레인 전극
50 : 화소전극 60 : 유기기능막
70 : 대향전극
본 발명은 표시장치 및 그의 제조방법에 관한 것으로, 특히 박막트랜지스터를 구비하는 표시장치 및 그의 제조방법에 관한 것이다.
표시장치에 있어서, 단위화소가 각각의 단위화소 구동회로를 갖는 경우를 능동 매트릭스 표시장치라고 한다. 이러한 단위화소 구동회로는 화소전극에 인가되는 전류 또는 전압을 제어하기 위한 적어도 하나의 박막트랜지스터(thin film transistor; 이하, TFT라 한다)를 구비한다.
이러한 TFT는 반도체층, 게이트 전극 및 소오스/드레인 전극을 구비하는데, 상기 반도체층의 종류에 따라 구분되기도 한다. 자세하게는 상기 반도체층이 다결정 실리콘층인 경우 다결정 실리콘 TFT라 하고, 비정질 실리콘층인 경우 비정질 실리콘 TFT라고 한다. 상기 다결정 실리콘 TFT는 채널 영역에서의 캐리어 이동도가 비정질 실리콘 TFT의 그것보다 높아 고해상도를 갖는 표시장치를 구현할 수 있게 한다. 또한, 상기 다결정 실리콘 TFT의 높은 캐리어 이동도는 상기 표시장치의 기판에 화소부를 비롯하여 상기 화소부를 구동하기 위한 회로부를 동시에 형성하는 것을 가능하게 한다. 이는 구동회로 칩의 실장비용을 줄일 수 있게 한다.
이와 같이 표시장치가 하나의 기판 상에 화소부 및 회로부를 동시에 구비하는 경우, 상기 화소부의 박막트랜지스터와 상기 회로부의 박막트랜지스터는 서로 요구되는 특성을 달리 할 수 있다. 그러나, 하나의 기판 상에 서로 다른 전기적 특성을 갖는 화소부 TFT와 회로부 TFT를 형성하는 것은 용이하지 않다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 회로 TFT의 상에 반도체 산화막을 형성함으로써, 화소 TFT와 회로 TFT의 요구되는 전기적 특성이 각각 최적화된 표시장치를 제공하는 데에 그 목적이 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 하나의 기판 상에 서로 다른 전기적 특성을 갖는 화소 TFT 와 회로 TFT를 용이한 방법으로 형성할 수 있는 표시장치의 제조방법을 제공한다.
상기 첫 번째 기술적 과제를 이루기 위하여 본 발명의 일 측면(one aspect)은 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판; 상기 화소영역 및 상기 회로영역 상에 각각 위치하는 제 1 반도체층 및 제 2 반도체층; 상기 제 2 반도체층 상에 위치하는 반도체 산화막(semiconductor oxidation layer); 상기 제 1 반도체층 및 상기 반도체 산화막 상에 위치하는 절연막; 상기 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되어 위치하는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 것을 특징으로 하는 표시장치를 제공하는 것을 특징으로 한다.
상기 반도체 산화막은 플라즈마 산화막(plasma oxidation layer) 또는 UV 오존 산화막(UV ozon oxidation layer)인 것이 바람직하다. 상기 플라즈마 산화막은 O2 플라즈마 산화막 또는 N2O 플라즈마 산화막일 수 있다. 또한, 상기 반도체 산화막은 10 내지 100Å의 두께를 가질 수 있다. 나아가서, 상기 반도체 산화막은 30 내지 50Å의 두께를 가질 수 있다. 한편, 상기 절연막은 증착 절연막인 것이 바람직하다.
상기 표시장치는 상기 제 1 반도체층의 단부와 접속하는 제 1 드레인 전극을 포함하고, 상기 제 1 드레인 전극과 전기적으로 접속하는 화소전극을 추가적으로 포함할 수 있다. 이 경우, 상기 화소전극 상에 위치하는 적어도 발광층을 구비하는 유기기능막 및 상기 유기기능막 상에 위치하는 대향전극을 추가적으로 포함할 수 있다.
상기 첫 번째 기술적 과제를 이루기 위하여 본 발명의 다른 측면(one aspect)은 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판; 상기 화소영역 및 상기 회로영역 상에 각각 위치하는 제 1 반도체층 및 제 2 반도체층; 상기 제 2 반도체층 상에 반도체 산화막(semiconductor oxidation layer)이 위치하되, 상기 반도체 산화막은 플라즈마 산화막(plasma oxidation layer) 또는 UV 오존 산화막(UV ozon oxidation layer)이고; 상기 제 1 반도체층 및 상기 반도체 산화막 상에 위치하는 증착 절연막; 상기 증착 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되어 위치하는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 것을 특징으로 하는 표시장치를 제공하는 것을 특징으로 한다.
상기 두 번째 기술적 과제를 이루기 위하여 본 발명의 다른 측면(one aspect)은 표시장치의 제조방법을 제공한다. 상기 제조방법은 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판을 제공하는 것을 포함한다. 상기 화소영역 및 상기 회로영역 상에 제 1 반도체층 및 제 2 반도체층을 각각 형성한다. 상기 제 2 반도체층을 선택적으로 산화시킴으로써, 반도체 산화막을 형성한다. 상기 제 1 반도체층 및 상기 반도체 산화막 상에 절연막을 형성한다. 상기 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되는 제 1 게이트 전극 및 제 2 게이트 전극을 형성한다.
상기 제 2 반도체층을 산화시키는 것은 플라즈마 또는 UV 오존을 사용하여 수행할 수 있다. 상기 플라즈마는 O2 플라즈마 또는 N2O 플라즈마일 수 있다. 또한, 상기 플라즈마는 ECR(electron cyclotron resonance) 플라즈마일 수 있다.
상기 제 2 반도체층을 선택적으로 산화시키는 것은 상기 제 1 반도체층 상에 산화 마스크를 형성하여 상기 제 2 반도체층을 노출시키고, 상기 노출된 제 2 반도체층을 플라즈마 또는 UV 오존을 사용하여 산화시키는 것을 포함할 수 있다. 상기 산화 마스크는 포토레지스트막, 유기막, 무기막 또는 메탈막일 수 있다. 한편, 상기 절연막은 물리기상증착법 또는 화학기상증착법을 사용하여 형성하는 것이 바람직하다.
상기 표시장치는 상기 제 1 반도체층과 접속하는 제 1 드레인 전극을 형성하고, 상기 제 1 드레인 전극과 전기적으로 접속하는 화소전극을 형성하는 것을 추가적으로 포함할 수 있다. 나아가서, 상기 표시장치는 상기 화소전극 상에 적어도 발광층을 구비하는 유기기능막을 형성하고, 상기 유기기능막 상에 대향전극을 형성하는 것을 더욱 포함할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면들을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1c는 본 발명의 일 실시예에 따른 표시장치를 나타낸 단면도이다.
도 1c를 참조하면, 기판(10)은 화소영역(A) 및 상기 화소영역(A)의 주변부에 위치하는 회로영역(B)을 구비한다. 상기 화소영역(A)은 표시장치의 화상이 형성되 는 부분으로서 단위화소에 한정하여 나타낸 영역이다. 상기 회로영역(B)은 상기 화소영역(A)에 표시되는 화상을 구동 및 제어하기 위한 회로들이 형성되는 영역으로서, 하나의 박막트랜지스터에 한정하여 나타낸 영역이다. 한편, 상기 기판(10)은 유리, 석영, 사파이어, 단결정 실리콘 또는 플라스틱 기판일 수 있다.
상기 화소영역(A) 및 상기 회로영역(B) 상에 제 1 반도체층(21) 및 제 2 반도체층(31)이 각각 위치한다. 상기 반도체층들(21, 31)은 비정질 실리콘막에 비해 전하이동도가 100배 정도 높은 특성을 갖는 다결정 실리콘막인 것이 바람직하다. 일반적으로 다결정 실리콘막은 결정립 경계(grain boundary)로 인한 표면 거칠기를 갖는다.
상기 반도체층들(21, 31)과 상기 기판(10) 사이에 버퍼층(13)이 추가적으로 개재될 수 있다. 상기 버퍼층(13)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다.
상기 반도체층들(21, 31) 중 상기 제 2 반도체층(31) 상에 선택적으로 반도체 산화막(32)이 위치한다. 상기 반도체 산화막(32)은 상기 제 2 반도체층(31)을 산화시켜서 형성한 산화막이다.
상기 제 1 반도체층(21) 및 상기 반도체 산화막(32) 상에 절연막(33)이 위치한다. 결과적으로, 상기 제 1 반도체층(21) 상에 위치하는 절연막(33)은 제 1 게이트 절연막으로 정의되고, 상기 제 2 반도체층(31) 상에 위치하는 상기 반도체 산화막(32) 및 상기 절연막(33)은 제 2 게이트 절연막으로 정의된다. 상기 절연막(33)은 상기 반도체 산화막(32)과는 달리, 상기 반도체층을 산화시키지 않으면서 상기 제 1 반도체층(21) 및 상기 반도체 산화막(32) 상에 적층되는 막이다. 따라서, 상기 반도체층을 산화시켜 형성한 막인 반도체 산화막(32)은 상기 절연막(33)에 비해 반도체층과의 결합특성이 양호하다. 따라서, 상기 제 2 반도체층(31)과 상기 반도체 산화막(32) 사이의 계면특성은 상기 제 1 반도체층(21)과 상기 절연막(33) 사이의 계면특성에 비해 우수할 수 있다.
상기 반도체 산화막(32)은 플라즈마 산화막 또는 UV 오존 산화막일 수 있다. 이로써, 상기 반도체 산화막(32)과 상기 제 2 반도체층(31) 사이의 계면특성을 더욱 향상시킬 수 있다. 자세하게는 상기 플라즈마 산화막은 O2 플라즈마 산화막 또는 N2O 플라즈마 산화막일 수 있다. 상기 반도체 산화막(32)은 두께의 제어가 용이하고, 형성시간이 길지 않도록 10 내지 100Å의 두께를 가질 수 있다. 바람직하게는 상기 반도체 산화막(32)은 30 내지 50Å의 두께를 가질 수 있다.
상기 절연막(33)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층일 수 있다. 나아가서, 상기 절연막(33)은 증착 절연막일 수 있다. 증착 절연막이라 함은 물리기상증착법 또는 화학기상증착법에 의해 형성된 절연막을 의미한다. 상기 증착 절연막(33)은 다결정 실리콘막인 반도체층의 표면 거칠기를 따라 형성되므로, 절연막이 반도체층 상에 형성된 후에도 반도체층은 거친 표면을 갖는다. 따라서, 상기 제 2 반도체층(31)과 상기 반도체 산화막(32) 사이의 계면특성을 상기 제 1 반도체층(21)과 상기 절연막(33) 사이의 계면특성에 비해 상대적으로 더욱 우수하게 할 수 있다.
상기 절연막(33) 상에 상기 제 1 반도체층(21) 및 상기 제 2 반도체층(31)과 각각 중첩되는 제 1 게이트 전극(25) 및 제 2 게이트 전극(35)이 위치한다. 상기 게이트 전극들(25, 35) 상에 층간 절연막(40)이 위치한다. 상기 층간 절연막(40) 상에 상기 층간 절연막(40)을 관통하여 상기 제 1 반도체층(21)의 양 단부와 접속하는 제 1 소오스 전극(27a) 및 제 1 드레인 전극(27b)이 위치한다. 또한, 상기 층간 절연막(40) 상에 상기 층간 절연막(40)을 관통하여 상기 제 2 반도체층(31)의 양 단부와 접속하는 제 2 소오스 전극(37a) 및 제 2 드레인 전극(37b)이 위치한다.
상기 제 1 반도체층(21), 상기 제 1 게이트 전극(25) 및 상기 제 1 소오스/드레인 전극들(27a, 27b)은 화소 박막트랜지스터를 형성한다. 반면, 상기 제 2 반도체층(31), 상기 제 2 게이트 전극(35) 및 상기 제 2 소오스/드레인 전극들(37a, 37b)은 회로 박막트랜지스터를 형성한다.
일반적으로 회로 박막트랜지스터는 신호전달속도가 빠른 회로를 구현하기 위해서 전하이동도가 크고, 스위칭 특성이 우수한 즉, 작은 에스-펙터를 갖는 것이 바람직하다. 반면, 화소 박막트랜지스터는 유기전계발광표시장치의 발광소자에 전기적으로 연결된 구동 박막트랜지스터인 경우, 상기 발광소자의 계조표시를 용이하게 제어하기 위해서는 에스-펙터가 큰 것이 바람직하다. 따라서, 상기 제 1 반도체층(21)과 상기 절연막(33) 사이의 계면 특성보다 우수한 상기 제 2 반도체층(31)과 상기 반도체 산화막(32) 사이의 계면특성은 상기 회로 박막트랜지스터의 전하이동도 특성을 상기 화소 박막트랜지스터에 비해 향상시키고, 또한 상기 화소 박막트랜지스터에 비해 낮은 에스-펙터(S-factor)을 가질 수 있게 한다. 결과적으로 상기 반도체 산화막(32)을 형성함으로써, 상기 화소 박막트랜지스터와 상기 회로 박막트랜지스터 각각의 전기적 특성을 최적화시킬 수 있다.
상기 제 1 및 제 2 소오스/드레인 전극들(27a, 27b, 37a, 37b) 상에 패시베이션 절연막(45)이 위치한다. 상기 화소영역(A)의 패시베이션 절연막(45) 상에 상기 패시베이션 절연막(45)을 관통하여 상기 제 1 드레인 전극(27b)과 전기적으로 접속하는 화소전극(50)이 위치한다.
상기 화소전극(50) 상에 상기 화소전극(50)의 적어도 일부분을 노출시키는 개구부를 갖는 화소정의막(55)이 위치한다. 상기 개구부 내에 노출된 화소전극(50) 상에 적어도 발광층을 구비하는 유기기능막(60)이 위치한다. 상기 유기기능막(60) 상에 대향전극(70)이 위치한다. 상기 유기기능막(60)은 전하주입층 및/또는 전하수송층을 추가적으로 구비할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 표시장치의 제조방법을 공정단계 별로 나타낸 단면도들이다.
도 1a를 참조하면, 화소영역(A)과 상기 화소영역(A)의 주변부에 위치하는 회로영역(B)을 구비하는 기판(10)을 제공한다. 상기 기판(10) 상에 버퍼층(13)을 형성할 수 있다.
상기 버퍼층(13) 상에 비정질 실리콘막을 적층한다. 상기 비정질 실리콘막을 고상결정화(solid phase crystallization; SPC)법, 엑시머 레이저 어닐링(eximer laser annealing; ELA)법, 연속측면고상화(sequential lateral solidification; SLS)법 또는 금속결정화법(metal induced crystallization; MIC)을 사용하여 결정 화함으로써, 다결정 실리콘막을 형성한다. 상기 다결정 실리콘막을 패터닝함으로써, 상기 화소영역(A) 및 상기 회로영역(B) 상에 제 1 반도체층(21) 및 제 2 반도체층(31)을 각각 형성한다.
이어서, 상기 제 2 반도체층(31)을 선택적으로 산화시킴으로써, 상기 제 2 반도체층(31) 상에 반도체 산화막(32)을 형성한다. 상기 제 2 반도체층(31)을 산화시키는 것은 플라즈마 또는 UV 오존을 사용하여 수행할 수 있다. 자세하게는 상기 플라즈마는 O2 플라즈마 또는 N2O 플라즈마 일 수 있다. 나아가서, 상기 플라즈마는 높은 밀도를 갖는 플라즈마를 형성할 수 있는 ECR 플라즈마일 수 있다.
상기 제 2 반도체층(31)을 선택적으로 산화시키는 것은 상기 제 1 반도체층(21) 상에 산화 마스크(99)를 형성하여 상기 제 2 반도체층(31)을 노출시키고, 상기 노출된 제 2 반도체층(31)을 플라즈마 또는 UV 오존을 사용하여 산화시키는 것을 포함할 수 있다. 상기 산화 마스크(99)는 포토레지스트막, 유기막, 무기막 또는 메탈막일 수 있다.
한편, 상기 반도체 산화막(32)은 균일한 두께의 제어가 용이하고, 형성하는 시간이 과다하지 않도록 10 내지 100Å의 두께로 형성할 수 있다. 바람직하게는 상기 반도체 산화막(32)은 30 내지 50Å의 두께로 형성할 수 있다.
도 1b를 참조하면, 상기 산화 마스크(도 1a의 99)를 제거하고 상기 제 1 반도체층(21)을 노출시킨다. 상기 노출된 제 1 반도체층(21) 및 상기 반도체 산화막(32) 상에 절연막(33)을 형성한다. 상기 절연막(33)은 상기 반도체 산화막(32)과는 달리, 상기 반도체층을 산화시키지 않므면서 상기 제 1 반도체층(21) 및 상기 반도체 산화막(32) 상에 적층되는 막이다. 상기 절연막(33)은 증착절연막일 수 있다. 자세하게는 상기 증착 절연막은 물리기상증착(physical vapor deposition; PVD)법 또는 화학기상증착(chemical vapor deposition; CVD)법을 사용하여 형성할 수 있다. 더욱 자세하게는 LPCVD, APCVD 또는 PECVD법을 사용하여 형성할 수 있다. 상기 절연막(33)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 다중층으로 형성할 수 있다. 또한, 상기 절연막(33)은 800 내지 1500Å의 두께로 형성할 수 있다.
상기 반도체 산화막(32)은 반도체층을 산화시켜 형성한 막이므로 상기 절연막(33)에 비해 반도체층과의 결합특성이 우수하다. 따라서, 상기 제 2 반도체층(31)과 상기 반도체 산화막(32) 사이의 계면특성은 상기 제 1 반도체층(21)과 상기 절연막(33) 사이의 계면특성에 비해 우수할 수 있다. 나아가서, 상기 반도체 산화막(32)을 플라즈마 또는 UV 오존을 사용하여 형성함으로써, 상기 제 2 반도체층(31)과 상기 반도체 산화막(32) 사이의 계면특성을 더욱 향상시킬 수 있다. 반면, 상기 절연막(33)이 증착 절연막인 경우, 상기 절연막(33)은 다결정 실리콘막인 반도체층의 표면 거칠기를 따라 형성되므로, 절연막이 반도체층 상에 형성된 후에도 반도체층은 거친 표면을 갖는다. 따라서, 상기 제 2 반도체층(31)과 상기 반도체 산화막(32) 사이의 계면특성을 상기 제 1 반도체층(21)과 상기 절연막(33) 사이의 계면특성에 비해 상대적으로 더욱 우수하게 할 수 있다.
상기 절연막(33) 상에 게이트 도전막을 적층하고 상기 게이트 도전막을 패터닝함으로써, 상기 제 1 반도체층(21) 및 상기 제 2 반도체층(31)과 각각 중첩되는 제 1 게이트 전극(25) 및 제 2 게이트 전극(35)을 형성한다. 상기 게이트 전극들(25, 35) 상에 층간 절연막(40)을 형성한다. 상기 층간 절연막(40) 내에 상기 제 1 반도체층(21)의 양 단부들을 노출시키는 제 1 콘택홀들 및 상기 제 2 반도체층(31)의 양 단부들을 노출시키는 제 2 콘택홀들을 형성한다. 상기 콘택홀들이 형성된 기판 상에 소오스/드레인 도전막을 적층하고 상기 소오스/드레인 도전막을 패터닝하여, 상기 제 1 콘택홀들을 통해 상기 제 1 반도체층(21)의 양 단부들과 각각 접속하는 제 1 소오스 전극(27a) 및 제 1 드레인 전극(27b), 그리고 상기 제 2 콘택홀들을 통해 상기 제 2 반도체층(31)의 양 단부들과 각각 접속하는 제 2 소오스 전극(37a) 및 제 2 드레인 전극(37b)을 형성한다.
상기 제 1 반도체층(21), 상기 제 1 게이트 전극(25) 및 상기 제 1 소오스/드레인 전극들(27a, 27b)은 화소 박막트랜지스터를 형성한다. 반면, 상기 제 2 반도체층(31), 상기 제 2 게이트 전극(35) 및 상기 제 2 소오스/드레인 전극들(37a, 37b)은 회로 박막트랜지스터를 형성한다. 따라서, 상기 제 2 반도체층(31)과 상기 반도체 산화막(32) 사이의 양호한 계면특성은 상기 회로 박막트랜지스터의 전하이동도를 상기 화소 박막트랜지스터에 비해 향상시킬 수 있다. 이와 더불어, 상기 회로 박막트랜지스터는 상기 화소 박막트랜지스터에 비해 낮은 에스-팩터(S-factor)특성을 가질 수 있다. 결과적으로 상기 제 2 반도체층(31)을 선택적으로 산화시키는 비교적 용이한 공정을 사용하여, 상기 화소 박막트랜지스터와 상기 회로 박막트 랜지스터 각각의 전기적 특성을 최적화시킬 수 있다.
상기 소오스/드레인 전극들(27a, 27b, 37a, 37b) 상에 패시베이션 절연막(45)을 형성한다. 상기 패시베이션 절연막(45) 내에 상기 제 1 드레인 전극(27b)을 노출시키는 비아홀을 형성한다. 상기 비아홀이 형성된 기판 상에 화소 도전막을 형성하고, 상기 화소 도전막을 패터닝하여 상기 화소영역(A)의 패시베이션 절연막(45) 상에 상기 비아홀을 통해 상기 제 1 드레인 전극(27b)과 전기적으로 접속하는 화소전극(50)을 형성한다.
도 1c를 참조하면, 상기 화소전극(50) 상에 상기 화소전극(50)의 적어도 일부를 노출시키는 개구부를 갖는 화소정의막(55)을 형성한다. 상기 개구부 내에 노출된 화소전극(50) 상에 적어도 발광층을 구비하는 유기기능막(60)을 형성한다. 상기 유기기능막(60) 상에 대향전극(70)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 회로 영역의 반도체층을 선택적으로 산화시키는 비교적 용이한 공정을 사용하여, 상기 화소 박막트랜지스터와 상기 회로 박막트랜지스터 각각의 전기적 특성을 최적화시킬 수 있다.
Claims (21)
- 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판;상기 화소영역 및 상기 회로영역 상에 각각 위치하는 제 1 반도체층 및 제 2 반도체층;상기 제 2 반도체층 상에 위치하는 반도체 산화막(semiconductor oxidation layer);상기 제 1 반도체층 및 상기 반도체 산화막 상에 위치하는 절연막;상기 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되어 위치하는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 것을 특징으로 하는 표시장치.
- 제 1 항에 있어서,상기 반도체 산화막은 플라즈마 산화막(plasma oxidation layer) 또는 UV 오존 산화막(UV ozon oxidation layer)인 것을 특징으로 하는 표시장치.
- 제 2 항에 있어서,상기 플라즈마 산화막은 O2 플라즈마 산화막 또는 N2O 플라즈마 산화막인 것을 특징으로 하는 표시장치.
- 제 1 항에 있어서,상기 반도체 산화막은 10 내지 100Å의 두께를 갖는 것을 특징으로 하는 표시장치.
- 제 4 항에 있어서,상기 반도체 산화막은 30 내지 50Å의 두께를 갖는 것을 특징으로 하는 표시장치.
- 제 1 항에 있어서,상기 절연막은 증착 절연막인 것을 특징으로 하는 표시장치.
- 제 1 항에 있어서,상기 제 1 반도체층의 단부와 접속하는 제 1 드레인 전극; 및상기 제 1 드레인 전극과 전기적으로 접속하는 화소전극을 더욱 포함하는 것을 특징으로 하는 표시장치.
- 제 7 항에 있어서,상기 화소전극 상에 위치하는 적어도 발광층을 구비하는 유기기능막; 및상기 유기기능막 상에 위치하는 대향전극을 더욱 포함하는 것을 특징으로 하 는 표시장치.
- 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판;상기 화소영역 및 상기 회로영역 상에 각각 위치하는 제 1 반도체층 및 제 2 반도체층;상기 제 2 반도체층 상에 반도체 산화막(semiconductor oxidation layer)이 위치하되, 상기 반도체 산화막은 플라즈마 산화막(plasma oxidation layer) 또는 UV 오존 산화막(UV ozon oxidation layer)이고;상기 제 1 반도체층 및 상기 반도체 산화막 상에 위치하는 증착 절연막;상기 증착 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되어 위치하는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 것을 특징으로 하는 표시장치.
- 제 9 항에 있어서,상기 반도체 산화막은 10 내지 100Å의 두께를 갖는 것을 특징으로 하는 표시장치.
- 화소영역 및 상기 화소영역의 주변부에 위치하는 회로영역을 구비하는 기판을 제공하고;상기 화소영역 및 상기 회로영역 상에 제 1 반도체층 및 제 2 반도체층을 각 각 형성하고;상기 제 2 반도체층을 선택적으로 산화시킴으로써, 반도체 산화막을 형성하고;상기 제 1 반도체층 및 상기 반도체 산화막 상에 절연막을 형성하고;상기 절연막 상에 상기 제 1 반도체층 및 상기 제 2 반도체층과 각각 중첩되는 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 11 항에 있어서,상기 제 2 반도체층을 산화시키는 것은 플라즈마 또는 UV 오존을 사용하여 수행하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 12 항에 있어서,상기 플라즈마는 O2 플라즈마 또는 N2O 플라즈마인 것을 특징으로 하는 표시장치의 제조방법.
- 제 12 항에 있어서,상기 플라즈마는 ECR(electron cyclotron resonance) 플라즈마인 것을 특징으로 하는 표시장치의 제조방법.
- 제 11 항에 있어서,상기 제 2 반도체층을 선택적으로 산화시키는 것은상기 제 1 반도체층 상에 산화 마스크를 형성하여 상기 제 2 반도체층을 노출시키고,상기 노출된 제 2 반도체층을 플라즈마 또는 UV 오존을 사용하여 산화시키는 것을 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 15 항에 있어서,상기 산화 마스크는 포토레지스트막, 유기막, 무기막 또는 메탈막인 것을 특징으로 하는 표시장치의 제조방법.
- 제 11 항에 있어서,상기 반도체 산화막은 10 내지 100Å의 두께로 형성하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 17 항에 있어서,상기 반도체 산화막은 30 내지 50Å의 두께로 형성하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 11 항에 있어서,상기 절연막은 물리기상증착법 또는 화학기상증착법을 사용하여 형성하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 11 항에 있어서,상기 제 1 반도체층과 접속하는 제 1 드레인 전극을 형성하고,상기 제 1 드레인 전극과 전기적으로 접속하는 화소전극을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 표시장치의 제조방법.
- 제 20 항에 있어서,상기 화소전극 상에 적어도 발광층을 구비하는 유기기능막을 형성하고,상기 유기기능막 상에 대향전극을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 표시장치의 제조방법.
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