KR20090028318A - 어레이 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 어레이 기판에 관한 것으로, 기판상에 순차적으로 배치된 제 1 반도체 패턴, 제 2 반도체 패턴, 제 3 반도체 패턴, 소스 및 드레인 전극, 상기 소스 및 드레인 전극을 게이트 절연막, 게이트 전극 및 보호막을 구비함에 따라, 상기 게이트 전극 및 상기 소스 및 드레인 전극의 재질 선택 자유도가 향상되며, 전기적 특성이 우수한 어레이 기판 및 이의 제조 방법을 제공한다.
어레이 기판, 비정질 실리콘, 폴리 실리콘, 박막트랜지스터, 마스크
Description
어레이 기판에 관한 것으로, 더욱 구체적으로 표시장치를 제조하기 위한 어레이 기판 및 이의 제조 방법에 관한 것이다.
표시장치는 영상을 제공하는 것으로, 현대 사회의 필수품으로 자리잡고 있다. 표시장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 플라즈마 표시 장치(Plasma Display Panel) 및 유기발광다이오드 표시장치(Organic Light Emitting Diode display device) 등이 있다.
표시장치는 기판상에 형성된 박막트랜지스터와 상기 박막트랜지스터에 의해 조절된 전기적 신호에 의해 구동하는 표시소자, 예컨대 액정소자, 유기발광다이오드 소자를 포함한다. 박막트랜지스터는 비정질 실리콘 또는 폴리실리콘을 구비하는 반도체층을 구비한다. 폴리실리콘은 비정질 실리콘에 비해 전하 이동도가 크므로, 박막트랜지스터의 전기적 특성을 향상시킬 수 있다.
폴리실리콘은 비정질 실리콘에 비해 700℃이상의 고온 공정에서 수행하게 되 므로, 박막트랜지스터를 바텀 게이트 형으로 형성할 경우, 내열성을 갖는 재질로 게이트 전극, 소스 전극 및 드레인 전극을 형성해야 한다. 이로써, 반도체층을 폴리실리콘으로 형성할 경우, 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 재질의 선택 자유도가 감소되는 문제점을 가진다.
또한, 종래 액정표시장치는 비정질 실리콘의 반도체층을 갖는 박막트랜지스터를 구비한다. 이에 따라, 박막트랜지스터의 반도체층을 폴리실리콘으로 형성할 경우 새로운 제조 라인을 구축해야 하므로, 설비 투자비가 상승하는 문제점을 가진다.
본 발명의 과제는 전기적 특성을 향상시킬 수 있는 박막트랜지스터를 구비하는 어레이 기판을 제공함에 있다.
본 발명의 다른 과제는 공정 수를 절감하며, 설비 투자비를 감소시킬 수 있는 상기 어레이 기판의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 어레이 기판을 제공한다. 상기 어레이 기판은 기판상에 배치되며, 서로 마주하는 소스 및 드레인 영역과 그 사이에 개재된 채널영역을 구비하는 제 1 반도체 패턴, 상기 소스 및 드레인 영역상에 배치되고, 상기 제 1 반도체 패턴의 식각면을 덮는 제 2 반도체 패턴, 상 기 제 2 반도체 패턴상에 배치된 제 3 반도체 패턴, 상기 제 3 반도체 패턴상에 배치된 소스 및 드레인 전극, 상기 소스 및 드레인 전극을 포함하는 상기 기판상에 배치된 게이트 절연막, 상기 채널영역과 대응되며, 상기 게이트 절연막상에 배치된 게이트 전극, 및 상기 게이트 전극을 포함하는 기판상에 배치된 보호막을 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 기판상에 배치되며, 서로 마주하는 소스 및 드레인 영역과 그 사이에 개재된 채널영역을 구비하는 제 1 반도체 패턴을 형성하는 단계, 상기 소스 및 드레인 영역상에 배치되고, 상기 제 1 반도체 패턴의 식각면을 덮는 제 2 반도체 패턴, 제 3 반도체 패턴 및 소스 및 드레인 전극을 형성하는 단계, 상기 소스 및 드레인 전극을 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계, 상기 채널영역과 대응되며, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계, 및 상기 게이트 전극을 포함하는 기판상에 배치된 보호막을 형성하는 단계를 포함한다.
본 발명의 어레이 기판은 폴리실리콘으로 이루어진 채널 영역을 구비하는 반도체 패턴을 구비하는 박막트랜지스터를 구비함에 따라, 전기적 특성이 우수한 표시장치를 제조할 수 있다.
또한, 본 발명의 어레이 기판에 구비된 제 2 반도체 패턴과 소스/드레인 전극을 제 1 반도체 패턴의 식각면을 덮도록 형성함에 따라, 서브 스레스홀드(sub- threshold)가 형성되는 것을 방지할 수 있다.
또한, 본 발명의 어레이 기판은 게이트 전극을 폴리실리콘으로 이루어진 채널영역상에 구비함에 따라, 게이트 전극 및 소스/드레인 전극의 재질에 대한 선택의 자유도를 증가시킬 수 있다.
또한, 본 발명의 어레이 기판은 폴리실리콘으로 이루어진 채널영역상에 게이터 절연패턴을 구비하여, 채널 영역이 손상되는 것을 확인할 수 있었다.
또한, 본 발명의 어레이 기판에 구비된 상기 게이트 절연 패턴을 상기 반도체 패턴과 동일한 마스크를 사용하여 형성함에 따라 마스크 수를 절감할 수 있었다.
이하, 본 발명의 실시예들은 어레이 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b은 본 발명의 제 1 실시예에 따른 어레이 기판을 도시한 도면들이다. 도 1a는 본 발명의 제 1 실시예에 따른 어레이 기판을 도시한 평면도이다. 도 1b는 도 1a에 도시된 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 어레이 기판은 다수의 화소들이 배치되어 있다. 상기 화소는 서로 교차하는 게이트 배선(101)과 데이터 배선(102)의 의해 정의될 수 있다. 상기 게이트 배선(101)과 상기 데이터 배선(102)은 그 사이에 개재된 게이트 절연막(150)에 의해 절연된다.
상기 각 화소에 박막트랜지스터가 배치되어 있을 수 있다. 상기 박막트랜지스터는 상기 각 화소에 하나 또는 복수 개로 배치될 수도 있다. 이때, 복수개의 박막트랜지스터 중 적어도 하나는 상기 각 화소를 스위칭하는 스위칭 소자이고, 복수개 중 적어도 어느 하나는 상기 각 화소를 구동하는 구동 소자일 수 있다. 또한, 복수개 중 어느 하나는 신호 지연을 보상하는 보상 소자일 수 있다.
상기 박막트랜지스터는 기판(100)상에 배치된 반도체 패턴(120), 예컨대 제 1, 제 2 및 제 3 반도체 패턴(122, 124, 126), 소스 전극(130), 드레인 전극(140) 및 게이트 전극(160)을 포함한다.
상기 제 1 반도체 패턴(122)은 비정질 실리콘에 비해 전하이동도가 큰 폴리실리콘으로 이루어질 수 있다. 상기 제 1 반도체 패턴(122)은 채널 영역, 상기 채널 영역을 사이에 두고 서로 이격된 소스 및 드레인 영역을 포함한다. 상기 제 1 반도체 패턴(122)의 채널 영역은 소스 및 드레인 영역에 비해 과식각되어 있을 수 있다.
상기 기판(100)과 상기 제 1 반도체 패턴(122)사이에 버퍼층(110)이 개재되어 있을 수 있다. 버퍼층(110)은 상기 제 1 반도체 패턴(122)을 형성하는 과정에서 상기 기판(100)에 잔류하는 불순물이 상기 제 1 반도체 패턴(122)을 오염시키는 것을 방지하는 역할을 한다. 버퍼층(110)은 산화실리콘 또는 질화실리콘으로 이루어 질 수 있다.
상기 제 2 반도체 패턴(124)은 상기 소스 및 드레인 영역상에 배치된다. 상기 제 2 반도체 패턴(124)과 상기 제 1 반도체 패턴(122)이 동일한 패턴을 가질 경우, 상기 제 1 반도체 패턴(124)의 식각면(123)과 후술될 소스 및 드레인 전극(130, 140)은 서로 접촉할 수 있다. 이때, 상기 게이트 전극(160)과 상기 소스 및 드레인 전극(130, 140)에 바이어스(bias)를 인가할 경우, 박막트랜지스터의 전류는 상기 소스 영역, 상기 채널 영역 및 상기 드레인 영역을 통과된다. 그러나, 상기 제 1 반도체 패턴(124)의 식각면(123)과 후술될 소스 및 드레인 전극(130, 140)은 서로 접촉하기 때문에, 상기 제 1 반도체 패턴(122)의 식각면(123)에 기생 전류 패스가 형성될 수 있다. 상기 기생 전류 패스는 문턱 전압 이하(서브 스레스홀드(sub-threshold))의 영역에서 전류가 누설되어, 박막트랜지스터의 전기적 특성을 저하시킬 수 있다.
상기 기생 전류 패스가 발생하는 것을 방지하기 위해, 상기 제 2 반도체 패턴(124)은 상기 제 1 반도체 패턴(122)의 식각면(123)을 덮는다. 상기 제 2 반도체 패턴(124)은 비정질 실리콘으로 이루어질 수 있다. 상기 제 2 반도체 패턴(124)은 상기 제 1 반도체 패턴(122)과 후술될 제 3 반도체 패턴(126)간의 계면 특성을 향상시킨다.
상기 제 3 반도체 패턴(126)은 불순물이 도핑된 비정질 실리콘으로 이루어질 수 있다. 상기 제 3 반도체 패턴(126)은 상기 제 2 반도체 패턴(124)과 동일한 패턴 형상을 가질 수 있다. 상기 제 3 반도체 패턴(126)은 상기 제 1 반도체 패 턴(122)과 후술될 소스 및 드레인 전극(130, 140)간의 접촉 저항 특성을 낮추어, 박막트랜지스터는 오믹 특성을 가지게 할 수 있다.
상기 제 3 반도체 패턴(126)상에 소스 및 드레인 전극(130, 140)이 배치되어 있다. 마스크 수를 저감하기 위해 상기 소스 및 드레인 전극(130, 140)은 상기 제 2 및 제 3 반도체 패턴(124, 126)과 동일한 마스크를 이용하여 형성할 수 있으므로, 상기 소스 및 드레인 전극(130, 140)과 상기 제 2 및 제 3 반도체 패턴(124, 126)은 동일한 패턴 형상을 가질 수 있다. 상기 소스 전극(130)은 상기 데이터 배선(102)과 전기적으로 연결되어 있다. 이에 더하여, 상기 소스 전극(130)은 상기 데이터 배선(102)과 일체로 이루어질 수 있다.
상기 소스 및 드레인 전극(130, 140)을 포함하는 기판(100)상에 게이트 절연막(150)이 배치되어 있다.
상기 게이트 전극(160)은 상기 채널 영역과 대응되며 상기 게이트 절연막(150)상에 배치되어 있다. 상기 게이트 전극(160)은 상기 게이트 배선(101)과 일체로 이루어질 수 있다.
이로써, 상기 기판(100)상에 제 1, 제 2, 및 제 3 반도체 패턴(122, 124, 126)을 구비하는 반도체 패턴(120), 게이트 전극(160), 소스 및 드레인 전극(130, 140)을 포함하는 박막트랜지스터가 배치되어 있다.
상기 박막트랜지스터를 포함하는 기판(100)상에 보호막(170)이 배치되어 있다. 즉, 상기 보호막(170)은 상기 게이트 전극(160)을 덮으며 상기 기판(100)상에 배치되어 있다.
상기 게이트 절연막(150) 및 상기 보호막(170)은 상기 드레인 전극(140)의 일부를 노출하는 콘택홀을 구비한다.
상기 보호막(170)상에 상기 콘택홀에 의해 노출된 상기 드레인 전극(140)과 전기적으로 연결된 화소전극(180)이 배치되어 있다. 상기 화소전극(180)은 상기 각 화소별로 분리되어 있을 수 있다.
따라서, 본 발명의 제 1 실시예에서 채널영역은 폴리실리콘으로 이루어지고, 소스 및 드레인 영역은 폴리실리콘, 비정질 실리콘 및 불순물이 도핑된 비정질 실리콘으로 이루어짐에 따라 전기적 특성이 우수한 어레이 기판을 제공할 수 있다.
또한, 상기 반도체 패턴의 소스 및 드레인 영역은 폴리실리콘, 비정질 실리콘 및 불순물이 도핑된 비정질 실리콘으로 이루어진다. 종래 액정표시장치는 비정질 실리콘 및 불순물이 도핑된 비정질 실리콘을 갖는 반도체 패턴을 구비하는 박막트랜지스터를 포함한다. 이로써, 본 발명의 실시예에 따른 반도체 패턴을 구비하는 박막트랜지스터는 종래 액정표시장치를 제조하는 라인의 일부를 그대로 적용하여 형성할 수 있다.
또한, 상기 폴리실리콘으로 이루어진 제 1 반도체 패턴(122)의 식각면(123)을 상기 비정질 실리콘으로 이루어진 제 2 반도체 패턴(124)으로 덮음으로써, 박막트랜지스터에 기생 전류 패스가 발생하는 것을 방지할 수 있다.
본 발명의 실시예에 따른 어레이 기판은 표시장치에 구비되는 것으로, 상기 표시장치는 평판표시장치, 예컨대 유기발광다이오드 표시장치, 액정표시장치등일 수 있다.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 어레이 기판을 설명하기 위해 도시한 단면도이다. 도 2a는 본 발명의 제 2 실시예에 따른 어레이 기판의 평면도이고, 도 2b는 도 2a에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이며, 도 2c는 도 2a에 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
본 발명의 제 2 실시예에서 게이트 절연 패턴을 제외하고, 앞서 설명한 본 발명의 제 1 실시예에 따른 어레이 기판과 동일한 구성 요소를 구비한다. 따라서, 본 발명의 제 2 실시예는 본 발명의 제 1 실시예와 반복되는 설명을 생략하며, 동일한 구성 요소는 동일한 참조 번호를 부여한다.
도 2a 및 도 2b를 참조하면, 어레이 기판은 반도체 패턴(120) 예컨대, 제 1, 제 2 및 제 3 반도체 패턴(122, 124, 126), 소스 전극(130), 드레인 전극(140), 게이트 절연막(150) 및 게이트 전극(160)을 포함하는 박막트랜지스터를 포함한다.
상기 제 1 반도체 패턴(122)의 채널 영역이 손상되는 것을 방지하기 위해, 상기 제 1 반도체 패턴(122)상에 상기 채널 영역을 덮는 게이트 절연 패턴(220)이 배치되어 있을 수 있다. 상기 게이트 절연 패턴(220)은 상기 제 1 반도체 패턴(122)과 식각 선택비가 다른 재질로 이루어질 수 있다. 예컨대, 상기 게이트 절연 패턴(220)은 산화 실리콘 및 질화 실리콘 중 어느 하나로 이루어질 수 있다.
도 2a 및 도 2c를 참조하면, 상기 게이트 배선(101)과 마주하는 상기 게이트 전극(160)의 식각면(163)은 상기 게이트 절연 패턴(220)과 대응된 상기 게이트 절연막(150)상에 배치된다. 상기 게이트 전극(160)의 식각면(163)은 상기 게이트 절 연 패턴(220)의 식각면(223)으로부터 일정한 길이(D)로 후퇴되도록 배치된다. 예를 들면, 상기 길이(D)는 1㎛이상일 수 있다. 또한, 상기 식각면(163)과 마주하는 상기 소스 전극(130) 및 상기 드레인 전극(140)의 식각면(133, 143)들은 상기 게이트 절연 패턴(220)상에 배치된다. 또한, 상기 소스 전극(130) 및 상기 드레인 전극(140)의 식각면(133, 143)들은 상기 게이트 전극(160)의 식각면(163)보다 후퇴되도록 상기 게이트 절연 패턴(220)상에 배치된다. 이로써, 상기 게이트 전극(160)과 대응되며 상기 소스 전극(130) 및 상기 드레인 전극(140)이 서로 마주하며 이격된 영역, 즉 채널영역에 균일한 두께를 갖는 게이트 절연층이 배치될 수 있다. 상기 게이트 절연층은 상기 게이트 전극(160)과 상기 제 1 반도체 패턴(220)사이에 개재되는 절연층일 수 있다. 즉, 상기 게이트 절연층은 상기 게이트 절연막(150) 및 상기 게이트 절연 패턴(220)일 수 있다.
이와 달리, 상기 게이트 전극(160)의 식각면(163)이 상기 게이트 절연 패턴(220)의 식각면(223)보다 전진되며 상기 게이트 절연막(150)상에 배치될 경우, 상기 게이트 전극(160)과 상기 제 1 반도체 패턴(220)사이 개재된 상기 게이트 절연층은 불균일한 두께를 가질 수 있다. 예컨대, 상기 게이트 절연층의 일부는 상기 게이트 절연막(150)로 이루어지고, 나머지는 상기 게이트 절연막(150) 및 상기 게이트 절연 패턴(220)의 이중막으로 이루어질 수 있다.
이로써, 상기 게이트 전극(160)의 식각면(163)은 상기 게이트 절연 패턴(220)과 대응된 상기 게이트 절연막(150)상에 배치됨에 따라, 균일한 게이트 절연층을 구비할 수 있어, 상기 박막트랜지스터는 균일한 특성을 가질 수 있다.
따라서, 본 발명의 실시예에서 상기 박막트랜지스터는 상기 게이트 절연 패턴(220)을 구비함에 따라, 상기 제 1 반도체 패턴(122)의 채널 영역이 손상되는 것을 방지하며, 상기 제 2 및 제 3 반도체 패턴(124, 126)과 상기 소스 및 상기 드레인 전극(130, 140)을 일괄 식각하여 형성할 수 있다.
또한, 채널 영역상의 게이트 절연층은 균일한 두께를 가질 수 있어, 박막트랜지스터의 균일도를 향상시킬 수 있다.
도 3a 내지 도 3e들은 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 3a를 참조하면, 어레이 기판을 제조하기 위해, 먼저 기판(100)상에 제 1 반도체 패턴(122)을 형성한다.
상기 제 1 반도체 패턴(122)을 형성하기 전에 상기 기판(100)상에 상기 제 1 반도체 패턴(122)의 오염을 방지하기 위한 버퍼층(110)을 형성할 수 있다. 상기 버퍼층(110)은 산화 실리콘 또는 질화실리콘을 형성할 수 있다. 상기 버퍼층(110)은 화학기상증착법을 이용하여 형성할 수 있다.
상기 제 1 반도체 패턴(122)을 형성하기 위해, 상기 버퍼층(110)상에 제 1 반도체층을 형성한다. 상기 제 1 반도체층은 폴리실리콘층으로 형성할 수 있다. 상기 폴리실리콘층은 비정질 실리콘을 결정화하여 형성할 수 있다. 상기 폴리실리콘층은 금속유도결정화(MIC) 방법, 교번자기장 결정화(AMFC), 순차측면고상법(SLS) 및 엑시머 레이져 결정화(ELA)중 어느 하나의 방식을 통해 형성할 수 있다. 이후, 상기 제 1 반도체층상에 일정한 패턴을 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 하여, 상기 제 1 반도체층을 식각하여 제 1 반도체 패턴(122)을 형성할 수 있다.
도 3b를 참조하면, 상기 제 2 반도체 패턴(124)을 포함하는 기판(100)상에 제 2 반도체층(124a), 제 3 반도체층(126a) 및 도전막(130a)을 순차적으로 형성한다.
상기 제 2 반도체층(124a)은 비정질 실리콘으로 형성할 수 있다. 상기 제 3 반도체층(126a)은 불순물을 포함하는 비정질 실리콘으로 형성할 수 있다. 여기서, 상기 제 2 및 제 3 반도체층(124a, 126a)은 화학기상증착법을 통해 형성할 수 있다. 상기 도전막(130a)은 금속으로 형성할 수 있다. 상기 도전막(130a)은 스퍼터링법을 통해 형성할 수 있다.
도 3c를 참조하면, 상기 도전막(130a)상에 일정한 패턴을 갖는 포토레지스트 패턴을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 제 2 및 제 3 반도체층과 상기 도전막을 일괄 식각하여, 제 1 반도체 패턴(122)의 채널 영역을 노출하는 상기 제 2 및 제 3 반도체 패턴(124, 126)과 상기 소스 전극(130) 및 상기 드레인 전극(140)을 형성한다. 상기 제 1 반도체 패턴(122)의 채널 영역은 과식각할 수 있다. 상기 과식각 깊이(H)는 200 내지 400Å의 범위를 가질 수 있다. 이로써, 상기 제 2 및 제 3 반도체 패턴(124, 126)과 상기 소스 전극(130) 및 상기 드레인 전극(140)을 형성하는 공정에서, 상기 제 1 반도체 패턴(122)의 채널 영역이 오염되는 것을 방지할 수 있다.
상기 제 2 및 제 3 반도체 패턴(124, 126)과 상기 소스 전극(130) 및 상기 드레인 전극(140)은 동일한 식각 마스크로 사용함에 따라 동일한 패턴의 형상을 가진다. 이때, 상기 제 2 반도체 패턴(124)은 상기 제 1 반도체 패턴(122)의 식각면(123)을 덮도록 형성하여, 상기 제 1 반도체 패턴(122)의 식각면(123)과 상기 소스 전극(130) 및 상기 드레인 전극(140)이 접촉하는 것을 방지하여 기생 전류 패스가 발생하는 것을 방지한다.
이와 동시에, 상기 소스 전극(130)과 일체로 이루어진 데이터 배선(도 1a에서 101)을 더 형성할 수 있다. 이로써, 상기 데이터 배선(101) 하부에 상기 제 2 및 상기 제 3 반도체 패턴(124, 126)이 더 연장되어 있을 수 있다.
도 3d를 참조하면, 상기 소스 전극(130) 및 상기 드레인 전극(140)을 포함하는 기판(100)상에 게이트 절연막(150)을 형성한다. 상기 게이트 절연막(150)은 산화 실리콘 및 질화 실리콘 중 어느 하나를 증착하여 형성할 수 있다. 상기 게이트 절연막(150)은 화학기상증착법을 통해 형성할 수 있다.
상기 채널영역과 대응된 상기 게이트 절연막(150)상에 게이트 전극(160)을 형성한다. 이와 동시에 상기 게이트 전극(160)과 일체로 이루어진 게이트 배선을 더 형성할 수 있다. 이로써, 상기 제 1 반도체 패턴을 형성하는 결정화 공정은 고온에서 수행될지라도, 상기 제 1 반도체 패턴을 형성하는 결정화 공정을 수행한 후에 상기 게이트 전극(160), 상기 소스 전극(130) 및 상기 드레인 전극(140)이 형성하므로, 상기 게이트 전극(160), 상기 소스 전극(130) 및 상기 드레인 전극(140)의 재질 선택 자유도가 증가될 수 있다.
이후, 상기 게이트 전극(160)을 포함하는 기판(100)상에 보호막(170)을 형성한다. 상기 드레인 전극(140)의 일부를 노출하는 상기 게이트 절연막(150) 및 상기 보호막(170)을 식각한다.
상기 보호막(170)상에 콘택홀에 의해 노출된 드레인 전극(140)과 전기적으로 연결된 화소전극(180)을 형성한다.
본 발명의 실시예에서 반도체 패턴(120)의 채널 영역은 폴리실리콘으로 형성하고, 소스 드레인 영역은 폴리실리콘, 비정질 실리콘 및 불순물이 도핑된 비정질 실리콘으로 형성함에 따라, 종래의 비정질 실리콘 및 불순물이 도핑된 비정질 실리콘으로 이루어진 박막트랜지스터를 포함하는 액정표시장치의 제조라인을 이용할 수 있다.
또한, 폴리실리콘으로 이루어진 제 1 반도체 패턴(122)의 식각면(123)은 비정질 실리콘으로 이루어진 제 2 반도체 패턴(124)으로 덮음에 따라, 기생 전류 패스가 발생하는 것을 방지할 수 있다.
또한, 비정질 실리콘으로 이루어진 제 2 반도체 패턴(124), 불순물이 도핑된 비정질 실리콘으로 이루어진 제 3 반도체 패턴(126), 소스 전극(130) 및 드레인 전극(140)을 동일한 마스크로 형성함에 따라 마스크 공정을 감소시킬 수 있다.
또한, 결정화 공정을 수행한 후에 게이트 전극(160), 소스 전극(130) 및 드레인 전극(140)을 형성함에 따라, 상기 소스 전극(130) 및 상기 드레인 전극(140)의 재질 선택 자유도가 증가될 수 있다.
따라서, 본 발명의 실시예에서 어레이 기판은 우수한 전기적 특성을 가지며, 단순한 공정으로 제조될 수 있을 뿐만 아니라, 종래의 액정표시장치 제조 라인을 이용할 수 있어, 폴리실리콘으로 어레이 기판을 제조하기 위해 설비 투자비를 줄일 수 있다.
도 4a 내지 도 4d들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
본 발명의 제 4 실시예에서 게이트 절연 패턴을 형성하는 것을 제외하고, 앞서 설명한 본 발명의 제 3 실시예에 따른 어레이 기판과 동일한 구성 요소를 구비한다. 따라서, 본 발명의 제 4 실시예는 본 발명의 제 3 실시예와 반복되는 설명을 생략하며, 동일한 구성 요소는 동일한 참조 번호를 부여한다.
도 4a를 참조하면, 어레이 기판을 제조하기 위해, 먼저 기판(100)상에 버퍼층(110)을 형성한다.
상기 버퍼층(110)상에 비정질 실리콘을 증착한 후 상기 증착된 비정질 실리콘을 결정화하여 제 1 반도체층을 형성한다. 상기 제 1 반도체층상에 제 1 마스크를 사용하여 일정한 패턴을 갖는 포토레지스트 패턴(미도시함)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 하여, 상기 제 1 반도체층을 식각하여 제 1 반도체 패턴(122)을 형성한다.
도 4b를 참조하면, 상기 제 1 반도체 패턴(122)의 양단부를 노출하며, 상기 제 1 반도체 패턴(122)상에 배치된 게이트 절연 패턴(220)을 형성한다. 상기 게이트 절연 패턴(220)을 형성하기 위해, 상기 제 1 반도체 패턴(122)을 포함하는 기 판(100)상에 절연막과, 상기 절연막상에 제 2 마스크를 이용하여 일정한 패턴을 갖는 포토레지스트 패턴을 형성한다. 상기 절연막은 산화실리콘 또는 질화실리콘으로 형성될 수 있다. 상기 절연막은 화학기상증착법을 통해 형성할 수 있다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 절연막을 식각하여 상기 게이트 절연 패턴(220)을 형성할 수 있다.
이로써, 상기 게이트 절연 패턴(220)과 대응된 상기 제 1 반도체 패턴(122)의 채널영역이 되고, 상기 게이트 절연 패턴(220)에 의해 노출된 상기 제 1 반도체 패턴(122)의 양단부는 각각 소스/드레인 영역으로 정의될 수 있다.
도 4c를 참조하면, 상기 제 1 반도체 패턴(122)의 양단부에 제 2 및 제 3 반도체 패턴(124, 126), 소스 전극(130) 및 드레인 전극(140)을 형성한다.
상기 제 2 및 제 3 반도체 패턴(124, 126), 소스 전극(130) 및 드레인 전극(140)을 형성하기 위해, 상기 제 1 반도체 패턴(122)을 포함하는 기판(100)상에 제 2 및 제 3 반도체층과 도전막을 순차적으로 형성한다. 이후, 상기 도전막상에 제 3 마스크를 사용하여 일정한 패턴을 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 제 2 및 제 3 반도체층과 도전막을 일괄 식각하여, 상기 제 2 및 제 3 반도체 패턴(124, 126), 소스 전극(130) 및 드레인 전극(140)을 형성할 수 있다. 이때, 상기 제 2 및 제 3 반도체 패턴(124, 126), 소스 전극(130) 및 드레인 전극(140)은 상기 제 1 반도체 패턴(122)의 채널 영역을 노출한다.
도 4d를 참조하면, 상기 소스전극(130) 및 드레인 전극(140)상에 게이트 절 연막(150)을 형성한다. 이후, 상기 채널 영역과 대응된 게이트 절연막(150)상에 게이트 전극(160)을 형성한다. 상기 게이트 전극(160)은 도전막과 상기 도전막상에 제 4 마스크를 이용하여 일정한 패턴을 갖는 포토레지스트 패턴을 형성한다. 이후, 상기 포토레지스트 패턴을 식각마스크로 사용하여, 상기 도전막을 식각하여 상기 게이트 전극(160)을 형성할 수 있다.
이후, 상기 게이트 전극(160)을 포함하는 기판(100)상에 보호막(170)을 형성한다. 상기 보호막(170)은 산화실리콘막 또는 질화실리콘막으로 형성할 수 있다.
이후, 상기 게이트 절연막(150)과 상기 보호막(170)상에 제 5 마스크를 이용하여 일정한 패턴을 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 게이트 절연막(150)과 상기 보호막(170)을 식각하여 상기 드레인 전극(140)의 일부를 노출하는 콘택홀을 형성한다. 여기서, 상기 보호막(170)이 감광성 수지로 형성될 경우, 상기 포토레지스트 패턴을 형성하지 않고, 상기 보호막(170)에 상기 제 5 마스크를 이용한 노광 및 현상 공정을 수행하여, 상기 콘택홀을 형성할 수 있다.
상기 콘택홀을 통해 상기 드레인 전극(140)과 전기적으로 연결된 화소전극(180)을 형성할 수 있다. 상기 화소전극(180)을 형성하기 위해 상기 보호막(170)상에 도전막을 형성한 후, 상기 도전막상에 제 6 마스크를 이용하여 일정한 패턴을 갖는 포토레지스트 패턴을 형성한다. 이후, 상기 포토레지스트 패턴을 이용하여 상기 도전막을 식각하여 상기 화소전극(180)을 형성할 수 있다.
따라서, 본 발명의 실시예에서 게이트 절연 패턴(220)을 구비하여, 반도체 패턴(220)의 채널 영역이 손상되는 것을 방지할 수 있다. 이로써, 반도체 패턴(220)의 채널 영역은 균일한 두께를 가질 수 있어, 박마트랜지스터의 균일도를 향상시킬 수 있다.
도 5a 내지 도 5f들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 6a 및 도 6c는 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다.
본 발명의 제 5 실시예에서 제 1 반도체 패턴과 게이트 절연 패턴을 형성하는 방법을 제외하고, 앞서 설명한 본 발명의 제 4 실시예에 따른 어레이 기판과 동일한 구성 요소를 구비한다. 따라서, 본 발명의 제 5 실시예는 본 발명의 제 3 실시예와 반복되는 설명을 생략하며, 동일한 구성 요소는 동일한 참조 번호를 부여한다.
도 5a 및 6a를 참조하면, 어레이 기판을 제조하기 위해, 먼저 기판(100)상에 버퍼층(110)을 형성한다.
상기 버퍼층(110)상에 비정질 실리콘을 증착한 후 상기 증착된 비정질 실리콘을 결정화하여 제 1 반도체층(120a)을 형성한다.
상기 제 1 반도체층(120a)상에 절연막(220a)을 형성한다. 상기 절연막(220a)은 산화실리콘막 또는 질화 실리콘막일 수 있다. 상기 절연막(220a)은 화학기상증착법을 통해 형성할 수 있다.
상기 절연막(220a)상에 제 1 마스크를 사용하여 단차를 갖는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)은 상기 절연막(220a)상에 포토레지스트를 형성하고, 상기 제 1 마스크는 부분적으로 광 투과율 다른 회절 마스크 또는 하프톤 마스크일 수 있다.
도 5b 및 6b를 참조하면, 상기 포토레지스트 패턴(300)을 식각 마스크로 하여, 상기 제 1 반도체층(120a) 및 상기 절연막(220a)을 식각하여 제 1 반도체 패턴(122) 및 절연 패턴(220b)을 형성한다.
상기 포토레지스트 패턴(300) 중 작은 단차가 제거될 때까지 상기 포토레지스트 패턴(300)을 에싱(ashing)한다. 상기 에싱 공정은 상기 포토레지스트 패턴(300)의 전체에 진행됨에 따라, 상기 제 1 반도체 패턴(122)의 에지부를 노출한다. 즉, 상기 제 1 반도체 패턴(122)의 좌우 단부만을 노출하는 것이 아니라, 상기 제 1 반도체 패턴(122)의 상하 단부를 노출한다. 이때, 상기 포토레지스트 패턴의 상하부에 배치된 식각면들은 상기 제 1 반도체 패턴(122)의 식각면으로부터 일정한 길이(L)를 가지며 상기 게이트 절연 패턴(220)상에 형성된다. 예컨대, 상기 길이(L)는 1㎛미만일 수 있다. 이는 상기 에싱 공정의 특성 오차가 1㎛미만이기 때문이다.
도 5c를 참조하면, 상기 에싱된 포토레지스트 패턴(300a)을 식각마스크로 사용하여 상기 절연 패턴(220b)을 식각하여 게이트 절연 패턴(220)을 형성한다. 상기 에싱된 포토레지스트 패턴(300a)은 상기 제 1 반도체 패턴(122)의 에지부를 노출하므로, 상기 게이트 절연 패턴(220b)은 상기 제 1 반도체 패턴(122)의 좌우 단부를 노출할 뿐만 아니라, 상기 제 1 반도체 패턴(122)의 상하 단부를 노출할 수 있다. 상기 에싱된 포토레지스트 패턴(300a)을 제거한다.
도 5d를 참조하면, 상기 게이트 절연 패턴(220)을 포함하는 기판(100)상에 제 2 및 제 3 반도체층(124a, 126a) 및 도전막(130a)을 형성한다. 이후, 상기 도전막(130a)상에 제 2 마스크를 이용하여 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 하여 제 2 및 제 3 반도체층(124a, 126a) 및 도전막(130a)을 식각한다.
도 5e 및 도 6c를 참조하면, 상기 포토레지스트 패턴을 제거하여, 제 2 및 제 3 반도체 패턴(124, 126), 소스 전극(130) 및 드레인 전극(140)을 형성한다. 이때, 상기 게이트 절연 패턴(220)은 상기 제 1 반도체 패턴(122)의 상하 단부를 노출하므로, 상기 소스 전극(130) 및 드레인 전극(140)은 노출된 상기 제 1 반도체 패턴(122)의 상하 단부에 배치될 수 있다. 이로 인하여, 상기 제 1 반도체 패턴(122)과 후속 공정에서 형성될 게이트 전극(160)사이의 일부는 후술될 게이트 절연막(150)이 개재되고, 다른 일부는 상기 게이트 절연막(150)과 게이트 절연 패턴(220)이 개재될 수 있다. 즉, 상기 채널 영역과 대응된 상기 게이트 전극과 상기 제 1 반도체 패턴(122)사이에 서로 다른 두께를 갖는 게이트 절연층이 개재될 수 있다. 이로 인해, 박막트랜지스터의 전기적 특성이 불안정해질 수 있다.
상기 게이트 절연층을 균일하게 형성하기 위해, 게이트 배선(101)과 대응된 상기 게이트 전극(160)의 식각면(163)은 게이트 절연 패턴(220)의 식각면(223)과 일정 길이로 후퇴되며 상기 게이트 절연막(150)상에 형성한다. 상술한 바와 같이, 상기 에싱된 포토레지스트 패턴(330a)이 상기 제 1 반도체 패턴(122)의 상하부의 에지부를 노출할 수 있으므로, 이를 고려하여 상기 길이(D)는 1㎛이상일 수 있다. 또한, 상기 게이트 전극(160)의 식각면은 상기 소스전극(130) 및 드레인 전극(140)의 식각면들보다 전진하게 배치한다. 이로 인해, 상기 소스전극(130) 및 드레인 전극(140)과 상기 제 1 반도체 패턴(122)사이에 상기 게이트 절연막(150)과 상기 게이트 절연 패턴이 개재된다. 즉, 상기 게이트 전극(160)과 상기 제 1 반도체 패턴(122)사이에 균일한 두께를 갖는 게이트 절연층, 상기 게이트 절연막(150) 및 상기 게이트 절연 패턴(220)이 개재될 수 있다.
도 5f를 참조하면, 상기 소스전극(130) 및 드레인 전극(140)상에 게이트 절연막(150)을 형성한다.
제 3 마스크를 이용한 노광공정을 수행하여 상기 채널 영역과 대응된 상기 게이트 절연막(150)상에 게이트 전극(160)을 형성한다.
상기 게이트 전극(160)을 포함하는 기판(100)상에 보호막(170)을 형성한다.
제 4 마스크를 이용한 노광공정을 수행하여, 상기 게이트 절연막(150)과 상기 보호막(170)에 상기 드레인 전극(140)의 일부를 노출하는 콘택홀을 형성한다.
제 5 마스크를 이용한 노광공정을 수행하여, 상기 노출된 드레인 전극(140)과 전기적으로 연결된 화소전극(180)을 형성하여 어레이 기판을 제조할 수 있다.
따라서, 상기 게이트 절연 패턴은 제 1 반도체 패턴(122)과 동일한 마스크, 예컨대 회절 마스크 또는 하프톤 마스크를 이용하여 형성됨에 따라 마스크 공정을 감소시킬 수 있다.
또한, 상기 소스전극(130) 및 드레인 전극(140)은 상기 게이트 절연 패턴(220)상에 배치하도록 형성함에 따라, 안정화된 박막트랜지스터 특성을 갖는 어레이 기판을 제조할 수 있다.
도 1a는 본 발명의 제 1 실시예에 따른 어레이 기판을 도시한 평면도이다.
도 1b는 도 1a에 도시된 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 2a는 본 발명의 제 2 실시예에 따른 어레이 기판의 평면도이다.
도 2b는 도 2a에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 2c는 도 2a에 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 3a 내지 도 3e들은 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 4a 내지 도 4d들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 5a 내지 도 5f들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 6a 및 도 6c는 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다.
(도면의 주요 부분에 대한 참조 부호의 설명)
100 : 기판 110 : 버퍼층
120 : 반도체 패턴 122 : 제 1 반도체 패턴
124 : 제 2 반도체 패턴 126 : 제 3 반도체 패턴
130 : 소스 전극 140 : 드레인 전극
150 : 게이트 절연막 160 : 게이트 전극
170 : 보호막 180 : 화소전극
220 : 게이트 절연 패턴
Claims (11)
- 기판상에 배치되며, 서로 마주하는 소스 및 드레인 영역과 그 사이에 개재된 채널영역을 구비하는 제 1 반도체 패턴;상기 소스 및 드레인 영역상에 배치되고, 상기 제 1 반도체 패턴의 식각면을 덮는 제 2 반도체 패턴;상기 제 2 반도체 패턴상에 배치된 제 3 반도체 패턴;상기 제 3 반도체 패턴상에 배치된 소스 및 드레인 전극;상기 소스 및 드레인 전극을 포함하는 상기 기판상에 배치된 게이트 절연막;상기 채널영역과 대응되며, 상기 게이트 절연막상에 배치된 게이트 전극; 및상기 게이트 전극을 포함하는 기판상에 배치된 보호막을 포함하는 어레이 기판.
- 제 1 항에 있어서,상기 소스 및 드레인 전극, 상기 제 2 반도체 패턴 및 상기 제 3 반도체 패턴은 동일한 패턴 형상을 갖는 것을 특징으로 하는 어레이 기판.
- 제 1 항에 있어서,상기 채널영역과 대응된 상기 제 1 반도체 패턴상에 배치된 게이트 절연 패턴을 포함하는 것을 특징으로 하는 어레이 기판.
- 제 3 항에 있어서,상기 게이트 전극의 식각면은 상기 게이트 절연 패턴과 대응된 상기 게이트 절연막상에 배치되며,상기 소스 및 드레인 전극의 식각면들은 상기 게이트 전극의 식각면에 비해 상기 게이트 절연 패턴의 식각면으로부터 후퇴되도록 배치되는 것을 특징으로 하는 어레이 기판.
- 제 1 항에 있어서,상기 제 1 반도체 패턴은 폴리실리콘으로 이루어지고, 상기 제 2 반도체 패턴은 비정질 실리콘으로 이루어지며, 상기 제 3 반도체 패턴은 불순물을 포함하는 비정질 실리콘으로 이루어진 것을 특징으로 하는 어레이 기판.
- 기판상에 배치되며, 서로 마주하는 소스 및 드레인 영역과 그 사이에 개재된 채널영역을 구비하는 제 1 반도체 패턴을 형성하는 단계;상기 소스 및 드레인 영역상에 배치되고, 상기 제 1 반도체 패턴의 식각면을 덮는 제 2 반도체 패턴, 제 3 반도체 패턴 및 소스 및 드레인 전극을 형성하는 단계;상기 소스 및 드레인 전극을 포함하는 상기 기판상에 게이트 절연막을 형성하는 단계;상기 채널영역과 대응되며, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극을 포함하는 기판상에 배치된 보호막을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 6 항에 있어서,상기 제 2 반도체 패턴, 제 3 반도체 패턴 및 소스 및 드레인 전극은 동일한 식각 마스크를 이용하여 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 6 항에 있어서,상기 채널영역의 상기 제 1 반도체 패턴상에 게이트 절연 패턴을 더 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 게이트 절연 패턴 및 상기 제 1 반도체 패턴은 단차를 갖는 식각 마스크를 이용하여 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 9 항에 있어서,상기 식각 마스크는 회절 마스크 또는 하프톤 마스크를 이용하여 형성된 포토레지스트 패턴인 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 8 항에 있어서,상기 게이트 전극의 식각면은 상기 게이트 절연 패턴과 대응된 상기 게이트 절연막상에 형성하고, 상기 소스 및 드레인 전극의 식각면들은 상기 게이트 전극의 식각면에 비해 상기 게이트 절연 패턴의 식각면으로부터 후퇴되도록 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070093819A KR20090028318A (ko) | 2007-09-14 | 2007-09-14 | 어레이 기판 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070093819A KR20090028318A (ko) | 2007-09-14 | 2007-09-14 | 어레이 기판 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090028318A true KR20090028318A (ko) | 2009-03-18 |
Family
ID=40695629
Family Applications (1)
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| KR1020070093819A KR20090028318A (ko) | 2007-09-14 | 2007-09-14 | 어레이 기판 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090028318A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102576733A (zh) * | 2009-07-24 | 2012-07-11 | 株式会社V技术 | 薄膜晶体管、其制造方法及液晶显示装置 |
-
2007
- 2007-09-14 KR KR1020070093819A patent/KR20090028318A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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