KR100990818B1 - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

기판에 박막 트랜지스터가 형성된 표시 장치로서, 상기 박막 트랜지스터로서, 상기 기판 상에 게이트 전극을 덮어 형성되는 실리콘 질화막에 선택적으로 형성된 실리콘 산화막을 구비하고, 적어도 상기 실리콘 산화막의 상면에 형성된 의사 단결정층 혹은 다결정층을 포함하는 반도체층을 구비하고, 상기 반도체층의 상면에 컨택트층을 개재하여 드레인 전극 및 소스 전극이 형성되어 구성되고, 상기 의사 단결정층 혹은 다결정층은 아몰퍼스 실리콘층의 결정화에 의해 형성되어 있음과 함께, 그 둘레측 벽면은 그 하층의 상기 실리콘 산화막의 둘레측 벽면과 단차를 갖지 않고 연속된 구성으로 이루어지는 것을 포함한다.
표시 장치, 박막 트랜지스터, 아몰퍼스 실리콘층, 스위치 소자, 컨택트층

Description

표시 장치 및 표시 장치의 제조 방법 {DISPLAY DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 표시 장치에 관한 것으로, 기판에 박막 트랜지스터가 형성되어 있는 표시 장치에 관한 것이다.
이러한 표시 장치로서, 그 기판면에서, 표시 영역의 각 화소에 화소 선택용의 박막 트랜지스터가 형성되어 있음과 함께, 그 표시 영역의 주변에서 상기 각 화소를 구동시키기 위한 주변 회로가 형성되고, 이 주변 회로에는 복수의 박막 트랜지스터를 구비한 것이 있다.
그리고, 상기 표시 장치를 제조하는 경우, 그 효율화를 도모하기 위해, 화소 선택용의 박막 트랜지스터와 주변 회로의 박막 트랜지스터는, 병행하여 형성해 가는 것이 통상으로 되어 있다.
또한, 화소 선택용의 박막 트랜지스터에는 아몰퍼스 실리콘(a-Si)을 반도체층으로 한 것을 형성하고, 주변 회로의 박막 트랜지스터에는 아몰퍼스 실리콘을 예를 들면 의사 단결정화 기술에 의해 결정화한 다결정 실리콘을 반도체층으로 한 것을 형성하는 것이 알려져 있다. 다결정 실리콘을 반도체층으로 한 경우, 이동도가 우수한 박막 트랜지스터를 얻을 수 있기 때문이다.
이 경우, 아몰퍼스 실리콘을 반도체층으로 한 박막 트랜지스터에는, 그 게이트 절연막으로서 실리콘 질화막을 이용하고, 다결정 실리콘을 반도체층으로 한 박막 트랜지스터에는, 그 게이트 절연막으로서 실리콘 산화막을 이용하는 것이, 각각의 박막 트랜지스터의 특성을 향상시키는 것이 알려져 있다.
이러한 구성으로 이루어지는 표시 장치는, 그 제조 방법과 함께, 하기 특허 문헌 1에 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 평성5-107560호 공보
그러나, 상기 특허 문헌 1에 개시된 표시 장치는, 그 기판의 주면에서, 화소 선택용 및 주변 회로의 각각의 박막 트랜지스터의 게이트 전극을 형성한 후에, 그 기판의 주면에 상기 게이트 전극도 덮어, 우선, 실리콘 질화막을 형성하고 있다.
그리고, 상기 실리콘 질화막의 상면에 실리콘 산화막을 형성하고, 이 실리콘 산화막을 선택 에칭하여, 그 실리콘 산화막을 주변 회로의 형성 영역에서 잔존시키고 있다.
그리고, 상기 기판의 주면에 아몰퍼스 실리콘층을 형성하고, 이 아몰퍼스 실리콘층의 상기 주변 회로에서의 각 박막 트랜지스터의 반도체층의 형성 영역에 선택적으로 결정화를 행하여 다결정 실리콘막을 형성하도록 한 것이다.
이로부터, 상기 실리콘 산화막의 선택 에칭시에 있어서 그 실리콘 산화막 및 실리콘 질화막에 이물이 침입하거나 오염되거나 하는 문제점을 갖는 것이었다.
또한, 상기 특허 문헌 1에 개시된 표시 장치는, 상기 실리콘 산화막이 주변 회로의 형성 영역에 미쳐 형성되어 있는 것이라고 추정할 수 있고, 예를 들면 박막 트랜지스터의 게이트 전극과 드레인 전극(소스 전극)의 전기적 접속을 도모하는 경우에, 그 접속의 신뢰성이 부족해지는 문제점을 갖게 된다.
즉, 박막 트랜지스터의 게이트 전극과 드레인 전극(소스 전극)의 전기적 접속은, 적층된 실리콘 질화막과 실리콘 산화막에 각각 형성하는 쓰루홀을 통하여 형성되는 금속막에 의해 행하도록 되어 있다. 이 경우, 상기 쓰루홀을 형성할 때에, 상기 실리콘 질화막이 실리콘 산화의 하층에서 언더컷이 이루어지고, 그 쓰루홀의 측벽면에서 형성되는 단차에 의해, 상기 금속막에 단 끊김이 생기기 쉬워진다.
본 발명의 목적은, 게이트 절연막에 이물의 침입 혹은 오염을 회피시킨 박막 트랜지스터를 구비하는 표시 장치를 제공하는 데에 있다.
본 발명의 목적은, 쓰루홀을 통한 전기적 접속에 신뢰성을 향상시킨 표시 장치를 제공하는 데에 있다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
(1) 본 발명에 따른 표시 장치는, 예를 들면, 기판에 박막 트랜지스터가 형성된 표시 장치로서,
상기 박막 트랜지스터로서, 상기 기판 상에 게이트 전극을 덮어 형성되는 실 리콘 질화막에 선택적으로 형성된 실리콘 산화막을 구비하고,
적어도 상기 실리콘 산화막의 상면에 형성된 의사 단결정층 혹은 다결정층을 포함하는 반도체층을 구비하고,
상기 반도체층의 상면에 컨택트층을 개재하여 드레인 전극 및 소스 전극이 형성되어 구성되고,
상기 의사 단결정층 혹은 다결정층은 아몰퍼스 실리콘층의 결정화에 의해 형성되어 있음과 함께, 그 둘레측 벽면은 그 하층의 상기 실리콘 산화막의 둘레측 벽면과 단차를 갖지 않고 연속된 구성으로 이루어지는 것을 포함하는 것을 특징으로 한다.
(2) 본 발명에 따른 표시 장치는, 예를 들면, 기판면에서, 표시 영역의 각 화소 및 상기 표시 영역의 주변 회로에 각각 박막 트랜지스터가 형성되고, (1)에 나타내는 구성의 박막 트랜지스터는, 상기 주변 회로에 형성되는 박막 트랜지스터인 것을 특징으로 한다.
(3) 본 발명에 따른 표시 장치는, 예를 들면, (2)의 구성을 전제로 하고, 표시 영역의 화소에 형성된 박막 트랜지스터는, 상기 기판 상에 게이트 전극을 덮어 형성되는 상기 실리콘 질화막과,
상기 실리콘 질화막의 상면에 형성된 아몰퍼스 실리콘층과,
상기 아몰퍼스 실리콘층의 상면에 컨택트층을 개재하여 형성된 드레인 전극 및 소스 전극을 구비하는 것을 특징으로 한다.
(4) 본 발명에 따른 표시 장치는, 예를 들면, 적(R), 녹(G), 청(B)을 담당하 는 각 화소에의 영상 신호의 공급을 시분할 구동에 의해 행하는 스위치 소자를 구비하는 표시 장치로서,
상기 스위치 소자는, (1)에 나타내는 박막 트랜지스터에 의해 구성되어 있는 것을 특징으로 한다.
(5) 본 발명에 따른 표시 장치의 제조 방법은, 예를 들면, 표시 장치의 기판 상에, 게이트 전극을 덮어 형성되는 실리콘 질화막에 선택적으로 형성된 실리콘 산화막을 구비하고,
적어도 상기 실리콘 산화막의 상면에 의사 단결정층 혹은 다결정층을 포함하는 반도체층을 구비하고,
상기 반도체층의 상면에 컨택트층을 개재하여 드레인 전극 및 소스 전극이 형성되어 구성되고,
상기 의사 단결정층 혹은 다결정층은 아몰퍼스 실리콘층의 결정화에 의해 형성된 박막 트랜지스터를 구비하는 것으로서,
상기 실리콘 질화막, 상기 실리콘 산화막, 및 상기 아몰퍼스 실리콘층을 순차적으로 연속하여 형성하는 공정과,
상기 아몰퍼스 실리콘층에 선택적으로 결정화하여 상기 의사 단결정층 혹은 다결정층을 형성하는 공정과,
상기 의사 단결정층 혹은 다결정층을 잔존시키고, 상기 아몰퍼스 실리콘층을 에칭할 때에, 그 아몰퍼스 실리콘층의 하층에 위치지어지는 실리콘 산화막도 에칭하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명은 이상의 구성에 한정되지 않고, 본 발명의 기술 사상을 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
이와 같이 구성한 표시 장치는, 게이트 절연막에 이물의 침입 혹은 오염을 회피시킨 박막 트랜지스터를 구비한 것을 얻을 수 있다.
또한, 이와 같이 구성한 표시 장치는, 쓰루홀을 통한 전기적 접속에 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 따른 표시 장치의 실시예를 도면을 이용하여 설명한다.
<표시 장치의 개략 구성>
도 2는, 본 발명에 따른 표시 장치를 예를 들면 액정 표시 장치를 예로 들어 도시한 개략 평면도이다.
도 2에서, 상기 액정 표시 장치는, 액정층을 개재시켜 대향 배치시킨 예를 들면 글래스로 이루어지는 기판 SUB1, SUB2를 엔벨로프로 하고, 그 액정층은 도시하지 않은 시일재에 의해 상기 기판 SUB1, SUB2 사이에 밀봉되어 있다.
예를 들면 기판 SUB1의 액정측의 면에는, 도면 중 x 방향으로 연장되어 y 방향으로 병설된 게이트 신호선 GL, 및 도면 중 y 방향으로 연장되어 x 방향으로 병설된 드레인 신호선 DL이 형성되어 있다.
그리고, 한쌍의 인접하는 게이트 신호선 GL과 한쌍의 인접하는 드레인 신호선 DL에 의해 둘러싸여진 영역을 화소 영역으로 하고, 이들 화소 영역의 매트릭스 형상으로 배치된 집합체로 액정 표시 영역 AR을 구성하도록 되어 있다.
게이트 신호선 GL은, 예를 들면 도면 중 좌측단에서 주사 신호 구동 회로 V에 접속되어 있다. 게이트 신호선 GL에는, 예를 들면 도면 중 상단으로부터 하단으로, 또한 상단으로 되돌아간다고 하는 순서로, 상기 주사 신호 구동 회로 V로부터의 주사 신호가 공급되도록 되어 있다.
드레인 신호선 DL은, 예를 들면 도면 중 하측단에서 영상 구동 회로 He에 접속되어 있다. 드레인 신호선 DL에는, 상기 주사 신호의 공급 타이밍에 맞추어, 상기 영상 구동 회로 He로부터의 영상 신호가 공급되도록 되어 있다.
또한, 상기 주사 신호 구동 회로 V 및 영상 신호 구동 회로 He는, 각각 복수의 박막 트랜지스터 THT1을 구비하는 회로로 구성되어 있다.
또한, 상기 화소 영역에는, 도면 중 실선 틀 α 내를 확대하여 도시한 도면 A에 도시하는 바와 같이, 게이트 신호선 GL로부터의 주사 신호의 공급에 의해 온되는 박막 트랜지스터 TFT2와, 이 온된 박막 트랜지스터 TFT2를 통하여 드레인 신호선 DL로부터의 영상 신호가 공급되는 화소 전극 PX와, 이 화소 전극 PX와 그 화소 전극 PX에 인접하는 게이트 신호선 GL로서 상기 박막 트랜지스터 TFT2를 구동시키는 게이트 신호선이 아닌 쪽의 게이트 신호선 GL과의 사이에 접속되는 용량 소자 Cadd를 구비하여 구성되어 있다.
상기 화소 전극 PX는, 예를 들면 기판 SUB2의 액정측의 면에 각 화소 영역에 공통으로 형성된 대향 전극(도시하지 않음)과의 사이에 전계를 생기게 하도록 되어 있다.
이와 같이 구성되는 액정 표시 장치는, 기판 SUB1 상의 구성의 제조에서, 상기 주사 신호 구동 회로 V 및 영상 신호 구동 회로 He는 화소 영역의 구성과 병행하여 형성되는 것이 통상으로 되어 있고, 이에 의해, 상기 박막 트랜지스터 TFT1과 박막 트랜지스터 TFT2도 병행하여 형성되게 된다.
여기에서, 이 실시예에서는, 상기 주사 신호 구동 회로 V 및 영상 신호 구동 회로 He에서 형성되는 박막 트랜지스터 THT1과, 화소 영역에 형성되는 박막 트랜지스터 TFT2는, 그들의 게이트 절연막과 반도체층에 재료 및 구성의 상이함을 갖고, 이로부터, 전자의 박막 트랜지스터에서는 TFT1의 부호를 붙이고, 후자의 박막 트랜지스터에서는 TFT2의 부호를 붙여 구별을 도모하고 있다.
<반도체 장치의 구성>
도 1은, 본 발명에 따른 표시 장치에 형성되는 박막 트랜지스터의 일 실시예를 도시하는 구성도이다.
도 1에서, 도면 중 좌측에 묘화되어 있는 박막 트랜지스터 TFT1은, 상기 주사 신호 구동 회로 V 혹은 영상 신호 구동 회로 He 등의 주변 회로에 형성되는 박막 트랜지스터이며, 그 반도체층은 아몰퍼스 실리콘층을 예를 들면 의사 단결정화시킨 의사 단결정층(도면 중 부호(4a)로 나타냄)을 포함하여 구성되어 있다. 또한, 도면 중 우측에 묘화되어 있는 박막 트랜지스터 TFT2는, 화소 영역에 형성되는 박막 트랜지스터이며, 그 반도체층은 아몰퍼스 실리콘층(도면 중 부호(5)로 나타냄)에 의해 구성된 것으로 되어 있다.
박막 트랜지스터 TFT1은 다음과 같이 하여 구성되어 있다. 즉, 예를 들면 글래스 등으로 이루어지는 기판 SUB1의 표면에, 게이트 전극 GT1이 형성되고, 이 게이트 전극 GT1을 덮도록 하여 실리콘 질화막(SiN막)(2)이 형성되어 있다. 이 실리콘 질화막(2)은 박막 트랜지스터 TFT2의 형성 영역에까지 미쳐 형성된 막으로 되어 있다.
상기 실리콘 질화막(2)의 상면에는, 상기 게이트 전극 GT1을 걸치도록 하여 실리콘 산화막(SiO2막)(3)이 선택적으로 형성되고, 또한 이 실리콘 산화막(3)의 상면에 중첩되어 아몰퍼스 실리콘층(도 3에서 부호(4)로 나타냄)을 예를 들면 의사 단결정화시킨 의사 단결정층(4a)이 형성되어 있다. 여기에서, 상기 실리콘 산화막(3)과 의사 단결정층(4a)의 주변에서의 각 측벽면(도면 중 화살표 Q로 나타냄)은 연속하여 형성되고, 단차가 없는 구성으로 되어 있다. 이것은, 상기 실리콘 산화막(3)은 의사 단결정층(4a)의 하층에만 형성되고, 평면적으로 그 이상 외측으로 연장되어 있지 않은 것을 의미하는데, 이 효과에 대해서는 후술한다.
그리고, 상기 의사 단결정층(4a)에 적층되어 섬 형상의 아몰퍼스 실리콘층(5)이 형성되어 있다.
상기 아몰퍼스 실리콘층(5)의 상면에는, 평면적으로 보았을 경우, 선단부에서 상기 게이트 전극 GT1과 중첩하고, 서로 이격되어 배치되는 드레인 전극 DT와 소스 전극 ST가, 그 드레인 전극 DT와 상기 아몰퍼스 실리콘층(5)의 계면에 고농도 n형 아몰퍼스 실리콘층(7)(도면 중 부호(7a)로 나타냄)을, 그 소스 전극 ST와 상기 아몰퍼스 실리콘층(5)의 계면에 고농도 n형 아몰퍼스 실리콘층(7)(도면 중 부 호(7b)로 나타냄)을 개재시켜, 형성되어 있다.
그리고, 이와 같이 형성된 박막 트랜지스터 TFT1의 상면에는 실리콘 질화막(8)이 덮어져 있다. 이 실리콘 질화막(8)은 박막 트랜지스터 TFT2의 형성 영역에까지 미쳐 형성된 막으로 되어 있다.
한편, 박막 트랜지스터 TFT2는 다음과 같이 하여 구성되어 있다. 상기 글래스 기판 SUB1의 표면에, 게이트 전극 GT2가 형성되고, 이 게이트 전극 GT2를 덮도록 하여 상기 실리콘 질화막(SiN막)(2)이 형성되어 있다.
상기 실리콘 질화막(2)의 상면에는, 상기 게이트 전극 GT2를 걸치도록 하여 상기 아몰퍼스 실리콘층(5)이 섬 형상으로 형성되어 있다.
상기 아몰퍼스 실리콘층(5)의 상면에는, 평면적으로 보았을 경우, 선단부에서 상기 게이트 전극 GT2와 중첩하고, 서로 이격되어 배치되는 드레인 전극 DT2와 소스 전극 ST2가, 그 드레인 전극 DT2와 상기 아몰퍼스 실리콘층(5)의 계면에 고농도 n형 아몰퍼스 실리콘층(7)(도면 중 부호(7c)로 나타냄)을, 그 소스 전극 ST2와 상기 아몰퍼스 실리콘층(5)의 계면에 고농도 n형 아몰퍼스 실리콘층(7)(도면 중 부호(7d)로 나타냄)을 개재시켜, 형성되어 있다.
그리고, 이와 같이 형성된 박막 트랜지스터 TFT1의 상면에는 상기 실리콘 질화막(8)이 덮어져 있다.
또한, 도 1에 도시한 박막 트랜지스터 TFT1에서의 의사 단결정층(4a)은, 이 대신에 다결정층으로 하여도 된다. 마찬가지의 특성이 얻어지기 때문이다.
또한, 박막 트랜지스터 TFT1에서 상기 의사 단결정층(4a)에 아몰퍼스 실리콘 층(5)을 적층시킨 구성으로 한 것이지만, 그 아몰퍼스 실리콘층(5)을 형성하지 않는 구성으로 하여도 된다.
<반도체 장치의 제조 방법>
도 3 및 도 4는, 도 1에 도시한 박막 트랜지스터 TFT1, TFT2의 제조 방법의 일 실시예를 도시하는 공정도이다. 도면 중 좌측이 박막 트랜지스터 TFT1의 형성 영역을, 우측이 박막 트랜지스터 TFT2의 형성 영역을 나타내고 있다. 이하, 공정순으로 설명한다.
공정 1. (도 3a)
예를 들면 글래스로 이루어지는 기판 SUB1을 준비하고, 이 기판 SUB1의 한쪽의 표면에 스퍼터링법을 이용하여 예를 들면 MoW 등의 금속막을 50nm∼150nm로 형성한다. 그 후, 포토리소그래피 기술에 의한 선택 에칭법을 이용하여 게이트 전극 GT1, GT2를 형성한다.
공정 2. (도 3b)
상기 기판(1)의 표면에, 상기 게이트 전극 GT1, GT2도 덮어, 실리콘 질화막(SiN막)(2)을 약 300nm로 형성한다. 계속해서, 실리콘 산화막(SiO2막)(3)을 약 25nm로 형성한다. 또한, 아몰퍼스 실리콘층(a-Si막)(4)을 50∼150nm로 형성한다.
이들 실리콘 질화막(2), 실리콘 산화막(3), 및 아몰퍼스 실리콘층(4)의 각각의 성막은, 예를 들면 CVD(Chemical Vapor Deposition) 장치를 이용하여 연속하여 행한다. 이와 같이 동일한 장치를 이용하여, 실리콘 질화막(2), 실리콘 산화 막(3), 및 아몰퍼스 실리콘층(4)을 연속하여 형성함으로써, 이들 각 막의 계면, 막 내에의 이물의 침입 혹은 오염을 대폭 저감할 수 있는 효과를 발휘한다.
공정 3. (도 3c)
상기 아몰퍼스 실리콘층(4)의 형성 영역에서, 주변 회로의 박막 트랜지스터 TFT1의 반도체층의 형성 영역에 상당하는 개소에, 예를 들면 의사 단결정화 기술을 이용하여, 레이저 어닐링을 선택적으로 행함으로써, 상기 아몰퍼스 실리콘층(4)을 개질시킨 의사 단결정층(4a)을 형성한다.
이 경우, 다른 실시예로서, 상기 의사 단결정층(4a)으로 개질하는 것에 한정되지 않고, 다결정화시킨 다결정층을 형성하도록 하여도 된다.
공정 4. (도 3d)
상기 아몰퍼스 실리콘층(4)(의사 단결정층(4a)도 포함함) 상의 전역에 포토레지스트막(도시하지 않음)을 형성하고, 포토리소그래피 기술에 의해, 상기 의사 단결정층(4a) 상의 포토레지스트막만을 잔존시키고, 다른 영역에서의 포토레지스트막을 제거한다.
다음으로, 잔존된 포토레지스트막을 마스크로 하고, 그 마스크로부터 노출되는 상기 아몰퍼스 실리콘층(4)(의사 단결정층(4a)은 포함하지 않음)을 예를 들면 드라이 에칭한다. 또한, 상기 마스크로부터 노출된 실리콘 산화막(3)을 드라이 에칭 혹은 웨트 에칭한다.
그리고, 상기 잔존하는 포토레지스트막을 예를 들면 산소 플라즈마에 의한 애싱에 의해, 혹은 박리제에 의해 제거한다.
이와 같이 함으로써, 주변 회로의 형성 영역에는, 이 영역에 형성되는 박막 트랜지스터(의사 단결정층(4a)을 반도체층으로 함)의 게이트 절연막으로 되는 실리콘 산화막(3)이 형성된 채로 된다. 한편, 화소의 형성 영역에는, 박막 트랜지스터 TFT2(a-Si를 반도체층으로 함)의 게이트 절연막으로 되는 실리콘 질화막(2)이 노출되게 된다.
공정 5. (도 3e)
기판(1)의 표면에, 아몰퍼스 실리콘층(a-Si막)(5)을 약 150nm로 형성하고, 계속해서 고농도 n형 아몰퍼스 실리콘층(a-Si막)(7)을 20∼50nm로 형성한다.
이들 아몰퍼스 실리콘층(5) 및 고농도 n형 아몰퍼스 실리콘층(7)의 각각의 성막은, 예를 들면 CVD(Chemical Vapor Deposition) 장치를 이용하여 연속하여 행한다.
공정 6. (도 4a)
아몰퍼스 실리콘층(5) 및 고농도 n형 아몰퍼스 실리콘층(7)의 적층체를, 포토리소그래피 기술에 의한 에칭법에 의해, 각 박막 트랜지스터 TFT의 반도체층 형성 영역에 잔존시키고, 다른 영역에서 제거한다.
이에 의해, 주변 회로에서의 박막 트랜지스터 TFT1의 부분에는, 상기 의사 단결정층(4a) 상에 아몰퍼스 실리콘층(5) 및 고농도 n형 아몰퍼스 실리콘층(7)이 순차적으로 적층되어 구성되게 된다.
공정 7. (도 4b)
기판(1)의 표면에, 예를 들면 Al을 주재료로서 함유하는 금속막을 형성하고, 포토리소그래피 기술에 의한 선택 에칭에 의해, 주변 회로의 형성 영역에서의 박막 트랜지스터 TFT1의 드레인 전극 DT1 및 소스 전극 ST1을 형성함과 함께, 화소 영역에서의 박막 트랜지스터 TFT2의 드레인 전극 DT2 및 소스 전극 ST2를 형성한다.
또한, 각 박막 트랜지스터 TFT1, TFT2의 드레인 전극 DT1, DT2 및 소스 전극 ST1, ST2 사이의 각각의 고농도 n형 아몰퍼스 실리콘층(7)을 오버 에칭하고, 그 하층의 아몰퍼스 실리콘층(5)을 충분히 노출시킨다. 이에 의해, 상기 고농도 n형 아몰퍼스 실리콘층(7)은 드레인 전극 DT1, DT2와 아몰퍼스 실리콘층(5)의 사이, 소스 전극 ST1, ST2와 아몰퍼스 실리콘층(5)의 사이에 형성(각각, 부호 7a, 7c, 7b, 7d로 나타냄)되어 컨택트층으로서 기능하게 된다.
공정 8. (도 4c)
그리고, 글래스 기판(1)의 표면에 예를 들면 CVD 방법을 이용하여 실리콘 질화막(SiN막)(8)을 형성한다. 이 실리콘 질화막(8)은 각 박막 트랜지스터 TFT를 덮어 형성되고, 예를 들면 보호막으로서 기능하게 되어 있다.
<종래 구성과의 비교>
도 5, 6은, 종래에서의 박막 트랜지스터 TFT1, TFT2의 제조 방법의 일례를 도시한 공정도로서, 도 3, 4와 대응시켜 그린 도면으로 되어 있다. 도 5, 6에 나타내는 재료에서 도 3, 4와 동일 부호의 것은, 도 3, 4에 나타낸 재료와 동일한 것을 나타내고 있다.
이 때문에, 도 5, 6의 설명에 있어서는, 도 3, 4와 다른 구성만의 설명에 그치고, 도 3, 4와 동일한 구성에 대하여 설명을 생략한다.
우선, 도 5b에 도시하는 바와 같이, 실리콘 질화막(2)의 형성 후에, 실리콘 산화막(3)을 형성하고, 이 실리콘 산화막(3)을 선택적으로 제거하여, 예를 들면 주변 회로의 형성 영역에 그 실리콘 산화막(3)을 잔존시키도록 하고 있다.
그리고, 그 후에, 아몰퍼스 실리콘층(4)을 성막하고, 주변 회로의 박막 트랜지스터 TFT1의 반도체층의 형성 영역에 상당하는 개소에, 레이저 어닐링을 선택적으로 행함으로써, 상기 아몰퍼스 실리콘층(5)을 개질시킨 의사 단결정층(4a)을 형성하도록 하고 있다.
이로부터, 실리콘 질화막(2), 실리콘 산화막(3), 및 아몰퍼스 실리콘층(4)의 각 성막의 도중에, 실리콘 산화막(3)의 선택 에칭의 공정도 이루어지고, 이에 의해, 예를 들면 동일한 CVD 장치에 의한 연속 성막이 이루어지고 있지 않은 것을 알 수 있다.
이에 대하여, 본 실시예에서는, 도 3b에 도시하는 바와 같이 실리콘 질화막(2), 실리콘 산화막(3), 및 아몰퍼스 실리콘층(4)의 각 성막은 연속하여 행해지고, 예를 들면 동일한 CVD 장치에 의해 성막이 가능하며, 각 막에, 혹은 막의 계면에 이물의 침입 혹은 오염이 생기는 일이 없어, 전기적으로 신뢰성이 있는 게이트 절연막을 형성할 수 있다.
또한, 도 6a에 도시하는 바와 같이, 아몰퍼스 실리콘층(5)을 성막한 후에, 이 아몰퍼스 실리콘층(5)을 각 박막 트랜지스터마다 섬 형상으로 되도록 선택 에칭하고 있다.
이 경우, 주변 회로에 구비되는 박막 트랜지스터 TFT1에서는, 상기 아몰퍼스 실리콘층(5)을 그 하층의 아몰퍼스 실리콘층(4)과 함께 선택 에칭하고 있지만, 그 아몰퍼스 실리콘층(4)의 하층의 실리콘 산화막(3)은 에칭하지 않도록 되어 있다.
이 때문에, 상기 실리콘 산화막(3)은, 박막 트랜지스터 TFT1의 반도체층(의사 단결정층(4a), 아몰퍼스 실리콘층(5))으로부터 비어져 나와 형성되고, 예를 들면 주변 회로의 형성 영역에 걸쳐 형성되어 있게 된다.
이로부터, 각각의 박막 트랜지스터 TFT1에서, 예를 들면 게이트 전극 GT1과 드레인 전극 DT1(혹은 소스 전극 ST1)의 쓰루홀을 통한 접속을 도모하는 경우, 실리콘 질화막(2)과 실리콘 산화막(3)의 순차 적층체에 상기 쓰루홀을 형성하게 된다.
이 경우, 실리콘 질화막(2)과 실리콘 산화막(3)의 순차 적층체에 상기 쓰루홀을 형성하였을 때에, 그 단면도인 도 7에 도시하는 바와 같이, 실리콘 질화막(2)은 실리콘 산화막(3)의 하방에서 언더컷되도록 된다. 바꾸어 말하면, 실리콘 질화막(2)에 형성되는 쓰루홀의 내벽면은, 실리콘 산화막(3)에 형성되는 쓰루홀의 내벽면보다도 오버 에칭되게 된다.
이 때문에, 이러한 쓰루홀을 통하여, 금속막에 의한 배선을 형성하는 경우, 그 쓰루홀의 내벽면에서 그 금속막의 단 끊김이 생기기 쉬운 구성으로 되는 것을 피할 수 없다.
이에 대하여 본 실시예는, 도 4a에 도시하는 바와 같이, 주변 회로의 형성 영역에서 실리콘 산화막(3)이 형성되어 있는 부분은 각 박막 트랜지스터 TFT1의 반도체층(의사 단결정층(4a), 아몰퍼스 실리콘층(5))의 하층에만 형성되어 있기 때문 에, 전술한 바와 같이 예를 들면 게이트 전극 GT1과 드레인 전극 DT1(혹은 소스 전극 ST1)의 쓰루홀의 형성 개소에 상기 실리콘 산화막(3)이 형성되어 있는 일은 없고, 실리콘 질화막(2)으로만 된다. 이 때문에, 그 쓰루홀의 내벽면은 단차가 없는 연속된 면으로서 형성되는 효과를 발휘한다.
<다른 실시예>
전술한 실시예에서는, 아몰퍼스 실리콘층을 의사 단결정화시킨 반도체층을 갖는 박막 트랜지스터 TFT1을, 화소를 구동시키는 주변 회로에 조립시키도록 구성한 것이다.
그러나, 적(R), 녹(G), 청(B)의 각각을 담당하는 화소에 드레인 신호선 DL을 통하여 영상 신호를 공급할 때에, 그 공급을 시분할로 행하기 위한 시분할용 스위치 SW(R), SW(G), SW(B)를 조립시킨 표시 장치에 있어서, 이 시분할용 스위치 SW(R), SW(G), SW(B)에 상기 박막 트랜지스터 TFT1을 적용시키도록 하여도 된다.
도 8은, 표시 영역 AR의 예를 들면 도면 중 하측에 상기 분할용 스위치 SW(R), SW(G), SW(B)가 배치되어 있는 표시 장치의 개략을 나타낸 평면도이다.
표시 영역 AR에서의 각 화소에서, 예를 들면, 도면 중 y 방향으로 병설되는 각 화소는 공통의 색을 담당하고, 도면 중 좌측으로부터 우측에 걸쳐 적(R), 녹(G), 청(B)을 담당하고, 이것을 순차 반복하도록 되어 있는 것으로 한다.
도면 중 적(R)을 담당하는 화소에 공통인 드레인 신호선 DL(도면 중 DL(R)로 나타냄)에는 시분할 스위치 SW(R)을 통하여 드레인 신호선 DLc로부터 영상 신호가 공급되도록 되어 있다. 또한, 도면 중 녹(G)을 담당하는 화소에 공통인 드레인 신 호선 DL(도면 중 DL(G)로 나타냄)에는 시분할 스위치 SW(G)를 통하여 드레인 신호선 DLc으로부터 영상 신호가 공급되도록 되어 있다. 또한, 도면 중 청(B)을 담당하는 화소에 공통인 드레인 신호선 DL(도면 중 DL(B)로 나타냄)에는 시분할 스위치 SW(B)를 통하여 드레인 신호선 DLc로부터 영상 신호가 공급되도록 되어 있다.
상기 시분할 스위치 SW(R), SW(G), SW(B)는, 그들 게이트 전극에 신호를 공급함으로써, 예를 들면 그 순번에서 온이 교체되도록 되어 있고, 그 온의 타이밍에 맞추어, 드레인 신호선 DLc를 통하여 영상 신호가, 대응하는 각 드레인 신호선 DL에 공급되도록 되어 있다.
이와 같이 구성되는 표시 장치는, 영상 신호 구동 회로(도 2 참조)로부터 1개의 드레인 신호선 DLc를 통하여, 3개의 각 드레인 신호선 DL에 영상 신호를 공급할 수 있는 구성으로 할 수 있게 된다.
전술한 각 실시예는 각각 단독으로, 혹은 조합하여 이용하여도 된다. 각각의 실시예에서의 효과를 단독으로 혹은 상승하여 발휘할 수 있기 때문이다.
도 1은 본 발명에 따른 표시 장치의 기판에 형성되어 있는 박막 트랜지스터의 일 실시예를 도시하는 단면도.
도 2는 본 발명에 따른 표시 장치의 일 실시예를 도시하는 개략 구성도.
도 3a 내지 도 3e는 본 발명에 따른 표시 장치의 기판에 형성되어 있는 박막 트랜지스터의 제조 방법의 일 실시예를 도시하는 공정도로서, 도 4와 함께 전체 공정을 도시한 도면.
도 4a 내지 도 4c는, 본 발명에 따른 표시 장치의 기판에 형성되어 있는 박막 트랜지스터의 제조 방법의 일 실시예를 도시하는 공정도로서, 도 3과 함께 전체 공정을 도시한 도면.
도 5a 내지 도 5d는 종래의 표시 장치의 기판에 형성되어 있는 박막 트랜지스터의 제조 방법의 일례를 도시하는 공정도로서, 도 6과 함께 전체 공정을 도시한 도면.
도 6a 내지 도 6c는 종래의 표시 장치의 기판에 형성되어 있는 박막 트랜지스터의 제조 방법의 일례를 도시하는 공정도로서, 도 5와 함께 전체 공정을 도시한 도면.
도 7은 종래의 표시 장치의 문제점을 도시하는 설명도.
도 8은 본 발명에 따른 표시 장치의 다른 실시예를 도시하는 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판
2: 실리콘 질화막
3: 실리콘 산화막
4: 아몰퍼스 실리콘층

Claims (5)

  1. 기판에 박막 트랜지스터가 형성된 표시 장치로서,
    상기 박막 트랜지스터로서, 상기 기판 상에 게이트 전극을 덮어 형성되는 실리콘 질화막과, 상기 실리콘 질화막 상에, 선택적으로 또한 섬 형상으로 형성된 실리콘 산화막을 포함하고,
    적어도 상기 실리콘 산화막의 상면에 형성된 의사 단결정층 혹은 다결정층을 포함하는 반도체층을 포함하고,
    상기 반도체층의 상면에 컨택트층을 개재하여 드레인 전극 및 소스 전극이 형성되어 구성되고,
    상기 의사 단결정층 혹은 다결정층은 아몰퍼스 실리콘층의 결정화에 의해 형성되어 있음과 함께, 그 둘레측 벽면은 그 아래층의 상기 실리콘 산화막의 둘레측 벽면과 단차를 갖지 않고 연속된 구성으로 이루어지는 것을 포함하고,
    상기 의사 단결정층 혹은 다결정층의 상기 둘레측 벽면과 상기 실리콘 산화막의 상기 둘레측 벽면은, 평면적으로 보아, 상기 실리콘 질화막 상에 위치하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서,
    기판면에서, 표시 영역의 각 화소 및 상기 표시 영역의 주변 회로에 각각 박막 트랜지스터가 형성되고,
    제1항의 박막 트랜지스터는, 상기 주변 회로에 형성되는 박막 트랜지스터인 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서,
    상기 표시 영역의 화소에 형성된 박막 트랜지스터는, 상기 기판 상에 게이트 전극을 덮어 형성되는 상기 실리콘 질화막과,
    상기 실리콘 질화막의 상면에 형성된 아몰퍼스 실리콘층과,
    상기 아몰퍼스 실리콘층의 상면에 컨택트층을 개재하여 형성된 드레인 전극 및 소스 전극을 포함하는 것을 특징으로 하는 표시 장치.
  4. 제1항에 있어서,
    적(R), 녹(G), 청(B)을 담당하는 각 화소에의 영상 신호의 공급을 시분할 구동에 의해 행하는 스위치 소자를 포함하는 표시 장치이며,
    상기 스위치 소자는, 제1항의 박막 트랜지스터에 의해 구성되어 있는 것을 특징으로 하는 표시 장치.
  5. 표시 장치의 기판 상에, 게이트 전극을 덮어 형성되는 실리콘 질화막과, 상기 실리콘 질화막 상에, 선택적으로 또한 섬 형상으로 형성된 실리콘 산화막을 포함하고,
    적어도 상기 실리콘 산화막의 상면에 의사 단결정층 혹은 다결정층을 포함하는 반도체층을 포함하고,
    상기 반도체층의 상면에 컨택트층을 개재하여 드레인 전극 및 소스 전극이 형성되어 구성되고,
    상기 의사 단결정층 혹은 다결정층은 아몰퍼스 실리콘층의 결정화에 의해 형성된 박막 트랜지스터를 포함하는 것이며,
    상기 실리콘 질화막, 상기 실리콘 산화막, 및 상기 아몰퍼스 실리콘층을 순차적으로 연속하여 형성하는 공정과,
    상기 아몰퍼스 실리콘층에 선택적으로 결정화하여 상기 의사 단결정층 혹은 다결정층을 형성하는 공정과,
    상기 의사 단결정층 혹은 다결정층을 잔존시키고, 상기 아몰퍼스 실리콘층을 에칭할 때에, 그 아몰퍼스 실리콘층의 아래층에 위치지어지는 실리콘 산화막도 에칭하는 공정
    을 포함하고,
    상기 에칭하는 공정에서, 상기 실리콘 질화막은 에칭되지 않는 것을 특징으로 하는 표시 장치의 제조 방법.
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