JP5202254B2 - 表示装置および表示装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 12
- 239000010408 film Substances 0.000 claims description 186
- 239000000758 substrate Substances 0.000 claims description 82
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- 239000010409 thin film Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 238000013459 approach Methods 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000011521 glass Substances 0.000 description 28
- 239000010410 layer Substances 0.000 description 27
- 239000004065 semiconductor Substances 0.000 description 25
- 239000011347 resin Substances 0.000 description 22
- 229920005989 resin Polymers 0.000 description 22
- 238000000034 method Methods 0.000 description 21
- 238000005530 etching Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
- H10K77/10—Substrates, e.g. flexible substrates
- H10K77/111—Flexible substrates
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Liquid Crystal (AREA)
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Description
本発明は表示装置および表示装置の製造方法に関し、詳しくは、フレキシブルな表示装置およびその表示装置の製造方法に関する。
近年、フレキシブルな（可曲性のある）表示装置の開発が盛んに行われている。フレキシブルな表示装置を製造する方法の一つとして、ＴＦＴアレイを可曲性のある樹脂基板上に直接形成することが考えられる。しかし樹脂基板は耐熱性に難があるためガラス基板を用いたＴＦＴアレイ形成プロセスを樹脂基板に適用することは難しい。そこで、耐熱性の高いガラス基板上にＴＦＴアレイを形成した後にガラス基板を除去またはガラスの薄膜を残し、ＴＦＴアレイを樹脂基板に接着する、いわゆる転写技術によってフレキシブルな表示装置を製造することが行われている。ＴＦＴアレイが接着された樹脂基板上には、ガラス基板上に窒化シリコンや酸化シリコンによって形成された下地膜と、その上に形成された薄膜トランジスタなどのスイッチ素子を含む回路とが配置されている。
ガラス基板上に形成され、樹脂基板等の可曲性のある基板に転写される下地膜は、一般的にはガラス基板からの汚染を防止するために緻密で硬い膜となっており、プラスチック基板の変形により亀裂が生じやすく、可曲性の向上に限界があった。
本発明は上記課題に鑑みてなされたものであって、その目的は、可曲性を有する基板上に下地膜が形成された表示装置の可曲性を向上させることにある。
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
の通りである。
本発明にかかる表示装置は、画素電極を有する複数の画素と、前記画素電極の各々に接続されたスイッチ素子とを有する基板を含み、前記基板は、可曲性の絶縁基板と、前記絶縁基板上に設けられ互いに離間した複数の絶縁膜を含む第１の絶縁層とを含み、前記スイッチ素子は、前記各絶縁膜のいずれかの上に形成されていることを特徴とする。
また、本発明の一態様では、前記各絶縁膜は、窒化シリコンまたは酸化シリコンを含んでもよい。
また、本発明の一態様では、前記スイッチ素子は、薄膜トランジスタであってもよい。
また、本発明の一態様では、前記絶縁膜各々は、前記スイッチ素子の各々に対応して形成されていてもよい。
また、本発明の一態様では、前記絶縁膜のうち少なくとも一つの上層には、複数の前記スイッチ素子が形成されていてもよい。
また、本発明の一態様では、前記絶縁膜のうち少なくとも一つの上層には、所定方向の列に配置された複数の前記スイッチ素子が形成されていてもよい。
また、本発明の一態様では、前記各絶縁膜の側壁は前記絶縁基板に近付くにつれて広がるテーパー形状に成形されていてもよい。
また、本発明の一態様では、前記各絶縁膜の上には、前記スイッチ素子に接続する電極が形成され、前記複数の絶縁膜の間には前記電極に接続された配線が設けられていてもよい。
また、本発明の一態様では、前記配線は有機導電膜により形成されていてもよい。
また、本発明の一態様では、前記配線は金属薄膜により形成されていてもよい。
また、本発明の一態様では、前記配線の下層には、有機平坦化膜が形成されていてもよい。
本発明にかかる表示装置の製造方法は、ガラス基板上に絶縁層を形成する工程と、前記絶縁層をパターニングして互いに離間する複数の絶縁膜を形成する工程と、前記各絶縁膜のいずれかの上にそれぞれ設けられる複数のスイッチ素子を形成する工程と、前記ガラス基板を除去または薄膜化する工程と、前記絶縁層および前記スイッチ素子を可曲性のある絶縁基板上に接着する工程と、を含むことを特徴とする。
本発明によれば、可曲性を有する基板上に下地膜が形成された表示装置の可曲性を向上させることができる。
以下、本発明の実施形態の例について図面に基づき詳細に説明する。本実施形態にかかる表示装置は、ＴＮ（Twisted Nematic）方式の液晶表示装置であって、ＴＦＴアレイ基板と、当該ＴＦＴアレイ基板と対向し、カラーフィルタおよび対向電極が設けられたカラーフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、を含んで構成される。ＴＦＴアレイ基板及びカラーフィルタ基板は、いずれもフレキシブルな（可曲性のある）樹脂基板である。
図１は、本発明の実施形態に係る表示装置の表示領域部分の等価回路を示す回路図である。アレイ基板の表示領域では、多数のゲート信号線ＧＬが互いに並んで横方向に延びており、その先は図示しないゲート信号線駆動回路に接続されている。また、多数の映像信号線ＤＬも互いに並んで縦方向に延びており、その先は図示しない映像信号線駆動回路に接続されている。そして、これらのゲート信号線ＧＬ及び映像信号線ＤＬにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となっている。各画素領域は表示される画素に対応し、その画素領域には画素回路が形成されている。本図では画素回路は６つのみ示しているが、実際には表示されるピクセル数の３倍の数の画素回路が配置されている。３倍となるのは、ＲＧＢのサブピクセルごとに画素回路が存在するためである。
ゲート信号線ＧＬと映像信号線ＤＬとが交差する箇所に対応してスイッチ素子ＳＷが配置されている。スイッチ素子ＳＷはいわゆるマルチゲート構造をもつ薄膜トランジスタであり、二つのトランジスタのゲート電極同士が接続されてスイッチ素子ＳＷのゲート電極となり、さらに一方のトランジスタのソース電極と他方のトランジスタのドレイン電極とが接続されており、接続されていないソース電極とドレイン電極がそれぞれスイッチ素子ＳＷのソース電極とドレイン電極になる。スイッチ素子ＳＷのゲート電極はゲート信号線ＧＬに接続され、スイッチ素子ＳＷのドレイン電極は映像信号線ＤＬに接続されている。また、各画素回路には画素電極ＰＸが形成されており、画素電極ＰＸはスイッチ素子ＳＷのソース電極に接続されている。なお、液晶表示装置では駆動方式により、スイッチ素子ＳＷのソース電極とドレイン電極に印加される電圧の極性が適宜反転する。従って、スイッチ素子ＳＷのソース電極とドレイン電極は、印加される電圧の極性により定まるものであるが、ここでは便宜上ソース電極とドレイン電極を接続先によって定めて記載する。
以上の回路構成において、カラーフィルタ基板の対向電極に基準電圧を印加し、ゲート信号線ＧＬにゲート電圧を印加することにより、画素行が選択される。また、その選択のタイミングにおいて、各映像信号線ＤＬに映像信号を供給することにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極との間に映像信号の電圧に応じた強度の縦電界が発生し、この電界の強度に応じて液晶分子の配向が決まるようになっている。
図２は、本実施形態に係るＴＦＴアレイ基板の画素回路部分の一例を示す部分平面図である。本図では、説明の容易のため、導電性を有する層を中心に示しており、それらの層の間にある絶縁性の層は示していない。また、本図では左右及び上下に並んでいる画素回路のうち一つの画素回路と、それに隣接する画素回路の一部とを示している。
本図中央部には、矩形の画素電極ＰＸが配置されている。この画素電極ＰＸの左右にも一定間隔をおいて同じ形状の画素電極ＰＸが設けられており、図示しないが上下にも一定間隔をおいて画素電極ＰＸが設けられている。本図中央の画素電極ＰＸの左下にはこの画素電極ＰＸに対応して島状かつ矩形の下地膜ＵＬが設けられている。ここで、下地膜とは樹脂基板ＳＢＦ（製造時にはガラス基板）とスイッチ素子ＳＷとの間に窒化シリコン等で形成された絶縁性を有する膜であり、主にガラス基板上に薄膜トランジスタ等を形成する際に下層のガラス基板に含まれる不純物からの汚染を防ぐために形成される。特に多結晶シリコンを用いた薄膜トランジスタをスイッチ素子ＳＷとして用いる場合では、汚染によりトランジスタのチャネルの特性が変化してしまうため、この対策が必須となっている。
上述の下地膜ＵＬの左右には、この下地膜ＵＬと離間しかつ左右の画素電極ＰＸにそれぞれ対応する下地膜ＵＬが設けられている。また、本図中央の画素電極ＰＸの左上や右上にも、その上にある図示しない画素電極ＰＸに対応して、下地膜ＵＬが設けられている。本図中央の画素電極ＰＸとその左側の画素電極ＰＸとの間を上下方向に映像信号接続線ＤＣＬが延び、本図左下の下地膜ＵＬの上端部と左上の下地膜ＵＬの下端部に達している。なお同様に本図中央の画素電極ＰＸとその右側の画素電極ＰＸに挟まれた領域を上下方向に映像信号接続線ＤＣＬが延び、本図右下の下地膜ＵＬの上端部と本図右上の下地膜ＵＬの下端部に達している。
以下では下地膜ＵＬおよびその上に形成された回路の構造について述べる。下地膜ＵＬの上端部には、下地膜ＵＬの１つに対し２つの端子が並んでおり、左側の端子は上述の映像信号接続線ＤＣＬのうちの一本と接続されており、右側の端子は、例えばアルミニウムやアルミニウム合金からなる金属膜ＡＬに接続されている。金属膜ＡＬは画素電極ＰＸの下端部と平面的に重なるように設けられており、図示しないコンタクトホールを介して画素電極ＰＸと接続されている。従って、金属膜ＡＬは、スイッチ素子ＳＷと画素電極ＰＸとを電気的に接続している。ここで、左側の端子は下地膜ＵＬ上を上下方向に延びる映像信号線ＤＨＬの上端部である。映像信号線ＤＨＬの下端部も端子となっており、別の映像信号接続線ＤＣＬと接続されている。下地膜ＵＬの中央よりやや上側には左右方向にゲート信号線ＧＨＬが延びている。ゲート信号線ＧＨＬの右端は端子となっておりゲート接続線ＧＣＬに接続されている。ゲート接続線ＧＣＬは右隣の下地膜ＵＬの左端部で別のゲート信号線ＧＨＬに接続されている。またゲート信号線ＧＨＬの左端（下地膜ＵＬの左端の一部）も端子となっており別のゲート接続線ＧＣＬが接続されている。
下地膜ＵＬの上端部の右側の端子は半導体膜ＳＣの一部であり、半導体膜ＳＣは帯状に延びている。半導体膜ＳＣはその端子から下方向に延び、ゲート信号線ＧＨＬの下層を交差した後に図中左方向に曲がって直進し、映像信号線ＤＨＬの下層で上方向に向いて平面的に映像信号線ＤＨＬに隠れるように直進し、ゲート信号線ＧＨＬの下層を交差しさらに下地膜ＵＬの上端部まで延びている。半導体膜ＳＣはその上端部で映像信号線ＤＨＬの端子部分と接続されている。半導体膜ＳＣは、例えば主に多結晶シリコン（ｐ−Ｓｉ）又は微結晶シリコン（μｃ−Ｓｉ）で形成されている。ここで、微結晶シリコンとは、結晶粒径が１０ｎｍ以上１００ｎｍ程度以下の範囲にある結晶性のシリコンのことである。なお多結晶シリコンも結晶性のシリコンの一種である。また、半導体膜ＳＣは、アモルファスシリコン（ａ−Ｓｉ）で形成されてもよい。
ここで、ゲート信号線ＧＨＬ、半導体膜ＳＣ、映像信号線ＤＨＬの上端の金属部分および金属膜ＡＬはダブルゲート型の薄膜トランジスタからなるスイッチ素子ＳＷを構成している。この例における薄膜トランジスタはトップゲート型のトランジスタである。ゲート信号線ＧＨＬのうち半導体膜ＳＣと重なる部分はスイッチ素子ＳＷ（薄膜トランジスタ）のゲート電極であり、半導体膜ＳＣと映像信号線ＤＨＬとが接続する部分がスイッチ素子ＳＷのドレイン電極であり、半導体膜ＳＣと金属膜ＡＬとが接続する部分がスイッチ素子ＳＷのソース電極である。本図においては、ゲート信号線ＧＨＬおよびゲート接続線ＧＣＬは図１のゲート信号線ＧＬに、映像信号線ＤＨＬおよび映像信号接続線ＤＣＬは図１の映像信号線ＤＬにそれぞれ対応している。
次に、図３および図４を用いて本実施形態に係るＴＦＴアレイ基板の下地膜ＵＬ付近の層構造について説明する。図３は図２のＡ−Ａ切断線における断面図であり、図４は図２のＢ−Ｂ切断線における断面図である。可曲性および絶縁性のある樹脂基板ＳＢＦの上層に複数の下地膜ＵＬを含む層が形成されており、下地膜ＵＬの側壁はその側壁の上から下に向かうにつれせり出す形状（順テーパ形状）になっている。樹脂基板ＳＢＦ上の下地膜ＵＬが形成されない領域には有機樹脂を含む下平坦化膜ＦＬが形成されている。下平坦化膜ＦＬにより、下地膜ＵＬの縁部と樹脂基板ＳＢＦとの間の段差を埋めている。下地膜ＵＬの上層には半導体膜ＳＣが形成されている。半導体膜ＳＣの上方には、図３でみて下地膜ＵＬの右端の上から左端の上に延びるゲート信号線ＧＨＬが形成されている。ゲート信号線ＧＨＬと半導体膜ＳＣとの間にはゲート絶縁膜ＧＩが形成されている。ゲート絶縁膜ＧＩは下地膜ＵＬ中央部付近の上にのみ形成されており、半導体膜ＳＣをその端子付近を除いて覆っており、半導体膜ＳＣとゲート信号線ＧＨＬとを離間するように設けられている。
ゲート絶縁膜ＧＩが形成されていない図３の下地膜ＵＬの左右端の端子部分では、ゲート信号線ＧＨＬがその上面でゲート接続線ＧＣＬと接続されている。ゲート接続線ＧＣＬは下平坦化膜の上面に接して形成されており、それぞれ図３の左右方向に延びている。ゲート絶縁膜ＧＩおよびゲート信号線ＧＨＬを覆うように層間絶縁膜ＭＩが形成されている。層間絶縁膜ＭＩは、下地膜ＵＬの中央部付近にのみ形成されており、端子のある下地膜ＵＬの縁部には形成されていない。層間絶縁膜ＭＩの上方には図４でみて下地膜ＵＬの右端の上から左端の上に延びる映像信号線ＤＨＬが形成されている。図４の下地膜ＵＬの左右端の端子部分では、映像信号線ＤＨＬはその上面で映像信号接続線ＤＣＬと接続されている。映像信号接続線ＤＣＬは下平坦化膜の上面に接して形成されており、それぞれ図４の左右方向に延びている。また、図４の下地膜ＵＬの右端の端子部分（図２においては下地膜ＵＬの上端の右側の端子）では映像信号線ＤＨＬの下に重なるように半導体膜ＳＣが接しており、ここで電気的に接続されている。上述の構造の上には下地膜ＵＬと平面的に重なるか否かに関係なく有機樹脂を含む上平坦化膜ＦＵが設けられており、上面は平坦になっている。
次に、図５を用いて本実施形態に係るＴＦＴアレイ基板の画素電極ＰＸ付近の層構造について説明する。図５は図２のＣ−Ｃ切断線における断面図である。樹脂基板ＳＢＦの上には下平坦化膜ＦＬが形成され、その上には映像信号接続線ＤＣＬが形成されている。さらにその上層には上平坦化膜ＦＵが形成されており、その上面は平坦になっている。上平坦化膜ＦＵの上層には透明電極からなる画素電極ＰＸが形成されている。画素電極ＰＸは、例えば低温形成されたＩＴＯ（Indium Tin Oxide）により成膜されている。画素電極ＰＸは、映像信号接続線ＤＣＬや、図示しないゲート接続線ＧＣＬや下地膜ＵＬと平面的に見て重ならないように形成されている。さらに画素電極ＰＸの上層には、図示しない配向膜が形成されている。
上述のように最も硬い下地膜ＵＬを分離して設けることにより、表示装置の基板に外力が加わって変形する際や、曲げられた際に発生する下地膜ＵＬのクラックの発生を防止することができる。変形するのは下地膜ＵＬではなく比較的柔らかいその周辺領域であるからである。それにより、クラックに伴う配線の切断を防止することができ、表示装置の可曲性を向上させることができる。また、下地膜ＵＬの側壁を順テーパ形状にすることで、ゲート接続線ＧＣＬや映像信号接続線ＤＣＬの断線を抑制することができる。さらに下平坦化膜ＦＬにより、下地膜ＵＬの縁部分での段差を小さくすることができ、結果、ゲート接続線ＧＣＬや映像信号接続線ＤＣＬの断線を抑制することができる。なお、下平坦化膜ＦＬの形成は必須ではなく、この膜を設けない構成としてもよい。図３および図４には図示していないが、映像信号線ＤＨＬの層の上層かつ上平坦化膜ＦＵの下層に無機保護層を設けても良い。無機保護層は、例えば窒化シリコンで形成し、映像信号線ＤＨＬと層間絶縁膜ＭＩを覆うように下地膜ＵＬと平面的にみて重なる領域上に設けると良い。
図６Ａ〜図６Ｄは、本実施形態に係るＴＦＴアレイ基板の製造工程を示す図である。はじめに、ガラス基板ＳＢＧ上に例えば窒化シリコンをＣＶＤ法等で成膜し、下地膜ＵＬの元となる下地層ＵＬＬを形成する（図６Ａ）。次に、下地層ＵＬＬをホトリソグラフィおよびエッチングによりパターニングする（図６Ｂ）。すると、互いに離間する複数の下地膜ＵＬが形成される。この際、下地膜ＵＬの端部を順テーパ形状とするために、例えばハーフトーンマスクを用いて複数回のエッチングを行うと良い。具体的には、下地膜ＵＬの端に相当する領域のレジストの厚さが下地膜ＵＬ上の端以外に相当する領域の厚さより薄くなるようにホトリソグラフィし、エッチングした後にアッシングし、下地膜ＵＬの端を薄くエッチングすることによって順テーパ形状を有する下地膜ＵＬを形成できる。
次に、下地膜ＵＬが形成されたガラス基板ＳＢＧ上に半導体層を形成する。半導体層は具体的には、非晶質シリコンがＣＶＤ法によって成膜され、非晶質シリコン膜の脱水素処理などを行った後、エキシマレーザなどのレーザアニールなどによって多結晶シリコンへと結晶化されることで形成される。半導体層は、公知のリソグラフィ工程とエッチング工程を経て、図２や図３などに示す半導体膜ＳＣの形状などに加工される。半導体膜ＳＣにはリン（Ｐ）等の不純物を打ち込み、薄膜トランジスタのチャネル領域等を形成する。次に半導体膜ＳＣを被覆するようにゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩは、たとえば二酸化シリコン（ＳｉＯ２）であり、ＣＶＤ法などによって成膜される。ゲート絶縁膜ＧＩは、ホトリソグラフィおよびエッチングによりパターニングされ、下地膜ＵＬの縁部の上およびガラス基板ＳＢＧ上の下地膜ＵＬの形成されない領域の上には存在しない。
次に、ゲート信号線ＧＨＬとなる金属、例えばモリブデン、タングステン、タンタル等の高融点金属やその合金を成膜しホトリソグラフィおよびエッチングによりパターニングしゲート信号線ＧＨＬを形成する。そして、ゲート信号線ＧＨＬやゲート絶縁膜ＧＩを被覆するように層間絶縁膜ＭＩを形成する。層間絶縁膜ＭＩは例えば二酸化シリコン（ＳｉＯ２）であり、ＣＶＤ法などによって成膜され、ホトリソグラフィおよびエッチングによりパターニングされる。さらに層間絶縁膜ＭＩの上層には映像信号線ＤＨＬを形成する。具体的には映像信号線ＤＨＬとなる金属、例えばモリブデン、タングステン、タンタル等の高融点金属やその合金を成膜しホトリソグラフィおよびエッチングによりパターニングして形成する。
次に、下平坦化膜ＦＬを形成する。具体的には例えば感光性の有機樹脂膜を、最終的に下地膜ＵＬと同じ程度の厚さとなるように塗布し、下地膜ＵＬの上にある有機樹脂膜が除去されるようにホトリソグラフィを行うことで形成する。次に、ゲート接続線ＧＣＬおよび映像信号接続線ＤＣＬを形成する。具体的には、例えば有機導電膜を塗布して形成してもよいし、柔軟性のある金属薄膜を形成し、パターニングしてもよい。さらにその上層に上平坦化膜ＦＵを形成する。なお、具体的には画素電極ＰＸと金属膜ＡＬとを接続させるためのコンタクトホールを形成するために、例えば感光性の有機樹脂膜を塗布し、ホトリソグラフィを行うと良い。次に上平坦化膜ＦＵ上に画素電極ＰＸを形成する。具体的にはＩＴＯを低温成膜しパターニングすることで形成される。
上記の工程により、ガラス基板ＳＢＧ上に下地膜ＵＬおよび下地膜ＵＬ上のスイッチ素子ＳＷを含む回路、そして下地膜ＵＬの間に形成された画素電極ＰＸ、ゲート接続線ＧＣＬ、映像信号接続線ＤＣＬなどの柔軟性のある回路が形成される（図６Ｃ）。これ以降の工程ではガラス基板ＳＢＧ上に形成された下地膜ＵＬおよび上述の回路等を樹脂基板ＳＢＦ上に移す、いわゆる転写を行う。
転写の工程では、はじめにガラス基板ＳＢＧのガラスを除去する（図６Ｄ）。ガラスを除去する方法としては、ガラス研磨とフッ化水素等を用いたエッチングとを併用する方法などがある。なお、ガラスは全て除去せず、ガラスを薄膜化してもよい。具体的には例えばエッチングの方法を調整し、ガラスの薄膜を残すようにしてもよい。ガラスを除去する方法としては上述の方法だけではなく、何らかの方法でガラス基板を剥離させる方法もある。また、ガラスの除去や後述の接着の際に下地膜ＵＬ等が破壊されるのを防ぐため、予め図６Ｃの状態のＴＦＴアレイ基板の上面に図示しない他の基板（以下、仮転写基板という）を接着してもよい。接着する材料は、熱や光により粘着性を失う特性を有する材料が望ましい。そうすれば後述する樹脂基板ＳＢＦへの下地膜ＵＬおよびスイッチ素子ＳＷを含む回路の接着後に熱または光を加えることで、仮転写基板を剥離させることができるからである。
図６Ｄの状態の下地膜ＵＬおよび上述の回路の下面に可曲性を有する樹脂基板ＳＢＦを接着する。そうすると、図２〜図５に示すＴＦＴアレイ基板が完成する。その後は，ＴＦＴアレイ基板と、同じく可曲性を有する樹脂基板からなるカラーフィルタ基板とを貼り合せる工程などを経て、可曲性を有する表示装置が製造される。
上述の製造方法では、下地膜ＵＬと下地膜ＵＬ上の薄膜トランジスタおよび配線とを形成する比較的高温となる工程と、下地膜ＵＬが形成されない領域にゲート接続線ＧＣＬや映像信号接続線ＤＣＬ等を形成する比較的低温の工程とを明確に分離している。これにより、前者の高温となる工程の終了後に可曲性が高いが低耐熱である有機導電体材料を用いてゲート接続線ＧＣＬや映像信号接続線ＤＣＬを形成することが可能となる。また、その二つの接続線は同時に形成でき工程の簡略化も可能となる。
図７は、本実施形態に係るＴＦＴアレイ基板の他の例を示す部分平面図である。これまで説明した例の図２に対応する。この例では、図２の例と異なり、下地膜ＵＬは左右方向に帯状に延びるように形成されており、画素回路の左右方向の列、言い換えればゲート信号線ＧＬごとに一つの下地膜ＵＬが形成されている。以下、その構造を中心に説明する。
本図中央付近には、矩形の画素電極ＰＸが配置されている。この画素電極ＰＸの左右にもそれぞれ一定間隔で同じ形状の画素電極ＰＸが設けられており、図示しないがこの上下にも一定間隔で画素電極が設けられている。本図中央の画素電極ＰＸの下にはこの画素電極ＰＸの左右の一列に対応して一つの帯状の下地膜ＵＬが設けられている。同様に画素電極ＰＸの上にも帯状の下地膜ＵＬが設けられている。画素電極ＰＸとその左側の画素電極ＰＸとの間を上下方向に映像信号接続線ＤＣＬが下地膜ＵＬに達するまで直線的に延びている。また同様に本図中央の画素電極ＰＸとその右側の画素電極ＰＸに挟まれた領域を上下方向に映像信号接続線ＤＣＬが延びている。
以下では下地膜ＵＬおよびその上に形成された回路の構造について述べる。下地膜ＵＬの上端部には、画素電極ＰＸ一つに対し２つの端子が並んでおり、左側の端子は上述の映像信号接続線ＤＣＬのうちの一本と接続されており、右側の端子は、金属膜ＡＬに接続されている。金属膜ＡＬは画素電極ＰＸの図中下端部と平面的に重なるように設けられており、図示しないコンタクトホールを介して画素電極ＰＸと接続されている。ここで、左側の端子は下地膜ＵＬ上を上下方向に延びる映像信号線ＤＨＬの上端部である。映像信号線ＤＨＬの下端部も端子となっており、別の映像信号接続線ＤＣＬと接続されている。下地膜ＵＬの中央よりやや上側には左右方向にゲート信号線ＧＬが延びている。
下地膜ＵＬの上端部の右側の端子は半導体膜ＳＣの一部である。半導体膜ＳＣは帯状に延びている。半導体膜ＳＣはその端子から下方向に延び、ゲート信号線ＧＨＬの下層を交差した後に図中左方向に曲がって直進し、映像信号線ＤＨＬの下層で上方向に向いて平面的に映像信号線ＤＨＬに重なるように直進し、ゲート信号線ＧＨＬの下層を交差しさらに下地膜ＵＬの上端部まで延びている。半導体膜ＳＣはその上端部で映像信号線ＤＨＬの電極と接続されている。
図７の例は、特に表示装置の画面解像度が高い場合に有効である。画面解像度が高くなると図２のような構成では下地膜ＵＬどうしの間隔を十分に確保することが難しくなるからである。上述の場合でも、図７に示すようにある方向（本例では図中横方向）に延びる帯状の形状の下地膜ＵＬを形成することは可能であり、曲げ方向が図中の縦方向であれば可曲性を高めることが可能である。また、サブピクセルの長辺や短辺の向きを曲げ方向にあわせて定めてやれば、必要な方向に可曲性を有する表示装置を提供することができる。
これまで本発明の実施形態について説明してきたが、本発明は以上に説明した形態に限定されるものではない。例えば、ＩＰＳ（In Plane Switching）方式の液晶表示装置でも問題なく適用できる。共通電極は画素電極と同じ素材で構成でき、可曲性に影響しないからである。また、有機ＥＬ装置に本構成を適用することも可能である。一つのサブピクセルあたりのスイッチ素子の数は異なるものの、下地膜を形成しさらに転写技術を利用するケースが存在するからである。
ＧＬ ゲート信号線、ＤＬ 映像信号線、ＳＷ スイッチ素子、ＰＸ 画素電極、ＧＨＬ ゲート信号線、ＧＣＬ ゲート接続線、ＤＨＬ 映像信号線、ＤＣＬ 映像信号接続線、ＵＬ 下地膜、ＵＬＬ 下地層、ＡＬ 金属膜、ＧＩ ゲート絶縁膜、ＭＩ 層間絶縁膜、ＳＢＦ 樹脂基板、ＦＵ 上平坦化膜、ＦＬ 下平坦化膜、ＳＢＧ ガラス基板。
Claims (9)
- 画素電極を有する複数の画素と、前記画素電極の各々に接続されたスイッチ素子とを有する基板を含み、
前記基板は、
可曲性の絶縁基板と、
前記絶縁基板上に設けられ、互いに離間した複数の絶縁膜を含む第１の絶縁層と、を含み、
前記スイッチ素子は、前記各絶縁膜のいずれかの上に形成されており、
前記各絶縁膜の上には、前記スイッチ素子に接続する電極が形成され、
前記複数の絶縁膜の間には前記電極に接続された配線が設けられ、
前記配線は有機導電膜により形成される、
ことを特徴とする表示装置。 - 画素電極を有する複数の画素と、前記画素電極の各々に接続されたスイッチ素子とを有する基板を含み、
前記基板は、
可曲性の絶縁基板と、
前記絶縁基板上に設けられ、互いに離間した複数の絶縁膜を含む第１の絶縁層と、を含み、
前記スイッチ素子は、前記各絶縁膜のいずれかの上に形成されており、
前記各絶縁膜の上には、前記スイッチ素子に接続する電極が形成され、
前記複数の絶縁膜の間には前記電極に接続された配線が設けられ、
前記配線の下層には、有機平坦化膜が形成される、
ことを特徴とする表示装置。 - 前記配線は金属薄膜により形成される、
ことを特徴とする請求項２に記載の表示装置。 - 前記各絶縁膜は、窒化シリコンまたは酸化シリコンを含む、
ことを特徴とする請求項１から３のいずれか一項に記載の表示装置。 - 前記スイッチ素子は、薄膜トランジスタである、
ことを特徴とする請求項１から４のいずれか一項に記載の表示装置。 - 前記絶縁膜の各々は、前記スイッチ素子の各々に対応して形成されている、
ことを特徴とする請求項１から５のいずれか一項に記載の表示装置。 - 前記絶縁膜のうち少なくとも一つの上層には、複数の前記スイッチ素子が形成されている、
ことを特徴とする請求項１から５のいずれか一項に記載の表示装置。 - 前記画素及び前記スイッチ素子はマトリクス状に配置され、
前記絶縁膜のうち少なくとも一つの上層には、所定方向の列に配置された複数の前記スイッチ素子が形成されている、
ことを特徴とする請求項１から５のいずれか一項に記載の表示装置。 - 前記各絶縁膜の側壁は、前記絶縁基板に近付くにつれて広がるテーパー形状に成形されている、
ことを特徴とする請求項１から８のいずれか一項に記載の表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008302852A JP5202254B2 (ja) | 2008-11-27 | 2008-11-27 | 表示装置および表示装置の製造方法 |
| US12/626,768 US8345203B2 (en) | 2008-11-27 | 2009-11-27 | Display device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008302852A JP5202254B2 (ja) | 2008-11-27 | 2008-11-27 | 表示装置および表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010128197A JP2010128197A (ja) | 2010-06-10 |
| JP5202254B2 true JP5202254B2 (ja) | 2013-06-05 |
Family
ID=42195186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008302852A Active JP5202254B2 (ja) | 2008-11-27 | 2008-11-27 | 表示装置および表示装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8345203B2 (ja) |
| JP (1) | JP5202254B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5202254B2 (ja) * | 2008-11-27 | 2013-06-05 | 株式会社ジャパンディスプレイイースト | 表示装置および表示装置の製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07312469A (ja) * | 1994-05-16 | 1995-11-28 | Nippon Mektron Ltd | 多層フレキシブル回路基板の屈曲部構造 |
| US5637834A (en) * | 1995-02-03 | 1997-06-10 | Motorola, Inc. | Multilayer circuit substrate and method for forming same |
| JP3862202B2 (ja) * | 2000-06-16 | 2006-12-27 | 共同印刷株式会社 | アクティブマトリックス層および転写方法 |
| JP2002182587A (ja) * | 2000-12-15 | 2002-06-26 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| WO2004012271A1 (ja) * | 2002-07-31 | 2004-02-05 | Mitsubishi Chemical Corporation | 電界効果トランジスタ |
| WO2005122657A1 (ja) * | 2004-06-11 | 2005-12-22 | Ibiden Co., Ltd. | フレックスリジッド配線板とその製造方法 |
| JP4602920B2 (ja) * | 2005-03-19 | 2010-12-22 | 三星モバイルディスプレイ株式會社 | 有機薄膜トランジスタ、それを備えた平板ディスプレイ装置、及び有機薄膜トランジスタの製造方法 |
| JP4395659B2 (ja) * | 2005-12-20 | 2010-01-13 | 株式会社フューチャービジョン | 液晶表示装置とその製造方法 |
| CN101658081B (zh) * | 2008-03-10 | 2012-05-30 | 揖斐电株式会社 | 挠性线路板及其制造方法 |
| JP5440996B2 (ja) * | 2008-03-27 | 2014-03-12 | セイコーエプソン株式会社 | 半導体装置、電気光学装置および電子機器 |
| JP5202254B2 (ja) * | 2008-11-27 | 2013-06-05 | 株式会社ジャパンディスプレイイースト | 表示装置および表示装置の製造方法 |
-
2008
- 2008-11-27 JP JP2008302852A patent/JP5202254B2/ja active Active
-
2009
- 2009-11-27 US US12/626,768 patent/US8345203B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20100126757A1 (en) | 2010-05-27 |
| US8345203B2 (en) | 2013-01-01 |
| JP2010128197A (ja) | 2010-06-10 |
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