KR20050105870A - 박막 트랜지스터의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010408 film Substances 0.000 claims abstract description 78
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000010409 thin film Substances 0.000 claims abstract description 24
- 230000001681 protective effect Effects 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 17
- 238000002425 crystallisation Methods 0.000 claims description 12
- 230000008025 crystallization Effects 0.000 claims description 12
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000005224 laser annealing Methods 0.000 claims description 3
- 238000007711 solidification Methods 0.000 claims description 3
- 230000008023 solidification Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 9
- 238000002161 passivation Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
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Abstract
박막 트랜지스터의 제조방법을 제공한다. 상기 제조방법은 상부면과 하부면을 갖는 기판의 상기 상·하부면 상에 비정질 실리콘막을 형성하는 단계; 상기 상부면 상에 형성된 비정질 실리콘막 상에 유기 보호막을 형성하는 단계; 상기 하부면 상에 형성된 비정질 실리콘막을 식각하는 단계; 및 상기 상부면 상의 유기 보호막을 제거함으로써 비정질 실리콘막을 노출시키는 단계를 포함한다.
Description
본 발명은 박막 트랜지스터의 제조방법에 관한 것으로서, 보다 상세하게는 전기적 특성을 향상시킬 수 있는 박막 트랜지스터의 제조방법에 관한 것이다.
일반적으로 평판 표시 장치는 구동 방법에 따라 수동 구동(passive matrix)방식과 능동 구동(active matrix)방식으로 나뉘는데, 능동 구동 방식은 박막 트랜지스터(Thin Film transistor; TFT)를 사용하는 회로들을 가진다. 이와 같은 회로들은 액정 표시 장치(Liquid Crystal Display; LCD), 유기 전계 발광 표시 장치(Organic Electroluminescence display; OELD) 등의 평판 표시 장치에서 대표적으로 쓰인다.
상기 박막 트랜지스터 중 다결정 실리콘 박막 트랜지스터는 결정화 기술의 발전으로 인해 비정질 실리콘 박막트랜지스터와 비슷한 낮은 온도에서 제작이 가능하게 되었다. 또한, 비정질 실리콘 박막 트랜지스터에 비해 전자나 정공의 이동도가 높으며, NMOS와 PMOS를 함께 구비하는 CMOS(Complementary Metal-Oxide Semiconductor) 박막 트랜지스터 구현이 가능하여 기판 상에 구동 회로용과 화소 구동용 박막 트랜지스터를 동시에 형성할 수 있게 되었다.
이러한 다결정 실리콘 박막 트랜지스터는 그의 반도체층이 다결정 실리콘막인 것을 특징으로 한다. 이러한 다결정 실리콘막인 반도체층을 형성하는 것은 기판 상에 비정질 실리콘막을 적층하고, 이를 결정화함으로써 수행한다. 상기 비정질 실리콘막을 형성함에 있어서는 통상적으로 저압화학기상증착법(LPCVD)을 사용하게 되는데, 이 경우 상기 기판의 상부면과 하부면에 비정질 실리콘막이 형성된다. 상기 기판 하부면 상에 형성된 비정질 실리콘막은 결정화 후 기판의 휘어짐 등의 불량을 유발하므로 상기 결정화 후, 상부면 상에 형성된 다결정 실리콘막 상에 보호막을 적층하고 상기 보호막을 마스크로 하여 상기 하부면 상에 형성된 실리콘막을 제거하게 된다. 이어서, 상기 상부면 상의 보호막을 제거한다.
그러나, 다결정 실리콘막 형성 후 상기 다결절 실리콘막 상에 보호막의 적층, 보호막의 제거 등 여러 공정을 거치게 되고, 또한, 상기 보호막의 제거 과정에서 상기 보호막 하부의 다결정 실리콘막은 과도 식각될 수 있어 그의 표면이 불량해질 수 있다. 이는 박막 트랜지스터 소자 특성의 저하를 유발할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 절연 기판 뒷면의 실리콘막 제거 시 박막 트랜지스터의 특성에 미치는 영향을 최소화하는 방법을 사용하여, 박막 트랜지스터의 특성을 안정화시킬 수 있는 박막 트랜지스터의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 박막 트랜지스터의 제조방법을 제공한다. 상기 제조방법은 상부면과 하부면을 갖는 기판의 상기 상·하부면 상에 비정질 실리콘막을 형성하는 단계; 상기 상부면 상에 형성된 비정질 실리콘막 상에 유기 보호막을 형성하는 단계; 상기 하부면 상에 형성된 비정질 실리콘막을 식각하는 단계; 및 상기 상부면 상의 유기 보호막을 제거함으로써 비정질 실리콘막을 노출시키는 단계를 포함한다.
상기 비정질 실리콘막을 형성하는 것은 저압화학기상증착법을 사용하여 수행할 수 있다.
상기 유기 보호막은 감광막일 수 있다.
상기 유기 보호막은 1㎛ 내지 2㎛ 두께로 형성하는 것이 바람직하다.
상기 하부면 상에 형성된 비정질 실리콘막을 식각하는 것은 건식식각을 사용하여 수행할 수 있다.
더 나아가서 상기 제조방법은 상기 상부면 상에 노출된 비정질 실리콘막은 ELA(excimer laser annealing), MIC(metal induced crystallization), MILC(metal induced lateral crystallization), 및 SLS(sequential lateral solidification) 로 이루어진 군에서 선택되는 하나의 방법을 사용하여 결정화하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 공정 단계별로 나타낸 단면도들이다.
도 1a를 참조하면, 상부면과 하부면을 갖는 기판을 챔버 내에 로딩한다. 챔버에는 절연 기판들을 고정하기 위한 척(10)이 구비되어 있고, 챔버 내에서는 비정질 실리콘막의 형성을 위한 기체들이 반응을 하여, 챔버 내 고정된 여러 기판들(200) 상하부 면에 비정질 실리콘막(205)이 형성된다. 따라서, 박막 트랜지스터 제작에 필요한 상부면 이외에 하부면까지 비정질 실리콘막이 형성된다.
상술한 바와 같이 상기 비정질 실리콘막(205)은 화학기상증착법(CVD)을 사용하여 형성한다. 바람직하게는 저압화학기상증착법(LPCVD)을 사용하여 형성한다. 이때 챔버 내의 압력은 0.2 내지 0.354torr인 것이 바람직하며, SiH4의 분압이 200내지 250sccm인 분위기인 것이 바람직하다. 또한 상기 비정질 실리콘막(205)의 두께는 300 내지 700Å으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 상기 기판(200)의 상부면 상에 형성된 비정질 실리콘막(205a) 상에 전체에 걸쳐 유기 보호막(220)을 형성한다. 상기 유기 보호막(220)은 통상적인 유기 감광막으로 형성하는 것이 바람직하며, 스핀 코팅 방법으로 형성할 수 있다. 상기 유기 감광막은 PI 또는 PA 중 하나의 물질을 사용하여 형성할 수 있다. 또한, 상기 유기 보호막(220)은 1 내지 2㎛의 두께로 형성하는 것이 바람직하다.
도 1c를 참조하면, 상기 유기 보호막 도 2의 220을 마스크로 하여, 상기 기판 하부면 상에 형성된 비정질 실리콘막(205b)을 제거한다. 상기 비정질 실리콘막(205b)을 제거하는 것은 소터(sorter)를 사용하여 상기 막들이 증착된 기판을 뒤집은 후, 건식 식각하여 수행할 수 있다. 이어서 상기 유기 보호막(220)을 제거한다. 상기 유기 보호막(220)을 제거하는 것은 상기 기판을 다시 뒤집은 후, 습식 식각을 사용하여 수행할 수 있다. 상기 유기 보호막(220)은 아민계 또는 NMP 용액을 사용하여 스트립하고, 잔존할 가능성이 높은 미량의 유기 보호막을 완전히 제거하기 위해 PR 건식 식각, 예를 들면 애싱(ashing) 방법을 수행하여 잔존하는 미량의 PR을 제거한다.
이로써, 상기 기판 하부면의 비정질 실리콘막(205b)과 상기 유기 보호막(도 2의 220)이 제거되고, 상기 기판(200)의 상부면에는 비정질 실리콘막(205a)이 노출된다.
도 1d를 참조하면, 상기 기판(200) 상부면에 노출된 비정질 실리콘막(205a)을 결정화함으로써 폴리 실리콘층을 형성한다. 상기 결정화는 ELA(excimer laser annealing), MIC(metal induced crystallization), MILC(metal induced lateral crystallization), 및 SLS(sequential lateral solidification)로 이루어진 군에서 선택되는 하나의 방법을 사용하여 수행할 수 있다. 상기 폴리 실리콘층을 패터닝함으로써 반도체층(210)을 형성한다. 상술한 바와 같이 기판 하부면의 실리콘막을 선택적으로 제거한 후 기판 상부면의 비정질 실리콘막을 결정화함으로써 상기 다결정 실리콘막 또는 상기 반도체층 표면 특성을 개선하는 것이 가능하다. 이는 박막 트랜지스터의 특성 향상을 가능하게 한다.
상기 반도체층 상에 게이트 절연막(220)을 형성한다. 상기 게이트 절연막(220)은 통상적인 절연물질 예를 들면, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성한다.
상기 게이트 절연막(220)이 형성된 기판 상에 소정의 전도성 물질을 이용하여 게이트 전극(230)을 형성하고, 상기 게이트 전극을 마스크로 하여 이온주입을 실시하여 상기 반도체층에 소스 영역(210a) 및 드레인 영역(210c)을 형성한다. 이와 동시에 채널 영역(210b)이 정의된다. 또한 상기의 기판 상에 층간 절연막(240)을 형성한다. 상기 층간 절연막(240)과 게이트 절연막(220)에 상기 소스, 드레인 영역(210a, 210c)을 노출시키는 콘택홀(245)을 형성한다. 이어서 상기 콘택홀(245)이 형성된 기판상에 도전성 물질을 적층하고 이를 패터닝 함으로써 상기 콘택홀(245) 내에 노출된 소스, 드레인 영역(210a, 210c)에 각각 접하는 소스, 드레인 전극(253, 256)을 형성한다.
본 발명에 따라 기판 하부면의 비정질 실리콘막 제거 시, 유기 보호막을 사용하여 상부면의 비정질 실리콘막을 보호하고, 보호막 제거 후 결정화를 수행하면 보호막 제거에 사용되는 에천트에 의한 폴리 실리콘막의 과도 식각을 방지하여, 박막 트랜지스터의 소자 특성이 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 1d는 본발명의 실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 단면도들이다.
* 도면의 주요 부분에 대한 도면 부호의 설명 *
200 : 절연 기판
30 : 비정질 실리콘막을 형성하기 위한 기체
205, 205a, 205b : 비정질 실리콘막
210 : 반도체층
210a, 210c : 반도체층의 소스, 드레인 영역
120 : 유기 보호막
Claims (6)
- 상부면과 하부면을 갖는 기판의 상기 상·하부면 상에 비정질 실리콘막을 형성하는 단계;상기 상부면 상에 형성된 비정질 실리콘막 상에 유기 보호막을 형성하는 단계;상기 하부면 상에 형성된 비정질 실리콘막을 식각하는 단계; 및상기 상부면 상의 유기 보호막을 제거함으로써 비정질 실리콘막을 노출시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 비정질 실리콘막을 형성하는 것은 저압화학기상증착법을 사용하여 수행하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 유기 보호막은 감광막인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 유기 보호막은 1㎛ 내지 2㎛ 두께로 형성하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 하부면 상에 형성된 비정질 실리콘막을 식각하는 것은 건식식각을 사용하여 수행하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서,상기 상부면 상에 노출된 비정질 실리콘막을 ELA(excimer laser annealing), MIC(metal induced crystallization), MILC(metal induced lateral crystallization), 및 SLS(sequential lateral solidification)로 이루어진 군에서 선택되는 하나의 방법을 사용하여 결정화하는 단계를 더욱 포함하는 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040031146A KR100611753B1 (ko) | 2004-05-03 | 2004-05-03 | 박막 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040031146A KR100611753B1 (ko) | 2004-05-03 | 2004-05-03 | 박막 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050105870A true KR20050105870A (ko) | 2005-11-08 |
| KR100611753B1 KR100611753B1 (ko) | 2006-08-10 |
Family
ID=37282973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040031146A KR100611753B1 (ko) | 2004-05-03 | 2004-05-03 | 박막 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100611753B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100623686B1 (ko) * | 2004-05-12 | 2006-09-19 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조방법 |
| KR100741136B1 (ko) * | 2006-08-09 | 2007-07-19 | 삼성에스디아이 주식회사 | 투명 박막 트랜지스터 및 그 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101977927B1 (ko) | 2012-07-11 | 2019-05-13 | 인텔렉츄얼 키스톤 테크놀로지 엘엘씨 | 광전소자 및 그 제조방법 |
-
2004
- 2004-05-03 KR KR1020040031146A patent/KR100611753B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100623686B1 (ko) * | 2004-05-12 | 2006-09-19 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조방법 |
| KR100741136B1 (ko) * | 2006-08-09 | 2007-07-19 | 삼성에스디아이 주식회사 | 투명 박막 트랜지스터 및 그 제조방법 |
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