JP2007305698A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2007305698A JP2007305698A JP2006130896A JP2006130896A JP2007305698A JP 2007305698 A JP2007305698 A JP 2007305698A JP 2006130896 A JP2006130896 A JP 2006130896A JP 2006130896 A JP2006130896 A JP 2006130896A JP 2007305698 A JP2007305698 A JP 2007305698A
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- film
- semiconductor device
- substrate
- base protective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 125
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 69
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims abstract description 65
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 60
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 238000012545 processing Methods 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims abstract description 6
- 230000003213 activating effect Effects 0.000 claims abstract 2
- 230000001681 protective effect Effects 0.000 claims description 134
- 238000003795 desorption Methods 0.000 claims description 64
- 229910052739 hydrogen Inorganic materials 0.000 claims description 60
- 239000001257 hydrogen Substances 0.000 claims description 60
- 238000000034 method Methods 0.000 claims description 55
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 43
- 239000011521 glass Substances 0.000 claims description 41
- 238000009832 plasma treatment Methods 0.000 claims description 38
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 12
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 12
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000004458 analytical method Methods 0.000 claims description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 8
- 229910000077 silane Inorganic materials 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 6
- 229960001730 nitrous oxide Drugs 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000005259 measurement Methods 0.000 claims description 4
- 235000013842 nitrous oxide Nutrition 0.000 claims description 4
- 238000013021 overheating Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 abstract description 289
- 239000010409 thin film Substances 0.000 abstract description 60
- 229920005591 polysilicon Polymers 0.000 abstract description 17
- 230000003287 optical effect Effects 0.000 abstract description 16
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 13
- 239000000377 silicon dioxide Substances 0.000 abstract description 13
- 230000002411 adverse Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 9
- 239000002019 doping agent Substances 0.000 abstract description 7
- 230000032683 aging Effects 0.000 abstract 1
- 239000004973 liquid crystal related substance Substances 0.000 description 55
- 239000010410 layer Substances 0.000 description 30
- 239000011229 interlayer Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 13
- 239000011734 sodium Substances 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000011109 contamination Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052708 sodium Inorganic materials 0.000 description 5
- 229910008051 Si-OH Inorganic materials 0.000 description 4
- 229910006358 Si—OH Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000002834 transmittance Methods 0.000 description 4
- 239000004925 Acrylic resin Substances 0.000 description 3
- 229920000178 Acrylic resin Polymers 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 239000011368 organic material Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 229910018557 Si O Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910008812 WSi Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 102000020897 Formins Human genes 0.000 description 1
- 108091022623 Formins Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000004611 spectroscopical analysis Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/293—Organic, e.g. plastic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】歩留り低下及びコスト上昇を抑え、かつ、光学的特性を良好に維持しつつ、特性の経時的変化を抑制して高い信頼性を確保する。
【解決手段】ポリシリコン膜にドーパントを注入し、加熱処理によって注入したドーパントを活性化し、ソース領域及びドレイン領域、及びチャネル領域を形成した後、基板温度を、３５０℃〜４２０℃の範囲内に保って、３分〜６０分の処理時間、基板を水素ガスによるプラズマに晒す。これによって、下地保護膜３を構成する二酸化シリコンは、吸蔵水の含有量が抑えられ、薄膜トランジスタ１の動作温度において、下地保護膜３から水分が不純物として特に半導体膜１４へ拡散して、動作特性に悪影響を与えることが防止される。
【選択図】図１
【解決手段】ポリシリコン膜にドーパントを注入し、加熱処理によって注入したドーパントを活性化し、ソース領域及びドレイン領域、及びチャネル領域を形成した後、基板温度を、３５０℃〜４２０℃の範囲内に保って、３分〜６０分の処理時間、基板を水素ガスによるプラズマに晒す。これによって、下地保護膜３を構成する二酸化シリコンは、吸蔵水の含有量が抑えられ、薄膜トランジスタ１の動作温度において、下地保護膜３から水分が不純物として特に半導体膜１４へ拡散して、動作特性に悪影響を与えることが防止される。
【選択図】図１
Description
この発明は、半導体装置及びその製造方法に係り、例えば、ガラス基板上にスイッチング素子等として形成される薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）等の半導体装置、及びその製造方法に関する。
従来より、薄膜トランジスタは、液晶表示パネルや有機ＥＬ表示パネルを構成するガラス基板上に形成されて、スイッチング素子や、駆動回路の一部として用いられている。このような薄膜トランジスタは、ガラス基板上に下地保護膜を介して形成される。
すなわち、半導体活性層としてポリシリコンを用いる場合、ガラス基板上に成膜された下地保護膜の上に、ポリシリコン膜が形成され、さらに、ポリシリコン膜上に酸化シリコンからなるゲート絶縁膜が形成され、このゲート絶縁膜を介してゲート電極が形成され、ポリシリコン膜のソース領域及びドレイン領域には、それぞれ、ソース電極及びドレイン電極が接続されて概略構成されるトップゲート型の構造が採用される（例えば、特許文献１、特許文献２参照。）。
すなわち、半導体活性層としてポリシリコンを用いる場合、ガラス基板上に成膜された下地保護膜の上に、ポリシリコン膜が形成され、さらに、ポリシリコン膜上に酸化シリコンからなるゲート絶縁膜が形成され、このゲート絶縁膜を介してゲート電極が形成され、ポリシリコン膜のソース領域及びドレイン領域には、それぞれ、ソース電極及びドレイン電極が接続されて概略構成されるトップゲート型の構造が採用される（例えば、特許文献１、特許文献２参照。）。
この薄膜トランジスタを、安価で大面積のガラス基板上に形成する場合には、基板の使用温度（薄膜トランジスタの形成温度）が制限されており、低温プロセスにおいて高い信頼性を確保することが求められている。例えば、薄膜トランジスタのゲート閾値電圧Ｖｔｈ等の特性の変動を抑制する必要がある。
薄膜トランジスタの信頼性の向上を図るために、例えば、動作特性の経時的変化を低減するには、上記下地保護膜等を含めた薄膜トランジスタを構成する材料において、少なくとも、液晶表示パネルや有機ＥＬ表示パネルを使用する際の薄膜トランジスタの動作環境における安定性向上を図る必要があり、構成材料として、使用温度範囲で変化の少ない材料を用いる必要がある。
薄膜トランジスタの信頼性の向上を図るために、例えば、動作特性の経時的変化を低減するには、上記下地保護膜等を含めた薄膜トランジスタを構成する材料において、少なくとも、液晶表示パネルや有機ＥＬ表示パネルを使用する際の薄膜トランジスタの動作環境における安定性向上を図る必要があり、構成材料として、使用温度範囲で変化の少ない材料を用いる必要がある。
このため、例えば、下地保護膜としては、動作環境において比較的安定している（使用温度範囲で変化の少ない）シリコン酸化膜が用いられる。
しかしながら、このシリコン酸化膜を用いた場合も、ガラス基板上に形成した薄膜トランジスタに、電気的ストレスを与えて、薄膜トランジスタの特性として、ゲート閾値電圧Ｖｔｈの変化量を測定すると、例えば、図１５に示すように、時間が経過すると共に上記変化量が増大し、１２０００［ｓｅｃ］経過して、デーと閾値電圧Ｖｔｈの変化量は０．８［Ｖ］であった。
しかしながら、このシリコン酸化膜を用いた場合も、ガラス基板上に形成した薄膜トランジスタに、電気的ストレスを与えて、薄膜トランジスタの特性として、ゲート閾値電圧Ｖｔｈの変化量を測定すると、例えば、図１５に示すように、時間が経過すると共に上記変化量が増大し、１２０００［ｓｅｃ］経過して、デーと閾値電圧Ｖｔｈの変化量は０．８［Ｖ］であった。
このため、図１６に示すように、ガラス基板上に、下地保護膜としてシリコン酸化膜を成膜した後に、ガラス基板から拡散する不純物による汚染を防止するために、シリコン酸窒化膜等の不純物拡散阻止能が高く、膜中不純物濃度も比較的小さい材料を形成することによって、薄膜トランジスタの信頼性を高めることが可能となる。
すなわち、この薄膜トランジスタ１０１は、同図に示すように、ガラス基板１０２上に下地保護膜１０３を介して形成され、例えば、透過型の液晶表示パネル１０４において、スイッチング素子として用いられる。
液晶表示パネル１０４は、薄膜トランジスタ１０１，１０１，…及び透明画素電極１０５，１０５，…が多数形成されているＴＦＴ基板１０６と、ＴＦＴ基板１０６と数［μm］の間隙を介して対向して固定された対向基板１０７と、上記間隙に封入された液晶層１０８とを有している。
すなわち、この薄膜トランジスタ１０１は、同図に示すように、ガラス基板１０２上に下地保護膜１０３を介して形成され、例えば、透過型の液晶表示パネル１０４において、スイッチング素子として用いられる。
液晶表示パネル１０４は、薄膜トランジスタ１０１，１０１，…及び透明画素電極１０５，１０５，…が多数形成されているＴＦＴ基板１０６と、ＴＦＴ基板１０６と数［μm］の間隙を介して対向して固定された対向基板１０７と、上記間隙に封入された液晶層１０８とを有している。
ＴＦＴ基板１０６は、ガラス基板１０２と、ガラス基板１０２上に成膜され、ガラス基板１０２からの不純物の汚染を防止するためのシリコン酸化膜１０３ａとシリコン酸窒化膜１０３ｂとからなる下地保護膜１０３と、下地保護膜１０３上に島状にパターニングされたポリシリコンからなりソース領域、ドレイン領域及びチャネル領域が形成された半導体膜１１４と、半導体膜１１４の上に成膜されたシリコン酸化膜からなるゲート絶縁膜１１５と、ゲート絶縁膜１１５上のチャネル領域に対応する領域に形成されたゲート電極１１６と、ゲート絶縁膜１１５及びゲート電極１１６を覆うように成膜されたシリコン酸化膜からなる第１層間絶縁膜１１７と、共に第１層間絶縁膜１１７上に形成され、コンタクトホール１１８，１１９を介して、それぞれ、ソース領域、ドレイン領域に接続されたソース電極１２１及びドレイン電極１２２と、第１層間絶縁膜１１７、ソース電極１２１及びドレイン電極１２２を覆うように成膜されたシリコン窒化膜からなる第２層間絶縁膜１２３と、第２層間絶縁膜１２３上に形成された平坦化膜１２４と、コンタクトホール１２５を介してドレイン電極１２２に接続された透明画素電極１０５とを有している。
透明画素電極層１０５上には、透明画素電極層１０５を覆うように、液晶配向膜１２６が形成されている。また、対向基板１０７は、透明絶縁基板１２７に対向電極１２８が形成されてなっている。さらに、対向電極１２８には、対向電極１２８を覆うように、液晶配向膜１２９が形成されている。
特開平０９−０６４３６５号公報
特開平１１−００３８８７号公報
透明画素電極層１０５上には、透明画素電極層１０５を覆うように、液晶配向膜１２６が形成されている。また、対向基板１０７は、透明絶縁基板１２７に対向電極１２８が形成されてなっている。さらに、対向電極１２８には、対向電極１２８を覆うように、液晶配向膜１２９が形成されている。
解決しようとする問題点は、上記従来技術では、歩留り低下及びコスト上昇を招いてしまい、かつ、光学的特性を低下させてしまうという点である。
すなわち、ガラス基板上に、下地保護膜としてシリコン酸化膜を成膜した後に、シリコン酸化膜表面を酸窒化することによって、シリコン酸化膜の表面にシリコン酸窒化膜を形成するので、プロセスを複雑化させることにもなり、歩留まり低下及びコスト上昇を招いてしまう。
かつ、シリコン酸化膜と比べてガラス基板に対する光学的特性（屈折率等）の違いが大きいシリコン酸窒化膜を用いることによって、光透過率を低下させるような悪影響を及ぼしてしまう。
このように、低温プロセスで、ガラス基板上に薄膜トランジスタを形成する際に、歩留り低下及びコスト上昇を抑え、かつ、光学的特性を良好に維持しつつ、特性の経時的変化を抑制して高い信頼性を確保することは困難であった。
すなわち、ガラス基板上に、下地保護膜としてシリコン酸化膜を成膜した後に、シリコン酸化膜表面を酸窒化することによって、シリコン酸化膜の表面にシリコン酸窒化膜を形成するので、プロセスを複雑化させることにもなり、歩留まり低下及びコスト上昇を招いてしまう。
かつ、シリコン酸化膜と比べてガラス基板に対する光学的特性（屈折率等）の違いが大きいシリコン酸窒化膜を用いることによって、光透過率を低下させるような悪影響を及ぼしてしまう。
このように、低温プロセスで、ガラス基板上に薄膜トランジスタを形成する際に、歩留り低下及びコスト上昇を抑え、かつ、光学的特性を良好に維持しつつ、特性の経時的変化を抑制して高い信頼性を確保することは困難であった。
この発明は、上述の事情に鑑みてなされたもので、歩留り低下及びコスト上昇を抑え、かつ、光学的特性を良好に維持しつつ、特性の経時的変化を抑制して高い信頼性を確保することができる半導体装置及びその製造方法を提供することを目的としている。
上記課題を解決するために、請求項１記載の発明は、基板の上に下地保護膜を形成する工程と、形成された上記下地保護膜の上に半導体の活性層を形成する工程とを有する半導体装置の製造方法に係り、少なくとも上記下地保護膜が形成された基板を、水素プラズマに晒し、上記下地保護膜に含まれる吸蔵水を脱離除去する水素プラズマ処理工程を付加したことを特徴としている。
また、請求項２記載の発明は、請求項１記載の半導体装置の製造方法に係り、上記水素プラズマ処理工程では、上記基板の温度を３５０℃以上４２０℃以下の範囲に設定して、上記基板を水素プラズマに晒すことを特徴としている。
また、請求項３記載の発明は、請求項１又は２記載の半導体装置の製造方法に係り、上記水素プラズマ処理工程では、処理時間を３分以上６０分以下に設定したことを特徴としている。
また、請求項４記載の発明は、請求項１、２又は３記載の半導体装置の製造方法に係り、上記下地保護膜について、構造水の含有量よりも吸蔵水の含有量が少ない膜質が得られる程度に、上記水素プラズマ処理を施すことを特徴としている。
また、請求項５記載の発明は、請求項１乃至４のいずれか１に記載の半導体装置の製造方法に係り、上記水素プラズマ処理工程では、過熱時に上記下地保護膜から脱離する質量数１８をカウントし、昇温脱離分析により作成された昇温−脱離量プロファイルにおいて、少なくとも１５０℃以上２５０℃以下の第１の温度範囲と、２５０℃以上４００℃以下の第２の温度範囲とにピークを有し、上記第１の温度範囲の第１のピークが、上記第２の温度範囲の第２のピークよりも小さくなる測定結果が得られる程度に、上記水素プラズマ処理を施すことを特徴としている。
また、請求項６記載の発明は、請求項１乃至５のいずれか１に記載の半導体装置の製造方法に係り、上記基板の上に上記下地保護膜を形成する保護膜形成工程と、上記下地保護膜の上に所望のパターンに半導体膜の活性層を形成する活性層形成工程と、上記活性層の上に、ゲート絶縁膜を形成する絶縁膜形成工程と、上記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、上記ゲート電極をマスクとして、上記活性層に不純物イオンを注入する不純物イオン注入工程と、所定の加熱処理によって、注入した上記不純物イオンを活性化し、ソース領域及びドレイン領域を形成するアニーリング処理工程とを有し、上記水素プラズマ処理工程を、上記アニーリング処理工程を実施した後に実施することを特徴としている。
また、請求項７記載の発明は、請求項１乃至６のいずれか１に記載の半導体装置の製造方法に係り、上記水素プラズマ処理工程を、上記下地保護膜を形成した後で、上記活性層を形成する前に実施することを特徴としている。
また、請求項８記載の発明は、請求項１乃至７のいずれか１に記載の半導体装置の製造方法に係り、酸化シリコンからなる下層保護膜を形成した後、窒化シリコンからなる上層保護膜を形成することによって、２層構造からなる上記下地保護膜を構成することを特徴としている。
また、請求項９記載の発明は、請求項１乃至８のいずれか１に記載の半導体装置の製造方法に係り、上記基板は、ガラス基板からなることを特徴としている。
また、請求項１０記載の発明は、請求項１乃至９のいずれか１に記載の半導体装置の製造方法に係り、上記半導体は、多結晶シリコンからなることを特徴としている。
また、請求項１１記載の発明は、請求項１乃至１０のいずれか１に記載の半導体装置の製造方法に係り、原料ガスとしてシラン及び酸素を用いた減圧化学気相成長法、又は原料ガスとしてシラン及び一酸化二窒素を用いたプラズマ増速化学気相成長法によって、上記基板の上に、上記下地保護膜として酸化シリコン膜を形成し、該下地保護膜の上に上記半導体の活性層を形成し、少なくとも該活性層を形成した後に、上記水素プラズマ処理を施すことを特徴としている。
また、請求項１２記載の発明は、基板の上に形成された下地保護膜と、該下地保護膜の上に形成された半導体の活性層とを備えてなる半導体装置に係り、上記下地保護膜は、構造水の含有量よりも吸蔵水の含有量が少ない特質を備えていることを特徴としている。
また、請求項１３記載の発明は、基板の上に形成された下地保護膜と、該下地保護膜の上に形成された半導体の活性層とを備えてなる半導体装置に係り、上記下地保護膜は、過熱時に該下地保護膜から脱離する質量数１８をカウントし、昇温脱離分析により作成された昇温−脱離量プロファイルにおいて、少なくとも１５０℃以上２５０℃以下の第１の温度範囲と、２５０℃以上４００℃以下の第２の温度範囲とにピークを有し、上記第１の温度範囲の第１のピークが、上記第２の温度範囲の第２のピークよりも小さい膜質とされていることを特徴としている。
また、請求項１４記載の発明は、請求項１２又は１３記載の半導体装置に係り、少なくとも上記下地保護膜が形成された上記基板を、水素プラズマに晒し、上記下地保護膜に含まれる吸蔵水を脱離除去する水素プラズマ処理を施されて得られたことを特徴としている。
また、請求項１５記載の発明は、請求項１３記載の半導体装置に係り、上記昇温−脱離量プロファイルにおいて、上記第１の温度範囲の第１のピークが、上記第２の温度範囲の第２のピークよりも小さくなる測定結果が得られる程度に、少なくとも上記下地保護膜が形成された上記基板を、水素プラズマに晒し、上記下地保護膜に含まれる吸蔵水を脱離除去する水素プラズマ処理が施されて得られたことを特徴としている。
また、請求項１６記載の発明は、請求項１４又は１５記載の半導体装置に係り、上記水素プラズマ処理で、上記下地保護膜が形成された上記基板の温度を３５０℃以上４２０℃以下の範囲に設定して、上記基板を水素プラズマに晒す処理を施されていることを特徴としている。
また、請求項１７記載の発明は、請求項１４、１５又は１６記載の半導体装置に係り、上記水素プラズマ処理では、処理時間を３分以上６０分以下に設定されたことを特徴としている。
また、請求項１８記載の発明は、請求項１２乃至１７のいずれか１に記載の半導体装置に係り、上記下地保護膜は、上記基板の上に、原料ガスとしてシラン及び酸素を用いた減圧化学気相成長法、又は原料ガスとしてシラン及び一酸化二窒素を用いたプラズマ増速化学気相成長法によって形成された酸化シリコン膜からなることを特徴としている。
また、請求項１９記載の発明は、請求項１２乃至１８のいずれか１に記載の半導体装置に係り、上記基板は、ガラス基板からなることを特徴としている。
また、請求項２０記載の発明は、請求項１２乃至１９のいずれか１に記載の半導体装置に係り、上記半導体は、多結晶シリコンからなることを特徴としている。
また、請求項２１記載の発明は、請求項１２乃至２０のいずれか１に記載の半導体装置に係り、上記下地保護膜は、酸化シリコンからなる下層保護膜と、窒化シリコンからなる上層保護膜とを有する２層構造とされていることを特徴としている。
この発明の構成によれば、少なくとも下地保護膜が形成された基板を、水素プラズマに晒し、下地保護膜に含まれる吸蔵水を脱離除去することによって、例えば、シリコン酸窒化膜を設けることなく、基板及び下地保護膜からの不純物の拡散を防止することができるので、歩留り低下及びコスト上昇を抑え、かつ、光学的特性を良好に維持しつつ、特性の経時的変化を抑制して高い信頼性を確保することができる。
少なくとも下地保護膜が形成された基板を、水素プラズマに晒し、下地保護膜に含まれる吸蔵水を脱離除去することによって、例えば、シリコン酸窒化膜を設けることなく、基板及び下地保護膜からの不純物の拡散を防止することができ、歩留り低下及びコスト上昇を抑え、かつ、光学的特性を良好に維持しつつ、特性の経時的変化を抑制して高い信頼性を確保するという目的を実現した。
図１は、この発明の第１の実施例である薄膜トランジスタをスイッチング素子として用いた液晶表示パネルの構成を示す断面図、図２は、同薄膜トランジスタの下地保護膜におけるＴＤＳプロファイルを示す示性図、図３乃至図６は、同薄膜トランジスタの製造方法を説明するための工程図、図７は、同薄膜トランジスタの特性の経時的変化を説明するための示性図、また、図８は、水素プラズマ処理を施さない場合の薄膜トランジスタの下地保護膜におけるＴＤＳプロファイルを示す示性図である。
この例の薄膜トランジスタ１は、図１に示すように、ガラス基板２上に下地保護膜３を介して形成され、例えば、透過型の液晶表示パネル４において、スイッチング素子等として用いられる。
液晶表示パネル４は、薄膜トランジスタ１，１，…及び透明画素電極５，５，…が多数形成されているＴＦＴ基板６と、ＴＦＴ基板６と数［μm］の間隙を介して対向して固定された対向基板７と、上記間隙に封入された液晶層８と、ＴＦＴ基板６、対向基板７の外側に配設された一対の偏向板（不図示）とを有している。
液晶表示パネル４は、薄膜トランジスタ１，１，…及び透明画素電極５，５，…が多数形成されているＴＦＴ基板６と、ＴＦＴ基板６と数［μm］の間隙を介して対向して固定された対向基板７と、上記間隙に封入された液晶層８と、ＴＦＴ基板６、対向基板７の外側に配設された一対の偏向板（不図示）とを有している。
ＴＦＴ基板６は、ガラス基板２と、ガラス基板２上に成膜され、ガラス基板２から拡散する硼素（Ｂ）やナトリウム（Ｎａ）等による汚染を防止するためのシリコン酸化膜（ＳｉＯ２）からなる下地保護膜３と、下地保護膜３上に島状にパターニングされたポリシリコン（ｐ‐Ｓｉ）からなり、ソース領域１１、ドレイン領域１２及びチャネル領域１３が形成された半導体膜１４と、半導体膜１４の上に成膜されたシリコン酸化膜からなるゲート絶縁膜１５と、ゲート絶縁膜１５上のチャネル領域１３に対応する領域に形成されたＷＳｉ、Ｃｒ、Ａｌ等からなるゲート電極１６と、ゲート絶縁膜１５及びゲート電極１６を覆うように成膜されたシリコン酸化膜からなる第１層間絶縁膜１７と、共に第１層間絶縁膜１７上に形成され、コンタクトホール１８，１９を介して、それぞれ、ソース領域１１及びドレイン領域１２に接続されたソース電極２１及びドレイン電極２２と、第１層間絶縁膜１７、ソース電極２１及びドレイン電極２２を覆うように成膜されたシリコン窒化膜からなる第２層間絶縁膜２３と、第２層間絶縁膜２３上に形成されたアクリル樹脂系の有機材料からなる平坦化膜２４と、コンタクトホール２５を介してドレイン電極２２に接続された透明画素電極（ＩＴＯ膜）５とを有している。
薄膜トランジスタ１は、ソース領域１１、ドレイン領域１２及びチャネル領域１３が形成された半導体膜１４と、半導体膜１４の上に成膜されたシリコン酸化膜からなるゲート絶縁膜１５と、ゲート絶縁膜１５上のチャネル領域１３に対応する領域に形成されたゲート電極１６とを有している。
透明画素電極層５上には、透明画素電極層５を覆うように、液晶配向膜２６が形成されている。また、対向基板７は、透明絶縁基板２７に対向電極２８が形成されてなっている。さらに、対向電極２８には、対向電極２８を覆うように、液晶配向膜２９が形成されている。
ＴＦＴ基板６と対向基板７とは、液晶配向膜２６と液晶配向膜２９とが向かい合うように配置され、液晶配向膜２６と液晶配向膜２９との間に液晶層８が挟持されている。
透明画素電極層５上には、透明画素電極層５を覆うように、液晶配向膜２６が形成されている。また、対向基板７は、透明絶縁基板２７に対向電極２８が形成されてなっている。さらに、対向電極２８には、対向電極２８を覆うように、液晶配向膜２９が形成されている。
ＴＦＴ基板６と対向基板７とは、液晶配向膜２６と液晶配向膜２９とが向かい合うように配置され、液晶配向膜２６と液晶配向膜２９との間に液晶層８が挟持されている。
この例の下地保護膜３は、後述する吸蔵水の含有量が抑えられたシリコン酸化膜（二酸化シリコン）からなっている。
すなわち、所定の高真空下で、試料（材料）を加熱して、試料から脱離する原子（分子）の質量数（分子量）及び脱離量を、質量分析計を用いて検知して試料を分析し、試料の温度に対する変化を評価する昇温脱離分析（ＴＤＳ：Thermal Desorption Spectroscopy）を活用し、試料としての下地保護膜３を分析する昇温脱離分析によって得られた温度と脱離量との間の関係を示すプロファイルにおいて、図２に示すように、下地保護膜３、すなわち、二酸化シリコンから脱離する分子量１８の分子（Ｈ２Ｏ）の脱離量のピークが、少なくとも、基板温度（試料温度）が１５０℃以上２５０℃以下の吸蔵水脱離温度範囲Ｔa内と、２５０℃以上４００℃以下の構造水脱離温度範囲Ｔb内とに出現し、吸蔵水脱離温度範囲Ｔa内のピーク値（脱離量）が、構造水脱離温度範囲Ｔb内のピーク値よりも小さくなるように、この例の下地保護膜３は形成されている。なお、図２において、縦軸は、脱離量の相対値を示し、目盛りは、任意スケールである。
すなわち、所定の高真空下で、試料（材料）を加熱して、試料から脱離する原子（分子）の質量数（分子量）及び脱離量を、質量分析計を用いて検知して試料を分析し、試料の温度に対する変化を評価する昇温脱離分析（ＴＤＳ：Thermal Desorption Spectroscopy）を活用し、試料としての下地保護膜３を分析する昇温脱離分析によって得られた温度と脱離量との間の関係を示すプロファイルにおいて、図２に示すように、下地保護膜３、すなわち、二酸化シリコンから脱離する分子量１８の分子（Ｈ２Ｏ）の脱離量のピークが、少なくとも、基板温度（試料温度）が１５０℃以上２５０℃以下の吸蔵水脱離温度範囲Ｔa内と、２５０℃以上４００℃以下の構造水脱離温度範囲Ｔb内とに出現し、吸蔵水脱離温度範囲Ｔa内のピーク値（脱離量）が、構造水脱離温度範囲Ｔb内のピーク値よりも小さくなるように、この例の下地保護膜３は形成されている。なお、図２において、縦軸は、脱離量の相対値を示し、目盛りは、任意スケールである。
ここで、吸蔵水脱離温度範囲Ｔa内のピークは、Ｓｉ−Ｏの多印環内に閉じ込められた液状のＨ２ＯやＳｉ−ＯＨに水素結合したＨ２Ｏ分子（吸蔵水）の脱離によるピークであり、構造水脱離温度範囲Ｔb内のピークは、成膜時の過剰Ｓｉ等によるＳｉ−ＯＨ基に起因したＨ２Ｏ分子（構造水）の脱離によるピークである。
薄膜トランジスタ１の動作中の到達温度は、高く見積もっても２００℃以下であり、吸蔵水脱離温度範囲Ｔa内のピークが、構造水脱離温度範囲Ｔb内のピークよりも小さくなるように形成された、すなわち、吸蔵水の含有量が抑えられた、シリコン酸化膜を下地保護膜３として用いることによって、下地保護膜３から水分が不純物として、特に半導体膜１４へ拡散して、薄膜トランジスタ１の動作特性に悪影響を与えて信頼性を低下させることが防止される。
薄膜トランジスタ１の動作中の到達温度は、高く見積もっても２００℃以下であり、吸蔵水脱離温度範囲Ｔa内のピークが、構造水脱離温度範囲Ｔb内のピークよりも小さくなるように形成された、すなわち、吸蔵水の含有量が抑えられた、シリコン酸化膜を下地保護膜３として用いることによって、下地保護膜３から水分が不純物として、特に半導体膜１４へ拡散して、薄膜トランジスタ１の動作特性に悪影響を与えて信頼性を低下させることが防止される。
次に、図３乃至図６を参照して、この例の薄膜トランジスタ１の製造方法について説明する。
まず、図３（ａ）に示すように、ガラス基板２の上に、原料ガスとして、モノシラン及び酸素を用いたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法（減圧化学気相成長法）、又は原料ガスとして、モノシラン及び亜酸化窒素を用いたＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法（プラズマ増速化学気相成長法）によって、二酸化シリコンからなる下地保護膜３を、１５０［ｎｍ］程度の厚さに成膜する。
まず、図３（ａ）に示すように、ガラス基板２の上に、原料ガスとして、モノシラン及び酸素を用いたＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法（減圧化学気相成長法）、又は原料ガスとして、モノシラン及び亜酸化窒素を用いたＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法（プラズマ増速化学気相成長法）によって、二酸化シリコンからなる下地保護膜３を、１５０［ｎｍ］程度の厚さに成膜する。
次に、同図（ｂ）に示すように、この下地保護膜３上に、ＬＰＣＶＤ法又はＰＥＣＶＤ法によって、アモルファスシリコン（ａ−Ｓｉ）膜３１を、０．０３［μｍ］〜０．０６［μｍ］の厚さに成膜する。
次に、同図（ｃ）に示すように、このアモルファスシリコン膜３１に、イオン注入法によって、チャネル領域１３の形成領域に、所望の量のドーパントを注入し、レーザアニーリングを行って、多結晶化したポリシリコン（ｐ−Ｓｉ）膜からなる半導体膜１４を形成する。
次に、同図（ｃ）に示すように、このアモルファスシリコン膜３１に、イオン注入法によって、チャネル領域１３の形成領域に、所望の量のドーパントを注入し、レーザアニーリングを行って、多結晶化したポリシリコン（ｐ−Ｓｉ）膜からなる半導体膜１４を形成する。
次に、同図（ｄ）に示すように、フォトグラフィ技術によって、ポリシリコン膜からなる半導体膜１４上にパターニングされたレジスト膜を形成し、レジスト膜をマスクとして、ドライエッチング法によって、ポリシリコン膜からなる半導体膜１４を島状にパターニングし、薄膜トランジスタ１の活性層を形成する。
次に、同図（ｅ）に示すように、ＬＰＣＶＤ法又はＰＥＣＶＤ法によって、島状にパターニングされたポリシリコン膜からなる半導体膜１４を覆うように、シリコン酸化膜（二酸化シリコン）からなるゲート絶縁膜１５を０．１［μｍ］程度の厚さに成膜する。
次に、同図（ｅ）に示すように、ＬＰＣＶＤ法又はＰＥＣＶＤ法によって、島状にパターニングされたポリシリコン膜からなる半導体膜１４を覆うように、シリコン酸化膜（二酸化シリコン）からなるゲート絶縁膜１５を０．１［μｍ］程度の厚さに成膜する。
次に、図４（ａ）に示すように、ゲート絶縁膜１５上のチャネル領域１３の形成領域１３ａに対応する領域に、ＷＳｉ、Ｃｒ、Ａｌ等のゲート配線材料を成膜し、レジストをマスクとして、例えば、ウェットエッチング法によってパターニングして、ゲート電極１６を形成する。
次に、同図（ｂ）に示すように、ゲート電極１６をマスクとして、ポリシリコン膜からなる半導体膜１４のソース領域１１及びドレイン領域１２の形成領域１１ａ，１２ａに、リン（Ｐ）イオンやボロン（Ｂ）イオン等のドーパントを所望の量注入する。
次に、同図（ｃ）に示すように、例えば、加熱温度範囲を４５０℃〜５５０℃、加熱時間を１時間〜４時間として、炉アニールやレーザアニール等の加熱処理を行って、注入したドーパントを活性化し、ソース領域１１及びドレイン領域１２を形成する。ここで、ゲート電極１６の直下には、チャネル領域１３が形成される。
次に、同図（ｂ）に示すように、ゲート電極１６をマスクとして、ポリシリコン膜からなる半導体膜１４のソース領域１１及びドレイン領域１２の形成領域１１ａ，１２ａに、リン（Ｐ）イオンやボロン（Ｂ）イオン等のドーパントを所望の量注入する。
次に、同図（ｃ）に示すように、例えば、加熱温度範囲を４５０℃〜５５０℃、加熱時間を１時間〜４時間として、炉アニールやレーザアニール等の加熱処理を行って、注入したドーパントを活性化し、ソース領域１１及びドレイン領域１２を形成する。ここで、ゲート電極１６の直下には、チャネル領域１３が形成される。
次に、同図（ｄ）に示すように、例えば、プラズマＣＶＤ装置を用いて、基板温度（ガラス基板２の温度）を、３５０℃〜４２０℃の範囲内に保って、処理時間を、３分〜６０分として、水素ガスによるプラズマに晒す。
ここで、基板温度が４２０℃を越えると、下地保護膜３中から脱離する水素の量が、基板を水素プラズマに晒すことによって、水素イオンが下地保護膜３に入る効果を上回るので、例えば、吸蔵水を除去する効果が得られず、かえって下地保護膜３の膜質が低下する。また、基板温度が３５０℃を下回ると、水素プラズマ処理の効率が低下して、例えば、吸蔵水を除去する効果が得られなくなる。
ここで、基板温度が４２０℃を越えると、下地保護膜３中から脱離する水素の量が、基板を水素プラズマに晒すことによって、水素イオンが下地保護膜３に入る効果を上回るので、例えば、吸蔵水を除去する効果が得られず、かえって下地保護膜３の膜質が低下する。また、基板温度が３５０℃を下回ると、水素プラズマ処理の効率が低下して、例えば、吸蔵水を除去する効果が得られなくなる。
この水素プラズマ処理によって、下地保護膜２及びゲート絶縁膜１５を構成するシリコン酸化膜の膜質が向上し、後述するように、下地保護膜３について昇温脱離分析によって得られた温度と脱離量との間の関係を示すプロファイルにおいて、下地保護膜３（二酸化シリコン）から脱離する分子量１８の分子（Ｈ２Ｏ）の脱離量のピークが、少なくとも、１５０℃以上２５０℃以下の吸蔵水脱離温度範囲Ｔa内と、２５０℃以上４００℃以下の構造水脱離温度範囲Ｔb内とに出現し、吸蔵水脱離温度範囲Ｔa内のピークが、構造水脱離温度範囲Ｔb内のピークよりも小さくなっている（図２参照）。
すなわち、下地保護膜３を構成するシリコン酸化膜（二酸化シリコン）は、吸蔵水の含有量が抑えられ、薄膜トランジスタ１の動作温度において、下地保護膜３から水分が不純物として、特に半導体膜１４へ拡散して、動作特性に悪影響を与えることが防止される。
なお、この活性化処理及び水素プラズマ処理は、第１層間絶縁膜１７を形成した後に実施しても良い。
なお、この活性化処理及び水素プラズマ処理は、第１層間絶縁膜１７を形成した後に実施しても良い。
次に、同図（ｅ）に示すように、ＰＥＣＶＤ法によって、シリコン酸化膜からなる第１層間絶縁膜１７を、０．４［μｍ］程度の厚さに成膜する。
次に、図５（ａ）に示すように、レジストをマスクとして、ドライエッチング法、又はドライエッチング法とウェットエッチング法との併用によって、ソース領域１１及びドレイン領域１２の上方に位置するゲート絶縁膜１５及び第１層間絶縁膜１７を、ソース領域１１及びドレイン領域１２を構成するポリシリコン膜に対して選択的にエッチングして、コンタクトホール１８，１９を形成する。
次に、図５（ａ）に示すように、レジストをマスクとして、ドライエッチング法、又はドライエッチング法とウェットエッチング法との併用によって、ソース領域１１及びドレイン領域１２の上方に位置するゲート絶縁膜１５及び第１層間絶縁膜１７を、ソース領域１１及びドレイン領域１２を構成するポリシリコン膜に対して選択的にエッチングして、コンタクトホール１８，１９を形成する。
次に、スパッタリング法によって、Ａｌ等の金属材料からなる金属膜を成膜する。
次に、同図（ｂ）に示すように、レジストをマスクとして、ドライエッチング法又はウェットエッチング法によって、この金属膜をパターニングして、ソース領域１１及びドレイン領域１２にそれぞれ接続するソース電極２１及びドレイン電極２２をそれぞれ形成する。
次に、同図（ｃ）に示すように、第１層間絶縁膜１７、ソース電極２１及びドレイン電極２２を覆うように、シリコン窒化膜からなる第２層間絶縁膜２３を、０．４［μｍ］程度の厚さに成膜する。
次に、同図（ｄ）に示すように、第２層間絶縁膜２３の上に、アクリル樹脂系の有機材料を塗布して、１．２［μｍ］程度の厚さの平坦化膜２４を形成する。
次に、同図（ｂ）に示すように、レジストをマスクとして、ドライエッチング法又はウェットエッチング法によって、この金属膜をパターニングして、ソース領域１１及びドレイン領域１２にそれぞれ接続するソース電極２１及びドレイン電極２２をそれぞれ形成する。
次に、同図（ｃ）に示すように、第１層間絶縁膜１７、ソース電極２１及びドレイン電極２２を覆うように、シリコン窒化膜からなる第２層間絶縁膜２３を、０．４［μｍ］程度の厚さに成膜する。
次に、同図（ｄ）に示すように、第２層間絶縁膜２３の上に、アクリル樹脂系の有機材料を塗布して、１．２［μｍ］程度の厚さの平坦化膜２４を形成する。
次に、図６（ａ）に示すように、ドレイン電極２２の上方に位置する平坦化膜２４及び第２層間絶縁膜２３をエッチングして、コンタクトホール２５を形成する。
次に、同図（ｂ）に示すように、スパッタリング法によって、ＩＴＯ膜を成膜し、画素電極の形状にパターニングして、透明画素電極５を形成する。
こうして、ガラス基板２上にトップゲート型の薄膜トランジスタ１，１，…が多数形成されたＴＦＴ基板６を得る。
薄膜トランジスタ１は、例えば透過型の液晶表示装置のアクティブマトリックスにおけるスイッチング素子や駆動回路の一部として用いられる。
次に、同図（ｂ）に示すように、スパッタリング法によって、ＩＴＯ膜を成膜し、画素電極の形状にパターニングして、透明画素電極５を形成する。
こうして、ガラス基板２上にトップゲート型の薄膜トランジスタ１，１，…が多数形成されたＴＦＴ基板６を得る。
薄膜トランジスタ１は、例えば透過型の液晶表示装置のアクティブマトリックスにおけるスイッチング素子や駆動回路の一部として用いられる。
水素プラズマ処理を施した後、下地保護膜３について昇温脱離分析によって得られた温度と脱離量との間の関係を示すプロファイルにおいて、図２に示すように、下地保護膜３（二酸化シリコン）から脱離する分子量１８の分子（Ｈ２Ｏ）の脱離量のピークが、１５０℃以上２５０℃以下の吸蔵水脱離温度範囲Ｔa内と、２５０℃以上４００℃以下の構造水脱離温度範囲Ｔb内とに出現し、吸蔵水脱離温度範囲Ｔa内のピークが、構造水脱離温度範囲Ｔb内のピークよりも小さかった。
上述したように、吸蔵水脱離温度範囲Ｔa内のピークは、Ｓｉ−Ｏの多印環内に閉じ込められた液状のＨ２ＯやＳｉ−ＯＨに水素結合したＨ２Ｏ分子（吸蔵水）の脱離によるピークであり、構造水脱離温度範囲Ｔb内のピークは、成膜時の過剰Ｓｉ等によるＳｉ−ＯＨ基に起因したＨ２Ｏ分子（構造水）の脱離によるピークである。
水素プラズマ処理によって、下地保護膜３の膜質が向上し、吸蔵水の脱離に起因したピークが小さいことにより、下地保護膜３を構成する二酸化シリコンは、吸蔵水の含有量が抑えられていることがわかる。これによって、薄膜トランジスタ１の動作温度において、下地保護膜３から水分が不純物として、特に半導体膜１４へ拡散して、動作特性に悪影響を与えることが防止される。
水素プラズマ処理によって、下地保護膜３の膜質が向上し、吸蔵水の脱離に起因したピークが小さいことにより、下地保護膜３を構成する二酸化シリコンは、吸蔵水の含有量が抑えられていることがわかる。これによって、薄膜トランジスタ１の動作温度において、下地保護膜３から水分が不純物として、特に半導体膜１４へ拡散して、動作特性に悪影響を与えることが防止される。
ガラス基板２上に形成された薄膜トランジスタ１に、電気的ストレスを与えて、薄膜トランジスタ１の特性として、ゲート閾値電圧Ｖｔｈを測定したところ、図７において、折れ線Ｌaによって示すように、８０００［ｓｅｃ］まで若干増加した後は殆ど変化せず、１２０００［ｓｅｃ］経過しても、０．０５［Ｖ］以下という結果が得られた。このように、特性の経時的変化が殆どないことがわかる。
これに対して、水素プラズマ処理を施さないでガラス基板上に形成した薄膜トランジスタについて、昇温脱離分析によって得られた温度と脱離量との間の関係を示すプロファイルにおいて、図８に示すように、下地保護膜（二酸化シリコン）から脱離する分子量１８の分子（Ｈ２Ｏ）の脱離量のピークが、１５０℃以上２５０℃以下の吸蔵水脱離温度範囲Ｔa内と、２５０℃以上４００℃以下の構造水脱離温度範囲Ｔb内とに出現するが、吸蔵水脱離温度範囲Ｔa内のピークが、構造水脱離温度範囲Ｔb内のピークよりも大きかった。なお、図８において、縦軸は、脱離量の相対値を示し、目盛りは、任意スケールである。
水素プラズマ処理無しの場合は、下地保護膜の膜質はそのままであり、吸蔵水の脱離に起因したピークが大きいことにより、下地保護膜を構成する二酸化シリコンは、吸蔵水の含有量が比較的多いことがわかる。これによって、薄膜トランジスタの動作温度において、下地保護膜から水分が不純物として、特に半導体膜へ拡散して、動作特性に悪影響を与える。
水素プラズマ処理無しの場合は、下地保護膜の膜質はそのままであり、吸蔵水の脱離に起因したピークが大きいことにより、下地保護膜を構成する二酸化シリコンは、吸蔵水の含有量が比較的多いことがわかる。これによって、薄膜トランジスタの動作温度において、下地保護膜から水分が不純物として、特に半導体膜へ拡散して、動作特性に悪影響を与える。
従来の水素プラズマ処理を施さないでガラス基板上に不安定なままの下地保護膜が形成した薄膜トランジスタに、電気的ストレスを与えて、薄膜トランジスタの特性として、ゲート閾値電圧Ｖｔｈ等を測定したところ、図７において、折れ線Ｌbによって示すように、１２０００［ｓｅｃ］経過して、略０．８［Ｖ］という結果を得、特性の経時的変化が大きいことがわかる。
このように、水素プラズマ処理によって、特性の経時的変化が大幅に抑制されることがわかる。これは、下地保護膜３を構成する二酸化シリコン膜が、吸蔵水の含有量が抑えられ、薄膜トランジスタ１の動作温度において、下地保護膜３から水分が不純物として、特に半導体膜１４へ拡散して、動作特性に悪影響を与えることが防止された結果であると推定される。
このように、水素プラズマ処理によって、特性の経時的変化が大幅に抑制されることがわかる。これは、下地保護膜３を構成する二酸化シリコン膜が、吸蔵水の含有量が抑えられ、薄膜トランジスタ１の動作温度において、下地保護膜３から水分が不純物として、特に半導体膜１４へ拡散して、動作特性に悪影響を与えることが防止された結果であると推定される。
このように、この例の構成によれば、アニーリング処理を行って、注入したドーパントを活性化してソース領域１１、ドレイン領域１２及びチャネル領域１３を形成した後に、基板温度（ガラス基板２の温度）を、３５０℃〜４２０℃の範囲内に保って、処理時間を、３分〜６０分として、水素ガスによるプラズマに晒す水素プラズマ処理を施すことによって、下地保護膜３としてのシリコン酸化膜は、吸蔵水の含有量が抑えられるので、下地保護膜３中から水分が不純物として、特に半導体膜１４へ拡散することを防止することができる。
すなわち、下地保護膜３としてのシリコン酸化膜は、昇温脱離分析のプロファイルにおいて、下地保護膜３（二酸化シリコン）から脱離する分子量１８の分子（Ｈ２Ｏ）の脱離量のピークが、１５０℃以上２５０℃以下の吸蔵水脱離温度範囲Ｔa内と、２５０℃以上４００℃以下の構造水脱離温度範囲Ｔb内とに出現したとき、吸蔵水脱離温度範囲Ｔa内のピークが、構造水脱離温度範囲Ｔb内のピークよりも小さくなるように形成され、吸蔵水の含有量が抑えられるので、下地保護膜３中から水分が不純物として、特に半導体膜１４へ拡散することを防止することができる。
また、下地保護膜３によって、ガラス基板２から拡散する硼素（Ｂ）やナトリウム（Ｎａ）等による汚染を防止することができる。
したがって、薄膜トランジスタ１の動作特性に悪影響を与えることを防止し、特性の経時的変化を抑制して高い信頼性を得ることができる。また、これによって、液晶表示パネルを用いた液晶表示装置の動作不良の発生確率を低減することができる。
したがって、薄膜トランジスタ１の動作特性に悪影響を与えることを防止し、特性の経時的変化を抑制して高い信頼性を得ることができる。また、これによって、液晶表示パネルを用いた液晶表示装置の動作不良の発生確率を低減することができる。
また、基板温度を、３５０℃〜４２０℃の範囲内に保って、水素ガスによるプラズマに晒す処理を行うことによって、下地保護膜３としてのシリコン酸化膜における吸蔵水の含有量を確実に低減することができる。
すなわち、基板温度を４２０℃を越えるように設定した場合のように、下地保護膜３中から脱離する水素の量が、基板を水素プラズマに晒すことによって水素イオンが下地保護膜３に入る効果を上回って、例えば、吸蔵水を除去できないようなことがなく、また、基板温度を３５０℃を下回るように設定した場合のように、水素プラズマ処理の効率を低下させて、例えば、吸蔵水を除去できないようなことがない。
すなわち、基板温度を４２０℃を越えるように設定した場合のように、下地保護膜３中から脱離する水素の量が、基板を水素プラズマに晒すことによって水素イオンが下地保護膜３に入る効果を上回って、例えば、吸蔵水を除去できないようなことがなく、また、基板温度を３５０℃を下回るように設定した場合のように、水素プラズマ処理の効率を低下させて、例えば、吸蔵水を除去できないようなことがない。
しかも、従来技術におけるように、ガラス基板から拡散する硼素（Ｂ）やナトリウム（Ｎａ）等の不純物の拡散防止のために、ガラス基板上に、下地保護膜としてシリコン酸化膜を成膜した後に、シリコン酸化膜表面を酸窒化するような方法を取らないので、プロセスを複雑化させて、歩留まり低下及びコスト上昇を招いてしまううようなことがない。
また、シリコン酸化膜及びガラス基板に対して光学的特性（屈折率等）の違いが大きいシリコン酸窒化膜を用いることによって、光透過率を低下させるような悪影響を及ぼすこともない。
このように、歩留まり低下及びコスト上昇を抑え、かつ、光学的特性を良好に維持しつつ、特性の経時的変化を抑制して高い信頼性を確保することができる。
また、シリコン酸化膜及びガラス基板に対して光学的特性（屈折率等）の違いが大きいシリコン酸窒化膜を用いることによって、光透過率を低下させるような悪影響を及ぼすこともない。
このように、歩留まり低下及びコスト上昇を抑え、かつ、光学的特性を良好に維持しつつ、特性の経時的変化を抑制して高い信頼性を確保することができる。
図９は、この発明の第２の実施例である薄膜トランジスタの製造方法を説明するための工程図である。
この例が上述した第１の実施例と大きく異なるところは、アニーリング処理直後に加えて、下地保護膜３形成直後にも、水素プラズマ処理を行う点である。
これ以外の構成は、上述した第１の実施例の構成と略同一であるので、第１の実施例と同一の構成要素については、図９において、例えば、図３で用いた符号と同一の符号を用いて、その説明を簡略に行う。
この例が上述した第１の実施例と大きく異なるところは、アニーリング処理直後に加えて、下地保護膜３形成直後にも、水素プラズマ処理を行う点である。
これ以外の構成は、上述した第１の実施例の構成と略同一であるので、第１の実施例と同一の構成要素については、図９において、例えば、図３で用いた符号と同一の符号を用いて、その説明を簡略に行う。
まず、図９（ａ）に示すように、ガラス基板２の上に、原料ガスとして、モノシラン及び酸素を用いたＬＰＣＶＤ法、又は原料ガスとして、モノシラン及び亜酸化窒素を用いたＰＥＣＶＤ法によって、二酸化シリコンからなる下地保護膜３を、１５０［ｎｍ］程度の厚さに成膜する。
次に、同図（ｂ）に示すように、基板温度（ガラス基板２の温度）を、３５０℃〜４２０℃の範囲内に保って、処理時間を、２分〜５分として、水素ガスによるプラズマに晒す。
次に、同図（ｂ）に示すように、基板温度（ガラス基板２の温度）を、３５０℃〜４２０℃の範囲内に保って、処理時間を、２分〜５分として、水素ガスによるプラズマに晒す。
次に、同図（ｃ）に示すように、この下地保護膜３上に、ＬＰＣＶＤ法又はＰＥＣＶＤ法によって、アモルファスシリコン（ａ−Ｓｉ）膜３１を、０．０３［μｍ］〜０．０６［μｍ］の厚さに成膜する。
次に、同図（ｄ）に示すように、このアモルファスシリコン膜３１に、イオン注入法によって、チャネル領域の形成領域に、所望の量のドーパントを注入し、レーザアニーリングを行って、多結晶化したポリシリコン（ｐ−Ｓｉ）膜からなる半導体膜１４を形成する。
この後は、第１の実施例と同様の処理を行う。
次に、同図（ｄ）に示すように、このアモルファスシリコン膜３１に、イオン注入法によって、チャネル領域の形成領域に、所望の量のドーパントを注入し、レーザアニーリングを行って、多結晶化したポリシリコン（ｐ−Ｓｉ）膜からなる半導体膜１４を形成する。
この後は、第１の実施例と同様の処理を行う。
このように、この例の構成によれば、上述した第１の実施例と略同様の効果を得ることができる。
加えて、アニーリング処理直後に加えて、下地保護膜３形成直後にも、水素プラズマ処理を行うので、下地保護膜３の改質をさらに確実に行って、特性の経時的変化を一段と抑制して、高い信頼性を確保することができる。
加えて、アニーリング処理直後に加えて、下地保護膜３形成直後にも、水素プラズマ処理を行うので、下地保護膜３の改質をさらに確実に行って、特性の経時的変化を一段と抑制して、高い信頼性を確保することができる。
図１０は、この発明の第３の実施例である薄膜トランジスタをスイッチング素子として用いた液晶表示パネルの構成を示す断面図である。
この例が上述した第１の実施例と大きく異なるところは、下地保護膜を、シリコン酸化膜とシリコン窒化膜とから構成した点である。
これ以外の構成は、上述した第１の実施例の構成と略同一であるので、第１の実施例と同一の構成要素については、図１０において、例えば、図１で用いた符号と同一の符号を用いて、その説明を簡略に行う。
この例が上述した第１の実施例と大きく異なるところは、下地保護膜を、シリコン酸化膜とシリコン窒化膜とから構成した点である。
これ以外の構成は、上述した第１の実施例の構成と略同一であるので、第１の実施例と同一の構成要素については、図１０において、例えば、図１で用いた符号と同一の符号を用いて、その説明を簡略に行う。
この例の薄膜トランジスタ１は、図１０に示すように、ガラス基板２上に下地保護膜４１を介して形成され、例えば、透過型の液晶表示パネル４２において、スイッチング素子として用いられる。
液晶表示パネル４２は、薄膜トランジスタ１，１，…及び透明画素電極５，５，…が多数形成されているＴＦＴ基板４３と、ＴＦＴ基板４３と数［μm］の間隙を介して対向して固定された対向基板７と、上記間隙に封入された液晶層８と、ＴＦＴ基板４３、対向基板７の外側に配設された一対の偏向板（不図示）とを有している。
液晶表示パネル４２は、薄膜トランジスタ１，１，…及び透明画素電極５，５，…が多数形成されているＴＦＴ基板４３と、ＴＦＴ基板４３と数［μm］の間隙を介して対向して固定された対向基板７と、上記間隙に封入された液晶層８と、ＴＦＴ基板４３、対向基板７の外側に配設された一対の偏向板（不図示）とを有している。
ＴＦＴ基板４３は、ガラス基板２と、ガラス基板２上に成膜され、ガラス基板２からの硼素（Ｂ）やナトリウム（Ｎａ）等による汚染を防止するための及びシリコン酸化膜（ＳｉＯ２）４４及びシリコン窒化膜（例えば、Ｓｉ３Ｎ４）４５からなる下地保護膜４１と、下地保護膜４３上に島状にパターニングされたポリシリコン（ｐ‐Ｓｉ）からなり、ソース領域１１、ドレイン領域１２及びチャネル領域１３が形成された半導体膜１４と、半導体膜１４の上に成膜されたシリコン酸化膜からなるゲート絶縁膜１５と、ゲート絶縁膜１５上のチャネル領域１３に対応する領域に形成されたゲート電極１６と、ゲート絶縁膜１５及びゲート電極１６を覆うように成膜されたシリコン酸化膜からなる第１層間絶縁膜１７と、共に第１層間絶縁膜１７上に形成され、コンタクトホール１８，１９を介して、それぞれ、ソース領域１１及びドレイン領域１２に接続されたソース電極２１及びドレイン電極２２と、第１層間絶縁膜１７、ソース電極２１及びドレイン電極２２を覆うように成膜されたシリコン窒化膜からなる第２層間絶縁膜２３と、第２層間絶縁膜２３上に形成されたアクリル樹脂系の有機材料からなる平坦化膜２４と、コンタクトホール２５を介してドレイン電極２２に接続された透明画素電極（ＩＴＯ膜）５とを有している。
薄膜トランジスタ１は、ソース領域１１、ドレイン領域１２及びチャネル領域１３が形成された半導体膜１４と、半導体膜１４の上に成膜されたシリコン酸化膜からなるゲート絶縁膜１５と、ゲート絶縁膜１５上のチャネル領域１３に対応する領域に形成されたゲート電極１６とを有している。
透明画素電極層５上には、透明画素電極層５を覆うように、液晶配向膜２６が形成されている。また、対向基板７は、透明絶縁基板２７に対向電極２８が形成されてなっている。さらに、対向電極２８には、対向電極２８を覆うように、液晶配向膜２９が形成されている。
ＴＦＴ基板４３と対向基板７とは、液晶配向膜２６と液晶配向膜２９とが向かい合うように配置され、液晶配向膜２６と液晶配向膜２９との間に液晶層８が挟持されている。
この例の下地保護膜４１は、シリコン窒化膜４４上にシリコン酸化膜４５が積層されてなり、シリコン酸化膜４５は、吸蔵水の含有量が抑えられた二酸化シリコンからなっている。
透明画素電極層５上には、透明画素電極層５を覆うように、液晶配向膜２６が形成されている。また、対向基板７は、透明絶縁基板２７に対向電極２８が形成されてなっている。さらに、対向電極２８には、対向電極２８を覆うように、液晶配向膜２９が形成されている。
ＴＦＴ基板４３と対向基板７とは、液晶配向膜２６と液晶配向膜２９とが向かい合うように配置され、液晶配向膜２６と液晶配向膜２９との間に液晶層８が挟持されている。
この例の下地保護膜４１は、シリコン窒化膜４４上にシリコン酸化膜４５が積層されてなり、シリコン酸化膜４５は、吸蔵水の含有量が抑えられた二酸化シリコンからなっている。
このように、この例の構成によれば、上述した第１の実施例と略同様の効果を得ることができる。
加えて、下地保護膜４１は、シリコン酸化膜４４及びシリコン窒化膜４５からなっているので、ガラス基板２から拡散する硼素（Ｂ）やナトリウム（Ｎａ）等による汚染を一段と確実に防止することができる。
加えて、下地保護膜４１は、シリコン酸化膜４４及びシリコン窒化膜４５からなっているので、ガラス基板２から拡散する硼素（Ｂ）やナトリウム（Ｎａ）等による汚染を一段と確実に防止することができる。
図１１は、この発明の第４の実施例に係る液晶表示パネルをライトバルブとして用いた液晶プロジェクタの構成を示すブロック図、図１２は、同液晶プロジェクタの構成を説明するための説明図、また、図１３及び図１４は、同ライトバルブの構成を説明するための等価回路図である。
この例の液晶プロジェクタ５１は、図１１に示すように、光源としてのハロゲンランプ５２と、例えば楕円鏡からなる反射鏡５３と、ハロゲンランプ５２から放射された白色光を赤、青、緑の３原色の単色の光束５４Ｒ，５４Ｇ ，５４Ｂに分離して出射する色分離光学系５５と、それぞれ、赤色光、青色光、緑色光を、透過／遮光するライトバルブ５６Ｒ，５６Ｇ，５６Ｂと、ライトバルブ５６Ｒ，５６Ｇ，５６Ｂをそれぞれ透過した光を合成する色合成光学系５７と、合成された光をスクリーン５８上に投影する投影光学系５９とを備えている。
この例の液晶プロジェクタ５１は、図１１に示すように、光源としてのハロゲンランプ５２と、例えば楕円鏡からなる反射鏡５３と、ハロゲンランプ５２から放射された白色光を赤、青、緑の３原色の単色の光束５４Ｒ，５４Ｇ ，５４Ｂに分離して出射する色分離光学系５５と、それぞれ、赤色光、青色光、緑色光を、透過／遮光するライトバルブ５６Ｒ，５６Ｇ，５６Ｂと、ライトバルブ５６Ｒ，５６Ｇ，５６Ｂをそれぞれ透過した光を合成する色合成光学系５７と、合成された光をスクリーン５８上に投影する投影光学系５９とを備えている。
色分離光学系５５は、同図に示すように、ミラー６１，６２，６３と、ダイクロックミラー６４，６５とを有している。また、色合成光学系５７は、ダイクロックプリズム６６を有している。
投影光学系５９は、合成された光をスクリーン５８上に拡大投影する投射レンズ６７を有している。また、この例のライトバルブ５６Ｒ，５６Ｇ，５６Ｂは、共に第１の実施例乃至第３の実施例のＴＦＴ基板を備えた液晶表示パネルからなっている。
投影光学系５９は、合成された光をスクリーン５８上に拡大投影する投射レンズ６７を有している。また、この例のライトバルブ５６Ｒ，５６Ｇ，５６Ｂは、共に第１の実施例乃至第３の実施例のＴＦＴ基板を備えた液晶表示パネルからなっている。
ライトバルブ５６Ｒ（５６Ｇ，５６Ｂ）は、図１２に示すように、液晶駆動制御部６８によって駆動され、液晶表示パネル６９Ｒ（６９Ｇ，６９Ｂ）と、各信号線７６に表示信号（データ信号）を供給するデータドライバ（電極駆動回路）７１Ｒ（７１Ｇ，７１Ｂ）と、各走査線７５に走査信号を供給するゲートドライバ（走査電極駆動回路）７２Ｒ（７２Ｇ，７２Ｂ）とを有している。
液晶表示パネル６９Ｒ（６９Ｇ，６９Ｂ）は、図１３及び図１４に示すように、スイッチング素子としての薄膜トランジスタ７３，７３，…及び透明画素電極７４，７４，…が多数形成されているＴＦＴ基板と、ＴＦＴ基板と数［μm］の間隙を介して対向して固定された対向基板と、上記間隙に封入された液晶層とを有している。なお、図１３中符号７７は、液晶容量を示し、符号７８は、液晶容量７７に並列に接続された保持容量を示す。液晶層は、印加される電圧に応じて、所望の透過率が得られるように画素７９毎に制御される。
ＴＦＴ基板には、多数の透明画素電極７４，７４，…がマトリックス状に配置され、透明画素電極７４，７４，…の周囲に、互いに直交するように、走査信号を供給するための各走査線７５、表示信号を供給するための各信号線７６とが設けられている。
ＴＦＴ基板には、多数の透明画素電極７４，７４，…がマトリックス状に配置され、透明画素電極７４，７４，…の周囲に、互いに直交するように、走査信号を供給するための各走査線７５、表示信号を供給するための各信号線７６とが設けられている。
薄膜トランジスタ７３は、走査線７５と信号線７６の各交差化箇所近傍に配置され、そのドレイン電極が透明画素電極７４に接続されて対応する液晶セルに信号電荷を印加するたスイッチング素子として用いられる。
薄膜トランジスタ７３は、ゲートドライバ（走査電極駆動回路）７２Ｒ（７２Ｇ，７２Ｂ）から、走査線７５に接続されたゲート電極に、走査線７５を介して走査信号が入力されると共に、データドライバ７１Ｒ（７１Ｇ，７１Ｂ）から、信号線７６に接続されたソース電極に表示信号（データ信号）が入力されることによって、駆動制御される。
また、薄膜トランジスタ７３のドレイン電極は、コンタクトホールを介して、透明画素電極７４に接続されている。
薄膜トランジスタ７３は、ゲートドライバ（走査電極駆動回路）７２Ｒ（７２Ｇ，７２Ｂ）から、走査線７５に接続されたゲート電極に、走査線７５を介して走査信号が入力されると共に、データドライバ７１Ｒ（７１Ｇ，７１Ｂ）から、信号線７６に接続されたソース電極に表示信号（データ信号）が入力されることによって、駆動制御される。
また、薄膜トランジスタ７３のドレイン電極は、コンタクトホールを介して、透明画素電極７４に接続されている。
このように、この例の構成によれば、ライトバルブとして用いられる液晶表示パネルのＴＦＴ基板において、水素プラズマ処理によって改質された下地保護膜が用いられているので、特性の経時的変化が小さく、高い信頼性を確保することができる。また、このＴＦＴ基板において、下地保護膜はシリコン酸窒化膜を含んでいないので、透過率が低下することがなく、光学的特性に悪影響を与えることがない。
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の実施例では、ゲート電極を構成する金属膜として、アルミニウムを用いる場合について述べたが、これに限らず、アルミニウムに代えて、例えば、クロム、モリブデン、タングステン、タンタル等の金属や、アルミニウムを含めてこれらの金属を主成分とする合金を用いても良い。
例えば、上述の実施例では、ゲート電極を構成する金属膜として、アルミニウムを用いる場合について述べたが、これに限らず、アルミニウムに代えて、例えば、クロム、モリブデン、タングステン、タンタル等の金属や、アルミニウムを含めてこれらの金属を主成分とする合金を用いても良い。
また、ゲート電極を、金属とポリシリコン膜や微結晶シリコンとの２層構造としても良い。また、アモルファスシリコンや、ポリシリコンゲルマニウムを用いても良い。
また、ＣＶＤ法としては、ＬＰＣＶＤ法やＰＥＣＶＤ法のほか、常圧ＣＶＤ法等を選択することができる。また、絶縁膜等を、ＣＶＤ法のほかに、原子層成長法（ＡＬＤ法：atomic‐layer deposition法）によって形成するようにしても良い。
また、ＣＶＤ法としては、ＬＰＣＶＤ法やＰＥＣＶＤ法のほか、常圧ＣＶＤ法等を選択することができる。また、絶縁膜等を、ＣＶＤ法のほかに、原子層成長法（ＡＬＤ法：atomic‐layer deposition法）によって形成するようにしても良い。
薄膜トランジスタを形成したＴＦＴ基板を、透過型の液晶表示パネルのほか、反射型や半透過型の液晶表示パネルに用いることができる。また、液晶表示パネルのほか、例えば、ＥＬ（Electroluminescent）表示パネルに用いることができる。また、例えば、液晶表示パネルを、ライトバルブとして、前面投射型データプロジェクタや、前面投射型家庭用プロジェクタ、背面投射型家庭用プロジェクタ等に適用できる。
１ 薄膜トランジスタ（半導体装置の一部）
２ ガラス基板（基板）
３，４１ 下地保護膜
６，４３ ＴＦＴ基板
１１ ソース領域
１２ ドレイン領域
１３ チャネル領域
１４ 半導体膜（半導体の活性層）
１５ ゲート絶縁膜
１６ ゲート電極
４４ シリコン酸化膜（下層保護膜）
４５ シリコン窒化膜（上層保護膜）
Ｔa 吸蔵水脱離温度範囲（第１の温度範囲）
Ｔb 構造水脱離温度範囲（第２の温度範囲）
２ ガラス基板（基板）
３，４１ 下地保護膜
６，４３ ＴＦＴ基板
１１ ソース領域
１２ ドレイン領域
１３ チャネル領域
１４ 半導体膜（半導体の活性層）
１５ ゲート絶縁膜
１６ ゲート電極
４４ シリコン酸化膜（下層保護膜）
４５ シリコン窒化膜（上層保護膜）
Ｔa 吸蔵水脱離温度範囲（第１の温度範囲）
Ｔb 構造水脱離温度範囲（第２の温度範囲）
Claims (21)
- 基板の上に下地保護膜を形成する工程と、形成された前記下地保護膜の上に半導体の活性層を形成する工程とを有する半導体装置の製造方法であって、
少なくとも前記下地保護膜が形成された基板を、水素プラズマに晒し、前記下地保護膜に含まれる吸蔵水を脱離除去する水素プラズマ処理工程を付加したことを特徴とする半導体装置の製造方法。 - 前記水素プラズマ処理工程では、前記基板の温度を３５０℃以上４２０℃以下の範囲に設定して、前記基板を水素プラズマに晒すことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記水素プラズマ処理工程では、処理時間を３分以上６０分以下に設定したことを特徴とする請求項１又は２記載の半導体装置の製造方法。
- 前記下地保護膜について、構造水の含有量よりも吸蔵水の含有量が少ない膜質が得られる程度に、前記水素プラズマ処理を施すことを特徴とする請求項１、２又は３記載の半導体装置の製造方法。
- 前記水素プラズマ処理工程では、過熱時に前記下地保護膜から脱離する質量数１８をカウントし、昇温脱離分析により作成された昇温−脱離量プロファイルにおいて、少なくとも１５０℃以上２５０℃以下の第１の温度範囲と、２５０℃以上４００℃以下の第２の温度範囲とにピークを有し、前記第１の温度範囲の第１のピークが、前記第２の温度範囲の第２のピークよりも小さくなる測定結果が得られる程度に、前記水素プラズマ処理を施すことを特徴とする請求項１乃至４のいずれか１に記載の半導体装置の製造方法。
- 前記基板の上に前記下地保護膜を形成する保護膜形成工程と、前記下地保護膜の上に所望のパターンに半導体膜の活性層を形成する活性層形成工程と、前記活性層の上に、ゲート絶縁膜を形成する絶縁膜形成工程と、前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして、前記活性層に不純物イオンを注入する不純物イオン注入工程と、所定の加熱処理によって、注入した前記不純物イオンを活性化し、ソース領域及びドレイン領域を形成するアニーリング処理工程とを有し、前記水素プラズマ処理工程を、前記アニーリング処理工程を実施した後に実施することを特徴とする請求項１乃至５のいずれか１に記載の半導体装置の製造方法。
- 前記水素プラズマ処理工程を、前記下地保護膜を形成した後で、前記活性層を形成する前に実施することを特徴とする請求項１乃至６のいずれか１に記載の半導体装置の製造方法。
- 酸化シリコンからなる下層保護膜を形成した後、窒化シリコンからなる上層保護膜を形成することによって、２層構造からなる前記下地保護膜を構成することを特徴とする請求項１乃至７のいずれか１に記載の半導体装置の製造方法。
- 前記基板は、ガラス基板からなることを特徴とする請求項１乃至８のいずれか１に記載の半導体装置の製造方法。
- 前記半導体は、多結晶シリコンからなることを特徴とする請求項１乃至９のいずれか１に記載の半導体装置の製造方法。
- 原料ガスとしてシラン及び酸素を用いた減圧化学気相成長法、又は原料ガスとしてシラン及び一酸化二窒素を用いたプラズマ増速化学気相成長法によって、前記基板の上に、前記下地保護膜として酸化シリコン膜を形成し、該下地保護膜の上に前記半導体の活性層を形成し、少なくとも該活性層を形成した後に、前記水素プラズマ処理を施すことを特徴とする請求項１乃至１０のいずれか１に記載の半導体装置の製造方法。
- 基板の上に形成された下地保護膜と、該下地保護膜の上に形成された半導体の活性層とを備えてなる半導体装置であって、
前記下地保護膜は、構造水の含有量よりも吸蔵水の含有量が少ない特質を備えていることを特徴とする半導体装置。 - 基板の上に形成された下地保護膜と、該下地保護膜の上に形成された半導体の活性層とを備えてなる半導体装置であって、
前記下地保護膜は、過熱時に該下地保護膜から脱離する質量数１８をカウントし、昇温脱離分析により作成された昇温−脱離量プロファイルにおいて、少なくとも１５０℃以上２５０℃以下の第１の温度範囲と、２５０℃以上４００℃以下の第２の温度範囲とにピークを有し、前記第１の温度範囲の第１のピークが、前記第２の温度範囲の第２のピークよりも小さい膜質とされていることを特徴とする半導体装置。 - 少なくとも前記下地保護膜が形成された前記基板を、水素プラズマに晒し、前記下地保護膜に含まれる吸蔵水を脱離除去する水素プラズマ処理を施されて得られたことを特徴とする請求項１２又は１３記載の半導体装置。
- 前記昇温−脱離量プロファイルにおいて、前記第１の温度範囲の第１のピークが、前記第２の温度範囲の第２のピークよりも小さくなる測定結果が得られる程度に、少なくとも前記下地保護膜が形成された前記基板を、水素プラズマに晒し、前記下地保護膜に含まれる吸蔵水を脱離除去する水素プラズマ処理が施されて得られたことを特徴とする請求項１３記載の半導体装置。
- 前記水素プラズマ処理で、前記下地保護膜が形成された前記基板の温度を３５０℃以上４２０℃以下の範囲に設定して、前記基板を水素プラズマに晒す処理を施されていることを特徴とする請求項１４又は１５記載の半導体装置。
- 前記水素プラズマ処理では、処理時間を３分以上６０分以下に設定されたことを特徴とする請求項１４、１５又は１６記載の半導体装置。
- 前記下地保護膜は、前記基板の上に、原料ガスとしてシラン及び酸素を用いた減圧化学気相成長法、又は原料ガスとしてシラン及び一酸化二窒素を用いたプラズマ増速化学気相成長法によって形成された酸化シリコン膜からなることを特徴とする請求項１２乃至１７のいずれか１に記載の半導体装置。
- 前記基板は、ガラス基板からなることを特徴とする請求項１２乃至１８のいずれか１に記載の半導体装置。
- 前記半導体は、多結晶シリコンからなることを特徴とする請求項１２乃至１９のいずれか１に記載の半導体装置。
- 前記下地保護膜は、酸化シリコンからなる下層保護膜と、窒化シリコンからなる上層保護膜とを有する２層構造とされていることを特徴とする請求項１２乃至２０のいずれか１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006130896A JP2007305698A (ja) | 2006-05-09 | 2006-05-09 | 半導体装置及びその製造方法 |
| US11/745,739 US20070262474A1 (en) | 2006-05-09 | 2007-05-08 | Semiconductor device and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006130896A JP2007305698A (ja) | 2006-05-09 | 2006-05-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007305698A true JP2007305698A (ja) | 2007-11-22 |
Family
ID=38684374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006130896A Withdrawn JP2007305698A (ja) | 2006-05-09 | 2006-05-09 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070262474A1 (ja) |
| JP (1) | JP2007305698A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5787251B2 (ja) * | 2011-02-28 | 2015-09-30 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5275851A (en) * | 1993-03-03 | 1994-01-04 | The Penn State Research Foundation | Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates |
| CN1274009C (zh) * | 1994-06-15 | 2006-09-06 | 精工爱普生株式会社 | 薄膜半导体器件的制造方法 |
| US6563555B1 (en) * | 1995-03-31 | 2003-05-13 | Seiko Epson Corporation | Methods of manufacturing a two-terminal nonlinear device |
| US6190985B1 (en) * | 1999-08-17 | 2001-02-20 | Advanced Micro Devices, Inc. | Practical way to remove heat from SOI devices |
| US20020060322A1 (en) * | 2000-11-20 | 2002-05-23 | Hiroshi Tanabe | Thin film transistor having high mobility and high on-current and method for manufacturing the same |
| US6900083B2 (en) * | 2001-08-31 | 2005-05-31 | Sharp Laboratories Of America, Inc. | Method of forming multi-layers for a thin film transistor |
| JP2007248987A (ja) * | 2006-03-17 | 2007-09-27 | Toshiba Matsushita Display Technology Co Ltd | 表示装置用のアレイ基板 |
-
2006
- 2006-05-09 JP JP2006130896A patent/JP2007305698A/ja not_active Withdrawn
-
2007
- 2007-05-08 US US11/745,739 patent/US20070262474A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20070262474A1 (en) | 2007-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7432030B2 (ja) | 発光装置 | |
| US7586554B2 (en) | Liquid crystal display device and dielectric film usable in the liquid crystal display device | |
| US9806096B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP5604576B2 (ja) | 半導体装置 | |
| JP6008999B2 (ja) | 半導体装置及び電子機器 | |
| US8389345B2 (en) | Thin film transistor and manufacturing method of the same | |
| Souk et al. | Flat panel display manufacturing | |
| JP5085010B2 (ja) | 薄膜トランジスタ及びその製造方法と、薄膜トランジスタを含む平板表示装置及びその製造方法 | |
| JP7500696B2 (ja) | 表示装置 | |
| KR20010014789A (ko) | 반도체 장치 및 그의 제조 방법 | |
| TW201530744A (zh) | 顯示裝置 | |
| US7781775B2 (en) | Production method of semiconductor device and semiconductor device | |
| JP4785258B2 (ja) | 半導体装置及びその作製方法 | |
| JP2002093705A (ja) | 半導体装置およびその作製方法 | |
| JP2007305698A (ja) | 半導体装置及びその製造方法 | |
| JP2007250944A (ja) | 半導体薄膜の成膜方法および半導体薄膜の成膜装置 | |
| JP2000349300A (ja) | 半導体装置およびその作製方法 | |
| JP4712156B2 (ja) | 半導体装置の作製方法 | |
| JP2009130100A (ja) | 薄膜トランジスタおよびその製造方法、並びにそれらを用いた液晶表示装置 | |
| JPH11354441A (ja) | 半導体装置の製造方法 | |
| JP2001345267A (ja) | 半導体装置の作製方法 | |
| JPH11135797A (ja) | 積層膜の形状加工方法およびそれを利用した薄膜トランジスタの製造方法 | |
| JP4674937B2 (ja) | 半導体装置の作製方法 | |
| JP6620803B2 (ja) | 電気光学装置、電気光学装置の製造方法、電子機器 | |
| JP5159005B2 (ja) | 半導体装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090415 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20100929 |