JP5604576B2 - 半導体装置 - Google Patents
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Description
装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置お
よびその様な電気光学装置を部品として搭載した電子機器に関する。
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタは
ICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。
に制御する画素マトリクス回路、画素マトリクス回路を制御するドライバー回路、さらに
外部からのデータ信号を処理するロジック回路(プロセッサ回路やメモリ回路など)等の
あらゆる電気回路にTFTを応用する試みがなされている。
る。そして、陽極酸化工程によって上記導電材料からなる電極表面に高抵抗を有する陽極
酸化膜を形成して、電極の表面を保護し、半導体装置の電極間を絶縁する方法が知られて
いる。
電極に対して、直流電源の陽極を接続し、白金からなる陰極電極を直流電極の陰極に接続
し、電極及び陰極電極を陽極酸化液中に浸し、両者間に直流電圧を印加して陽極酸化が行
われていた。
した(この状態を定電流状態と呼ぶ)。すると、金属配線上に陽極酸化膜が形成されはじ
め、膜厚が厚くなるに従って、電極の抵抗が高くなり、電圧値が次第に増加する。なお、
定電流状態において、陽極酸化膜の膜厚は、電圧値と比例する。
制御した(この状態を定電圧状態と呼ぶ)。すると、電流量は下がり始め、数十分間その
電圧値を維持し、その後、陽極酸化工程を終了させていた。図示しないが終了時、電圧は
ゼロとなる。
状態から定電圧状態に移行させる工程を用いていた。
線を形成した後、従来の陽極酸化を行った場合、配線の剥がれ、破壊等の問題が生じてい
た。特に、半導体装置の微細化、多層化に伴い、平坦性の優れた層間絶縁膜として近年用
いられるようになってきた樹脂膜は、陽極酸化可能な材料と密着性が不良であり膜剥がれ
が生じる場合が多かった。図27には、その一例としてポリイミド樹脂膜4101上にア
ルミニウムからなる電極4102を形成した後、従来の方法を用いて陽極酸化を行った場
合、膜剥がれが生じた例を示す。
ず陽極酸化工程において、溶液が電極4102の端部下部に廻り込み(しみ込み)、陽極
酸化膜4103が電極4102の端部下部に形成されることが原因の一つと考えられる。
この廻り込み量(しみ込み量)Xが大きければ大きいほど膜剥がれが顕著に見られた。本
明細書において、電極4102が樹脂膜と接している箇所から、陽極酸化膜4103の側
面までの距離をXaとし、電極側面に形成された陽極酸化膜4103の膜厚をXbとした
場合、XaからXbを差し引いた距離を「廻り込み量X」と定義している。図27におい
ては、廻り込み量X=Xa−Xb=約0.6μm〜0.7μm程度となっている。
じない新規な陽極酸化工程が要求されていた。
の各回路の配線として、本願発明の新規な陽極酸化工程により膜厚が均一な陽極酸化膜を
表面に有する電極を用い、高い信頼性を有する電気光学装置を提供することを課題とする
。
提供することを課題とする。
少なくとも一部に酸化膜と、該酸化膜の少なくとも一部を覆って第2の電極とからなる容
量を備えていることを特徴とする半導体装置である。
1の電極の表面の少なくとも一部に酸化膜と、該酸化膜の少なくとも一部を覆って第2の
電極とからなる容量を備えていることを特徴とする半導体装置である。
している。
.5μm以下であることを特徴としている。
あるとよい。
において、前記画素マトリクス回路の保持容量は、有機樹脂膜の上に設けられた遮蔽膜と
、該遮蔽膜の酸化膜と、該酸化膜の上に設けられた画素電極とで形成されていることを特
徴とする半導体装置である。
なくとも含む半導体装置において、 前記ドライバー回路を形成するnチャネル型TFT
のLDD領域は、少なくとも一部または全部が、該nチャネル型TFTのゲート配線と重
なるように配置され、 前記画素マトリクス回路を形成する画素TFTのLDD領域は、
該画素TFTのゲート配線と重ならないように配置され、 前記画素マトリクス回路の保
持容量は有機樹脂膜の上に設けられた遮蔽膜と、該遮蔽膜の酸化膜と、画素電極とで形成
されており、前記ドライバー回路を形成するnチャネル型TFTのLDD領域には、前記
画素TFTのLDD領域よりも高い濃度でn型を付与する不純物元素が含まれることを特
徴とする半導体装置である。
る。
あるとよい。
れていることを特徴としている。
ている。
程と、 前記樹脂膜上に第1の電極を形成する工程と、前記第1の電極の酸化膜を形成す
る工程と、前記酸化膜を少なくとも一部を覆って第2の電極を形成する工程とを有し、容
量が前記第1の電極と、前記第1の電極の酸化膜と、前記第2の電極とで形成されること
を特徴とする半導体装置の作製方法である。
無機膜を形成する工程と、 前記無機膜上に第1の電極を形成する工程と、前記第1の電
極の酸化膜を形成する工程と、前記酸化膜を少なくとも一部を覆って第2の電極を形成す
る工程とを有し、 容量が前記第1の電極と、前記第1の電極の酸化膜と、前記第2の電
極とで形成されることを特徴とする半導体装置の作製方法である。
成することを特徴としている。
電時間が11V/min以上とする陽極酸化工程であることを特徴としている。
なくとも含む半導体装置の作製方法において、 前記ドライバー回路を形成するnチャネ
ル型TFTの活性層に、チャネル形成領域、ソース領域、ドレイン領域および該ソース領
域またはドレイン領域とチャネル形成領域とに挟まれたLDD領域を形成する工程と、
前記ドライバー回路を形成するpチャネル型TFTの活性層に、チャネル形成領域、ソー
ス領域およびドレイン領域を形成する工程と、前記画素マトリクス回路を形成する画素T
FTの活性層に、チャネル形成領域、ソース領域、ドレイン領域および該ソース領域また
はドレイン領域とチャネル形成領域とに挟まれたLDD領域を形成する工程と、 前記ド
ライバー回路を形成するnチャネル型TFT及びpチャネル型TFT並びに前記画素マト
リクス回路を形成する画素TFTの上方に有機樹脂膜でなる層間絶縁膜を形成する工程と
、 前記層間絶縁膜上に遮蔽膜を形成する工程と、 前記遮蔽膜の表面に該遮蔽膜の酸化
膜を形成する工程と、 前記遮蔽膜の酸化膜に接し、且つ前記遮蔽膜に重なるようにして
画素電極を形成する工程と、を有し、 前記ドライバー回路を形成するnチャネル型TF
TのLDD領域は、少なくとも一部または全部が、該nチャネル型TFTのゲート配線に
重なって配置され、 前記画素TFTのLDD領域は、該画素TFTのゲート配線に重な
らないように配置され、前記ドライバー回路を形成するnチャネル型TFTのLDD領域
には、前記画素TFTのLDD領域よりも高い濃度でn型を付与する不純物元素が添加さ
れることを特徴とする半導体装置の作製方法である。
が11V/min以上とする陽極酸化工程であることを特徴としている。
おいて、前記画素マトリクス回路は、カラーフィルターで平坦化されていることを特徴と
する半導体装置である。
れる絶縁膜、特に樹脂膜上に形成された電極の表面を陽極酸化膜で覆うことによって、廻
り込み量Xが0.5μm以下、好ましくは0.1μm以下とすることができ、密着性の優
れた電極を有する信頼性の高い半導体装置を作製することができた。
積で大きなキャパシティを有する保持容量を形成することができる。従って、対角1イン
チ以下のAM−LCDにおいても開口率を低下させることなく、十分な保持容量を確保す
ることが可能となった。加えて、陽極酸化膜の廻り込み量Xが0.5μm以下、好ましく
は0.1μm以下であるため、その上に形成する画素電極のカバレッジも良好とすること
ができ、歩留まりも向上できた。
されたAM−LCDに代表される電気光学装置の各回路の電極として陽極酸化可能な材料
を用い、その表面に陽極酸化膜を有する構成を特徴とする。
地として、その上に陽極酸化可能な材料からなる第1の電極を設け、該電極の表面に陽極
酸化膜を設け、さらに陽極酸化膜上に第2の電極を設けて容量を形成する構成とした時に
最も効果的な技術である。
、タンタル膜、ニオブ膜、ハフニウム膜、ジルコニウム膜、クロム膜、チタン膜等)や導
電性を有する珪素膜(例えばリンドープシリコン膜、ボロンドープシリコン膜等)でも良
いし、前記バルブ金属膜をシリサイド化したシリサイド膜、窒化したバルブ金属膜(窒化
タンタル膜、窒化タングステン膜、窒化チタン膜等)を主成分とする材料を用いることが
できる。また、他の金属元素(タングステン膜、モリブデン膜等)との共融体である合金
(例えばモリブデンタンタル合金等)を用いることも可能である。また、これらを自由に
組み合わせて積層しても良い。
アノード電流は通さない、即ち弁作用を示すような金属を指す。(電気化学便覧 第4版
;電気化学協会編、p370、丸善、1985)
ても良いし、多層膜からなる電極としてもよい。なお、本明細書中において「電極」とは
、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差す
る箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「電極」
という文言に「配線」は常に含められているものとする。
を備えた電極を示したSEM(走査型電子顕微鏡)写真である。図1(B)はSEM写真
の模式図である。図27と比較して、陽極酸化膜の廻り込み量Xが非常に小さい(X=0
〜0.02μm)電極端部が図1に示されている。理想的には、廻り込み量X=0の状態
が好ましく、さらに上面および側面の陽極酸化膜厚が均一に形成されることが望ましい。
明は、その形成方法にも特徴がある。
を行ったが、従来の方法、即ち、定電流状態から定電圧状態に移行させる工程では、どう
しても電極端部において不均一な陽極酸化が行われ陽極酸化膜の廻り込みが生じていた。
する金属膜との密着性を高めるためにCF4ガスを用いたプラズマ処理を施した。次いで
、スパッタ法にて、厚さ125nmのAl―Ti膜を成膜後、パターニングを施し電極を
形成した。その後、樹脂膜を焼成するため、250℃、1時間の熱処理を施した。そして
、電極に陽極酸化装置のプローブを接続して電極の表面にバリア型の陽極酸化膜を形成し
た。なお、バリア型の陽極酸化膜はアルミナである。このようにして形成した陽極酸化膜
をSEM観察した。
液温度30℃と設定して、定電圧時間(定電圧状態での保持時間)、上昇レート(単位時
間当たりの印加電圧値)、基板1枚当たりの供給電流をそれぞれ条件1〜4で設定して廻
り込み量Xを測定した。なお、条件1〜4は、電極の表面に膜厚50nmの陽極酸化膜を
形成するため、到達電圧35Vと設定した。
条件1と条件2と条件3で電流値及び上昇レートによる廻り込み量Xの比較を行い、条件
2と条件4で定電圧時間の有無による廻り込み量Xの比較を行った。
。
例することを本発明者らは見出した。
の電流値、及び単位時間当たりの印加電圧値を大きい値とし、目標電圧に到達した段階で
終了させると廻り込み量Xを小さくすることができた。加えて、陽極酸化工程にかかる時
間を短縮するために、定電圧状態の時間を数秒〜数分、あるいは定電圧状態の時間をゼロ
として陽極酸化膜を形成する。
化工程が終了した段階で電圧はゼロとなるが、図2では図示していない。
〜20mA/cm2であることが好ましい。なお、従来の電流密度(約0.3mA/cm2
程度)と比べて大きい電流密度である。
好ましくは100V/min以上とした。同様に従来の電圧上昇レート(約10V/min程度
)と比較して大きい。
Xを抑えることができ、所望の陽極酸化膜を形成することができた。
見出した。
電体として陽極酸化膜を形成したAM−LCDの断面図を図5に示す。
なお、ここではドライバー回路を構成する基本回路としてCMOS回路を示し、画素マト
リクス回路のTFTとしてはダブルゲート構造のTFTを示している。
勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などとしても
良い。
リイミド)上に、陽極酸化可能な材料(アルミニウム)からなる電極(遮蔽膜377)が
設けられている。この遮蔽膜377は遮光及び電界遮蔽の効果を有する。また、その表面
には陽極酸化膜378が設けられている。
を電極(遮蔽膜377)、上部電極を画素電極379とした保持容量382が設けられて
いる。
代表される透明導電膜を、反射型AM−LCDを作製するのであればアルミニウム、銀、
またはこれらの合金(Al−Ag合金)等に代表される反射率の高い金属膜を用いれば良
い。
た電極の遮光性が重要である。出発膜厚を3条件(65nm、95nm、125nm)振
り、陽極酸化条件は全て同一条件とし膜厚50nmの陽極酸化膜を形成した。すると、陽
極酸化されなかった電極膜厚は30nm、60nm、90nmとなった。
極膜厚:30nmの吸光度は2.6、電極膜厚:60nmの吸光度は4、電極膜厚:90
nmの吸光度は4.6であることが図12から読みとれる。電極を遮蔽膜として用いる場
合に必要な吸光度(550nmにおける)は3以上あればよい。従って、60nm以上で
あれば問題なく遮蔽膜として機能する。また、段差による光漏れを考慮するなら、遮蔽膜
は薄い方が好ましい。
FTのドレイン領域416と電気的に接続されているが、画素電極とドレイン領域とが直
接的に接続するような構造としても良い。
され均一な膜厚を有する陽極酸化膜を誘電体とした保持容量382を備えた画素マトリク
ス回路が形成されるため、信頼性及び生産性が高い点に特徴がある。
うこととする。
に設けられるドライバー回路の基本形態であるCMOS回路を同時に形成したアクティブ
マトリクス基板の作製方法について説明する。
、代表的には100nmの厚さに形成した。窒化酸化シリコン膜302aは、SiH4と
N2OとNH3を原料ガスとして作製されるものであり、含有する窒素濃度を25atomic%
以上50atomic%未満となるようにした。その後、窒素雰囲気中で450〜650℃の熱
処理を施し、窒化酸化シリコン膜302aを緻密化した。
さに形成し、連続して非晶質半導体膜(図示せず)を20〜80nmの厚さに形成した。
本実施例では非晶質半導体膜としては非晶質シリコン膜を用いたが、微結晶シリコン膜や
非晶質シリコンゲルマニウム膜を用いても良い。
記載された結晶化手段により非晶質シリコン膜を結晶化し、結晶質シリコン膜(図示せず
)を形成した。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長
する触媒元素(ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選
ばれた一種または複数種の元素、代表的にはニッケル)を用いる結晶化手段である。具体
的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シ
リコン膜を結晶質シリコン膜に変化させるものである。
存した非晶質成分の結晶化を行い、全体の結晶性を向上させる。なお、エキシマレーザー
光はパルス発振型でも連続発振型でも良いが、ビーム形を線状に加工して照射することで
大型基板にも対応できる。
それらを覆ってゲート絶縁膜307を形成した。ゲート絶縁膜307は、SiH4とN2O
とから作製される窒化酸化シリコン膜であり、ここでは10〜200nm、好ましくは5
0〜150nmの厚さで形成した。(図3(A))
域を含む)を覆うレジストマスク308〜311を形成した。そして、フォスフィン(P
H3)を用いたイオンドープ法でn型を付与する不純物元素(本実施例ではリン)を添加
して後にLov領域またはLoff領域となるn-領域312〜314を形成した。この工程で
は、ゲート絶縁膜307を通してその下の活性層にリンを添加するために、加速電圧は6
5keVに設定した。活性層に添加されるリンの濃度は、2×1016〜5×1019atoms/
cm3の範囲にするのが好ましく、ここでは1×1018atoms/cm3とした。(図3(B))
続いて、アルミニウム(Al)を主成分とする第2の導電膜316を、100〜300n
mの厚さに形成した。(図3(C))
の導電膜がAlであるので、リン酸溶液により下地であるTaN膜との選択比が良好であ
った。さらに、第1の導電層315と配線317の上に第3の導電膜318をタンタル(
Ta)で100〜400nm(本実施例では200nm)の厚さに形成した。なお、この
タンタル膜の上にさらに窒化タンタル膜を形成しても構わない。(図3(D))
エッチング除去して、低抵抗な接続配線325、pチャネル型TFTのゲート配線326
、画素マトリクス回路のゲート配線327を形成した。なお、導電膜328〜330はn
チャネル型TFTとなる領域上に残しておく。また、この接続配線325は、配線抵抗を
極力小さくした部分(例えば、外部信号の入出力端子からドライバー回路の入出力端子ま
での配線部分)に形成する。但し、構造上、配線幅がある程度太くなってしまうので、微
細な配線を必要とする部分には不向きである。
混合ガスにより行うことができた。そして、レジストマスク319〜324をそのまま残
して、pチャネル型TFTが形成される活性層303の一部に、p型を付与する不純物元
素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン(B2H6
)を用いてイオンドープ法(勿論、イオンインプランテーション法でも良い)で添加した
。ボロンの添加濃度は5×1020〜3×1021atoms/cm3(本実施例では2×1021atoms
/cm3)とした。そして、ボロンが高濃度に添加されたp++領域331、332を形成した
。(図4(A))
307をエッチングし、活性層303の一部を露出させた後、ボロンを添加する工程を行
っても良い。その場合、加速電圧が低くて済むため、活性層に与えるダメージも少ないし
、スループットも向上する。
38を形成した。これはnチャネル型TFTのゲート配線を形成するためのものであり、
ドライエッチング法によりnチャネル型TFTのゲート配線339〜341が形成された
。このときゲート配線339、340はn-領域312〜314の一部と重なるように形
成した。(図4(B))
47を形成した。レジストマスク344、346はnチャネル型TFTのゲート配線34
0、341とn-領域の一部を覆う形で形成した。
oms/cm3(本実施例では5×1020atoms/cm3)の濃度で添加して活性層304〜306に
n+領域347〜353を形成した。(図4(C))
をエッチング除去し、活性層304〜306の一部を露出させた後、リンを添加する工程
を行っても良い。その場合、加速電圧が低くて済むため、活性層に与えるダメージも少な
いし、スループットも向上する。
FTとなる活性層306にn型を付与する不純物元素(本実施例ではリン)を添加する工
程を行った。こうして前記n-領域の1/2〜1/10の濃度(具体的には1×1016〜
5×1018atoms/cm3)でリンが添加されたn--領域354〜357を形成した。
純物領域にn--の濃度でリンが添加された。実際、その濃度は非常に低濃度であるため無
視して差し支えない。但し、厳密には359、360で示される領域がn-領域であるの
に対し、361、362で示される領域は(n-+n--)領域となり、前記n-領域359
、360よりも若干高い濃度でリンを含む。(図5(A))
、NH3を原料とした窒化酸化シリコン膜で形成した。この窒化酸化シリコン膜中の含有
水素濃度は1〜30atomic%となるように形成することが望ましかった。保護絶縁膜34
4としては、他にも酸化シリコン膜、窒化シリコン膜またはそれらを組み合わせた積層膜
を用いることができる。
るために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において300〜650
℃、好ましくは400〜550℃、ここでは450℃、2時間の熱処理を行った。
処理を行い、活性層を水素化する工程を行った。この工程は熱的に励起された水素により
半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズ
マ水素化(プラズマにより励起された水素を用いる)
を行っても良い。(図5(B))
64を形成した。前記保護絶縁膜363と層間絶縁膜364とでなる積層膜を第1の層間
絶縁膜とした。
が形成され、ソース配線365〜368と、ドレイン配線369〜372を形成した。な
お、図示されていないがCMOS回路を形成するためにドレイン配線369と370は同
一配線として接続されている。また、入出力端子間、回路間を結ぶ接続配線373、37
4も同時に形成した。なお、図示していないが本実施例ではこの電極を、Ti膜を100
nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して
形成した3層構造の積層膜とした。
化酸化シリコン膜で50〜500nm(代表的には200〜300nm)の厚さで形成し
た。パッシベーション膜375はプラズマCVD法でSiH4、N2O、NH3から形成さ
れる窒化酸化シリコン膜、またはSiH4、N2、NH3から作製される窒化シリコン膜で
形成すれば良い。
水素化の工程を行なった。プラズマ処理により励起された水素は第1の層間絶縁膜中に供
給され、基板を200〜400℃に加熱しておけば、その水素を下層側にも拡散させて活
性層を水素化することができた。このパッシベーション膜の作製条件は特に限定されるも
のではないが、緻密な膜とすることが望ましい。
、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行
うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後
に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、
パッシベーション膜375に開口部を形成しておいても良い。
樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾ
シクロブテン)等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点な
どが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることも
できる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼
成して形成した。
77を形成した。遮蔽膜377はアルミニウム(Al)、チタン(Ti)、タンタル(T
a)から選ばれた元素またはいずれかを主成分とする膜で100〜300nmの厚さに形
成した。なお、第2の層間絶縁膜376上に酸化シリコン膜等の絶縁膜を5〜50nm形
成しておくと、この上に形成する遮蔽膜の密着性を高めることができた。また、有機樹脂
で形成した第2の層間絶縁膜376の表面にCF4ガスを用いたプラズマ処理を施すと、
表面改質により膜上に形成する遮蔽膜の密着性を向上させることができた。
バー回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続
配線を形成する材料を成膜する前に、予め第2の層間絶縁膜にコンタクトホールを形成し
ておく必要がある。
5nm)の厚さの陽極酸化膜378を形成した。本実施例では遮蔽膜377としてアルミ
ニウム膜またはアルミニウムを主成分とする膜を用いたため、陽極酸化膜378として酸
化アルミニウム膜(アルミナ膜)が形成された。
ル溶液を作製した。これは15%の酒石酸アンモニウム水溶液とエチレングリコールとを
2:8で混合した溶液であり、これにアンモニア水を加え、pHが7±0.5となるよう
に調節した。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜377が形成され
ている基板を溶液に浸し、遮蔽膜377を陽極として、一定(数mA〜数百mA)の直流
電流を流した。電流密度は、1.0mA/cm2〜20.0mA/cm2の範囲に制御しな
がら、陽極酸化を行うことが好ましい。
430V/minとした。溶液中の陰極と陽極との間の電圧は酸化膜の成長に従い時間と
共に変化するが、電流が一定となるように電圧を調整し、35Vとなったところで終了し
た。本実施例の陽極酸化工程時間は7秒であった。
陽極酸化膜378を形成することができた。なお、ここで示した陽極酸化法に係わる数値
は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
D法、熱CVD法またはスパッタ法などの気相法によって形成しても良い。その場合も膜
厚は30〜150nm(好ましくは50〜75nm)とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、DLC(Diamond like carbon)
膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良
い。
するコンタクトホールを形成し、画素電極379を形成した。なお、画素電極380、3
81はそれぞれ隣接する別の画素の画素電極である。画素電極379〜381は、透過型
液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には反
射性を有する金属膜(例えば、アルミニウム、銀、Al−Ag合金等)を用いれば良い。
ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を10
0nmの厚さにスパッタ法で形成した。
領域382が保持容量を形成した。
有したアクティブマトリクス基板が完成した。なお、ドライバー回路にはpチャネル型T
FT501、nチャネル型TFT502、503が形成され、画素マトリクス回路にはn
チャネル型TFTでなる画素TFT504が形成された。(図5(C))
402、ドレイン領域403がそれぞれp+領域で形成された。
ドレイン領域406、そしてチャネル形成領域の片側にLov領域407が形成された。こ
の時、ソース領域405は、(n--+n+)領域、ドレイン領域406は(n--+n-+n
+)領域でそれぞれ形成され、Lov領域407はn-領域で形成された。また、Lov領域4
07はゲート配線と全部重なって形成された。
ドレイン領域410、そしてチャネル形成領域の両側にLov領域411a、412aおよび
Loff領域411b、412bが形成された。この時、ソース領域409、ドレイン領域4
10は(n--+n-+n+)領域、Lov領域411a、412aはn-領域、Loff領域411
b、412bは(n--+n-)領域でそれぞれ形成された。なお、この構造ではLDD領域
の一部がゲート配線と重なるように配置されたために、Lov領域とLoff領域が実現され
ている。
ドレイン領域416、Loff領域417〜420、Loff領域418、419に接したn+
領域421が形成された。この時、ソース領域415、ドレイン領域416はそれぞれ(
n--+n+)領域で形成され、Loff領域417〜420はn--領域で形成された。
各回路を形成するTFTの構造を最適化し、半導体装置の動作性能および信頼性を向上さ
せることができた。具体的には、nチャネル型TFTは回路仕様に応じてLDD領域の配
置を異ならせ、Lov領域またはLoff領域を使い分けることによって、同一基板上に高速
動作またはホットキャリア対策を重視したTFT構造と低オフ電流動作を重視したTFT
構造とを実現した。
速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、
バッファ回路などのロジック回路に適している。即ち、チャネル形成領域の片側(ドレイ
ン領域側)のみにLov領域を配置することで、できるだけ抵抗成分を低減させつつホット
キャリア対策を重視した構造となっている。
これは上記回路群の場合、ソース領域とドレイン領域の機能が変わらず、キャリア(電子
)の移動する方向が一定だからである。但し、必要に応じてチャネル形成領域の両側にL
ov領域を配置することもできる。
するサンプリング回路(サンプルホールド回路)に適している。即ち、Lov領域を配置す
ることでホットキャリア対策とし、さらにLoff領域を配置することで低オフ電流動作を
実現した。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリ
アの移動方向が180°変わるため、ゲート配線を中心に線対称となるような構造としな
ければならない。なお、場合によってはLov領域のみとすることもありうる。
ンプリング回路(サンプルホールド回路)に適している。即ち、オフ電流値を増加させる
要因となりうるLov領域を配置せず、Loff領域のみを配置することで低オフ電流動作を
実現している。また、ドライバー回路のLDD領域よりも低い濃度のLDD領域をLoff
領域として用いることで、多少オン電流値が低下しても徹底的にオフ電流値を低減する対
策を打っている。さらに、n+領域321はオフ電流値を低減する上で非常に有効である
ことが確認されている。
さ(幅)は0.5〜3.0μm、代表的には1.0〜1.5μmとすれば良い。また、n
チャネル型TFT503のLov領域411a、412aの長さ(幅)は0.5〜3.0μm
、代表的には1.0〜1.5μm、Loff領域411b、412bの長さ(幅)は1.0〜
3.5μm、代表的には1.5〜2.0μmとすれば良い。また、画素TFT504に設
けられるLoff領域417〜420の長さ(幅)は0.5〜3.5μm、代表的には2.
0〜2.5μmとすれば良い。
ャネル型TFT502〜504は非自己整合(ノンセルフアライン)的に形成されている
点も特徴の一つである。
を作製する工程を説明する。図6に示すように、図5(C)の状態の基板に対し、配向膜
601を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている
。対向側の基板602には、透明導電膜からなる対向電極603と、配向膜604とを形
成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角
を持って配向するようにした。そして、画素マトリクス回路と、CMOS回路が形成され
たアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やス
ペーサ(共に図示せず)などを介して貼りあわせる。その後、両基板の間に液晶材料60
5を注入し、封止剤(図示せず)によって完全に封止した。液晶材料には公知の液晶材料
を用いれば良い。このようにして図6に示すアクティブマトリクス型液晶表示装置が完成
した。
に接続される保持容量の他の構成について図7を用いて説明する。なお、図7の断面構造
は実施例1で説明した作製工程に従って、陽極酸化膜378を形成するところまで全く同
一であるので、そこまでの構造は図3〜5で既に説明されている。従って、本実施例では
実施例1と異なる点のみに注目して説明を行うこととする。
膜378を形成したら、有機樹脂膜でなるスペーサー702〜704を形成する。有機樹
脂膜としては、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、BCB(ベンゾ
シクロブテン)から選ばれた膜を用いることができる。その後、スペーサー702、第2
の層間絶縁膜376、パッシベーション膜375をエッチングしてコンタクトホールを形
成し、実施例1と同一の材料で画素電極705を形成する。なお、画素電極706、70
7は隣接する別の画素の画素電極である。
おいて保持容量708が形成される。このようにスペーサー702〜704を設けること
により、遮蔽膜377と画素電極705〜707との間で発生するショート(短絡)を防
止することができる。
に接続される保持容量の他の構成について図8を用いて説明する。なお、図8の断面構造
は実施例1で説明した作製工程に従って、遮蔽膜377を形成するところまで全く同一で
あるので、そこまでの構造は図3〜5で既に説明されている。従って、本実施例では実施
例1と異なる点のみに注目して説明を行うこととする。
うにして有機樹脂膜でなるスペーサー801〜803を形成する。有機樹脂膜としては、
ポリイミド、ポリアミド、ポリイミドアミド、アクリル、BCB(ベンゾシクロブテン)
から選ばれた膜を用いることができる。(図8(A))
04を形成する。なお、スペーサー801〜803と接した部分には酸化膜804は形成
されない。(図8(B))
チングしてコンタクトホールを形成し、実施例1と同一の材料で画素電極805を形成す
る。なお、画素電極806、807は隣接する別の画素の画素電極である。
て保持容量808が形成される。このようにスペーサー801〜803を設けることによ
り、遮蔽膜377と画素電極805〜807との間で発生するショート(短絡)を防止す
ることができる。
図9は、図3〜図5の断面構造図と対応付けるため、共通の符号を用いている。また、図
9(B)で示すA―A’に沿った断面構造は、図5(C)に示す画素マトリクス回路の断
面図に対応している。
は島状半導体膜、ゲート配線、ソース配線の重ねあわせを示す上面図であり、同図(B)
はその上に遮蔽膜、画素電極を重ねあわせた状態を示す上面図である。図9(A)におい
て、ゲート配線341は、図示されていないゲート絶縁膜を介してその下の島状半導体膜
306と交差している。また、図示はしていないが、活性層306には、ソース領域、ド
レイン領域、n--領域でなるLoff領域が形成されている。また、901はソース配線3
68と島状半導体膜306とのコンタクト部、902はドレイン配線372と活性層30
6とのコンタクト部である。
いが、図5(C)の陽極酸化膜378を指す)が形成された遮蔽膜377と、各画素ごと
に設けられる画素電極379〜381が形成されている。そして、遮蔽膜377と画素電
極379とが陽極酸化膜を介して重なる領域で保持容量382が形成される。なお、90
3はドレイン配線372と画素電極379とのコンタクト部である。
で、必要な容量を形成するための面積を少なくすることが可能である。
さらに、本実施例のように画素TFT上に形成される遮蔽膜を保持容量の一方の電極とす
ることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させること
ができた。
照らし合わせて説明したが、実施例1〜4のいずれの構成とも自由に組み合わせてアクテ
ィブマトリクス型液晶表示装置を作製することができる。
極(本発明の場合は遮蔽膜)を固定電位としておくことで保持容量を形成することができ
る。その場合、遮蔽膜をフローティング状態(電気的に孤立した状態)かコモン電位(デ
ータとして送られる画像信号の中間電位)に設定しておくことが望ましい。
いて説明する。図10(A)において、1001は実施例1と同様にして作製された画素
TFTであり、1002が保持容量の一方の電極として機能する遮蔽膜である。遮蔽膜1
002は画素マトリクス回路の外側にまで延在し、第2の層間絶縁膜1004、パッシベ
ーション膜1005に設けられたコンタクトホール1006を介してコモン電位を与える
電源線1003と接続している。
接続することでコモン電位とすることができる。従って、この場合には遮蔽膜1002を
形成する前に第2の層間絶縁膜1004、パッシベーション膜1005をエッチングする
工程が必要となる。
であり、1008が保持容量の一方の電極として機能する遮蔽膜である。遮蔽膜1008
は画素マトリクス回路の外側にまで延在し、1009で示される領域において導電膜10
10と酸化膜1011を介して重なる。この導電膜1010は画素電極1012と同時に
形成される導電膜である。
4に設けられたコンタクトホール1015を介してコモン電位を与える電源線1016と
接続している。この時、領域1009では遮蔽膜1008、酸化膜1011、導電膜10
10でなるコンデンサが形成される。このコンデンサは交流駆動を行うことによって実質
的に短絡する。即ち、領域1009では静電結合によって、遮蔽膜1008と導電膜10
10とが電気的に接続されるため、遮蔽膜1008と電源線1016とは実質的に接続さ
れる。
モン電位に設定することが可能となる。
能である。
間の密着性を高めるための技術を提供する。説明には図11を用いる。
200nm厚の無機膜、ここでは酸化珪素膜を形成し、さらに連続的に高純度アルミニウ
ム膜を形成する。この高純度アルミニウム膜をエッチングして遮蔽膜1102を形成する
。図11(A)では1101が酸化珪素膜、1102は遮蔽膜、1103は陽極酸化膜で
ある。
02との密着性を高めるバッファ層として機能する。この酸化珪素膜を設けることで実施
の形態に示した陽極酸化法により酸化膜1103を形成した場合において、さらに良好な
密着性を確保することができる。また、無機膜1104としては、酸化珪素膜の他に、珪
素(シリコン)を含む絶縁膜(本明細書中では窒化シリコン膜、または窒化酸化シリコン
膜の総称を指す)を用いることができる。なお、本明細書中において窒化酸化シリコン膜
とはSiOxNy(但し、0<x、y<1)で表される絶縁膜であり、珪素、酸素、窒素を
所定の割合で含む絶縁膜を指す。
F4ガスを用いたプラズマ処理を施して、表面改質により膜上に形成する遮蔽膜の密着性
を向上させてもよい。
膜1102及び陽極酸化膜をマスクとして酸化珪素膜のパターニングを施して図11(B
)に示す構造としてもよい。この図11(B)の断面構造のSEM写真図および模式図を
図30(A)及び図30(B)に示す。なお、図30(B)において図11と同じ符号を
用いた。
よい。
能である。
施例のアクティブマトリクス基板は、ソース信号線側駆動回路1301、ゲート信号線側
駆動回路(A)1307、ゲート信号線側駆動回路(B)1311、プリチャージ回路1
312、画素マトリクス回路1306を有している。
ソース信号線側駆動回路1301は、シフトレジスタ回路1302、レベルシフタ回路1
303、バッファ回路1304、サンプリング回路1305を備えている。また、ゲート
信号線側駆動回路(A)1307は、シフトレジスタ回路1308、レベルシフタ回路1
309、バッファ回路1310を備えている。ゲート信号線側駆動回路(B)1311も
同様な構成である。
0V)であり、回路を形成するCMOS回路に使われるnチャネル型TFTは図5(C)
の502で示される構造が適している。
動電圧は14〜16Vと高くなるが、シフトレジスタ回路と同様に、図5(C)のnチャ
ネル型TFT502を含むCMOS回路が適している。なお、ゲート配線をダブルゲート
構造とすることは、回路の信頼性を向上させる上で有効である。
レイン領域が反転する上、オフ電流値を低減する必要があるので、図5(C)のnチャネ
ル型TFT503を含むCMOS回路が適している。なお、図5(C)ではnチャネル型
TFTしか図示されていないが、実際にサンプリング回路を形成する時はnチャネル型T
FTとpチャネル型TFTとを組み合わせて形成することになる。
路1305よりもさらにオフ電流値が低いことを要求するので、完全なLDD構造(Lov
領域を配置しない構造)とすることが望ましく、図5(C)のnチャネル型TFT504
を画素TFTとして用いることが望ましい。
図3〜図5の断面構造図と対応付けるため、共通の符号を用いている。
1401と、走査(ゲート)線駆動回路1402と、信号(ソース)線駆動回路1403で
構成される。画素マトリクス回路の画素TFT504はnチャネル型TFTであり、周辺
に設けられるドライバー回路はCMOS回路を基本として構成されている。走査(ゲート
)線駆動回路1402と、信号(ソース)線駆動回路1403はそれぞれゲート配線34
1とソース配線368で画素マトリクス回路1401に接続されている。また、FPC1
404が接続された外部入出力端子1405からドライバー回路の入出力端子までの接続
配線1407、1408が設けられている。
能である。
用いて説明する。まず、基板(本実施例ではガラス基板)1501上に200nm厚の窒
化酸化シリコン膜でなる下地膜1502と50nm厚の非晶質半導体膜(本実施例では非
晶質シリコン膜)1503を大気解放しないで連続的に形成する。
ニッケル水溶液)をスピンコート法で塗布して、触媒元素含有層1504を非晶質半導体
膜1503の全面に形成する。ここで使用可能な触媒元素は、ニッケル(Ni)以外にも
、ゲルマニウム(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)
、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)、といった元素がある。(
図15(A))
パッタ法などにより触媒元素でなる薄膜(本実施例の場合はニッケル膜)を非晶質半導体
膜上に形成する手段をとっても良い。
素を膜中から脱離させた後、500〜650℃(好ましくは550〜570℃)で4〜1
2時間(好ましくは4〜6時間)の熱処理を行う。本実施例では、550℃で4時間の熱
処理を行い、結晶質半導体膜(本実施例では結晶質シリコン膜)1505を形成する。(
図15(B))
程を行う。まず、結晶質半導体膜1505の表面にマスク絶縁膜1506を150nmの
厚さに形成し、パターニングにより開口部1507を形成する。そして、露出した結晶質
半導体膜に対して15族に属する元素(本実施例ではリン)を添加する工程を行う。この
工程により1×1019〜1×1020atoms/cm3の濃度でリンを含むゲッタリング領域15
08が形成される。(図15(C))
間(好ましくは6〜12時間)の熱処理工程を行う。この熱処理工程により結晶質半導体
膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領
域1508に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶
質半導体膜1509に含まれるニッケル濃度は、1×1017atms/cm3以下、好ましくは1
×1016atms/cm3にまで低減することができる。(図15(D))
除くようにしてパターニングを行い、活性層1510を得る。なお、図15(E)では活
性層1510を一つしか図示していないが、基板上に複数の活性層を同時に形成すること
は言うまでもない。
ニッケル)を用いることによって、非常に結晶性の良い結晶質半導体膜で形成されている
。また、結晶化のあとは触媒元素をリンのゲッタリング作用により除去しており、活性層
1510中に残存する触媒元素の濃度は、1×1017atms/cm3以下、好ましくは1×10
16atms/cm3である。
可能である。
用いて説明する。具体的には特開平10−247735号公報(米国出願番号09/03
4,041号に対応)に記載された技術を用いる。
膜でなる下地膜1602と50nm厚の非晶質半導体膜(本実施例では非晶質シリコン膜
)1603を大気解放しないで連続的に形成する。次に、酸化シリコン膜でなるマスク絶
縁膜1604を200nmの厚さに形成し、開口部1605を形成する。
酸ニッケル水溶液)をスピンコート法で塗布して、触媒元素含有層1606を形成する。
この時、触媒元素含有層1606は、開口部1605が形成された領域において、選択的
に非晶質半導体膜1603に接触する。ここで使用可能な触媒元素は、ニッケル(Ni)
以外にも、ゲルマニウム(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛
(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)、といった元素が
ある。(図16(A))
パッタ法などにより触媒元素でなる薄膜(本実施例の場合はニッケル膜)を非晶質半導体
膜上に形成する手段をとっても良い。
素を膜中から脱離させた後、500〜650℃(好ましくは550〜600℃)で6〜1
6時間(好ましくは8〜14時間)の熱処理を行う。本実施例では、570℃で14時間
の熱処理を行う。その結果、開口部1605を起点として概略基板と平行な方向(矢印で
示した方向)に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜(本実施
例では結晶質シリコン膜)1607が形成される。(図16(B))
程を行う。本実施例では、先ほど形成したマスク絶縁膜1604をそのままマスクとして
15族に属する元素(本実施例ではリン)を添加する工程を行い、開口部1605で露出
した結晶質半導体膜に1×1019〜1×1020atoms/cm3の濃度でリンを含むゲッタリン
グ領域1608を形成する。(図16(C))
間(好ましくは6〜12時間)の熱処理工程を行う。この熱処理工程により結晶質半導体
膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領
域1608に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶
質半導体膜1609に含まれるニッケル濃度は、1×1017atms/cm3以下、好ましくは1
×1016atms/cm3にまで低減することができる。(図16(D))
除くようにしてパターニングを行い、活性層1610を得る。なお、図16(E)では活
性層1610を一つしか図示していないが、基板上に複数の活性層を同時に形成すること
は言うまでもない。
ニッケル)を選択的に添加して結晶化することによって、非常に結晶性の良い結晶質半導
体膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並
んだ結晶構造を有している。また、結晶化のあとは触媒元素をリンのゲッタリング作用に
より除去しており、活性層1610中に残存する触媒元素の濃度は、1×1017atms/cm3
以下、好ましくは1×1016atms/cm3である。
可能である。
めにリンを用いたが、本実施例では他の元素を用いて上記触媒元素をゲッタリングする場
合について説明する。
施例で用いることのできる基板は、700℃以上に耐えうる耐熱性基板、代表的には石英
基板、金属基板、シリコン基板である。また、本実施例では結晶化に用いる触媒元素(ニ
ッケルを例にとる)の濃度を極力低いものとする。具体的には、非晶質半導体膜上に重量
換算で0.5〜3ppmのニッケル含有層を形成し、結晶化のための熱処理を行う。これに
より形成された結晶質半導体膜中に含まれるニッケル濃度は、1×1017〜1×1019at
oms/cm3(代表的には5×1017〜1×1018atoms/cm3)となる。
行う。温度は800〜1150℃(好ましくは900〜1000℃)とし、処理時間は1
0分〜4時間(好ましくは30分〜1時間)とする。
おいて、950℃30分の熱処理を行う。この工程により結晶質半導体膜中のニッケルは
揮発性の塩化化合物(塩化ニッケル)となって処理雰囲気中に離脱する。即ち、ハロゲン
元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質半
導体膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行す
るという問題を生じる。そのため、結晶化の段階で用いるニッケルの濃度を極力低くする
必要がある。
/cm3以下、好ましくは1×1016atms/cm3となる。この後は、結晶質半導体膜をパターニ
ングして、活性層を形成することで、TFTの活性層として用いることが可能である。
可能である。即ち、実施例9、10に示したリンによるゲッタリング工程と併用すること
も可能である。
の結晶性を改善するための工程について説明する。まず、実施例8〜10のいずれかの工
程に従って活性層を形成する。但し、本実施例ではTFTを形成する基板として800〜
1150℃の温度に耐えうる基板を用いる材料を用いる必要がある。そのような基板とし
ては、石英基板、金属基板、シリコン基板、セラミックス基板(セラミックスガラス基板
も含む)が挙げられる。
シリコン膜とを積層した積層膜でなるゲート絶縁膜を形成する。ゲート絶縁膜の膜厚は2
0〜120nm(代表的には60〜80nm)とする。
℃(好ましくは900〜1000℃)とし、処理時間は10分〜4時間(好ましくは30
分〜1時間)とする。なお、この場合、ドライ酸化法が最も好ましいが、ウェット酸化法
であっても良い。また、酸化性雰囲気は100%酸素雰囲気でも良いし、実施例11のよ
うにハロゲン元素を含ませても良い。
形成される。その結果、上記界面の準位が低減され、非常に良好な界面特性を示すように
なる。さらに、活性層は酸化されることで膜厚が減り、その酸化の際に発生する余剰シリ
コンによって膜中の欠陥が大幅に低減され、非常に欠陥密度の小さい良好な結晶性を有す
る半導体膜となる。
厚が50〜150nm(代表的には80〜120nm)となるように調節する。また、欠
陥密度の低減効果を十分に引き出すためには、活性層が少なくとも50nmは酸化される
ようにすることが好ましい。
なる。その特徴について以下に説明する。
状の結晶が集まって並んだ結晶構造を有する。このことはTEM(透過型電子顕微鏡法)
による観察で容易に確認できた。
形成する部分)が、結晶軸に多少のずれが含まれているものの主たる配向面として{11
0}面を有することを確認できた。本出願人がスポット径約1.5μmの電子線回折写真
を詳細に観察した結果、{110}面に対応する回折斑点がきれいに現れているが、各斑
点は同心円上に分布を持っていることが確認された。
透過型電子顕微鏡法)により観察し、結晶粒界において結晶格子に連続性があることを確
認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易
に確認できた。
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ;Ryuichi Sh
imokawa and Yutaka Hayashi,Japanese Journal of Applied Physics vol.27,No.5,pp
.751-758,1988」に記載された「Planar boundary 」である。
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
3の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータ
であり、Σ値が小さいほど整合性の良い粒界であることが知られている。
結果、結晶粒界の殆ど(90%以上、典型的には95%以上)がΣ3の対応粒界、即ち{
211}双晶粒界であることが判明した。
ある場合、{111}面に対応する格子縞がなす角をθとすると、θ=70.5°の時にΣ3
の対応粒界となることが知られている。
約70.5°の角度で連続しており、その事からこの結晶粒界は{211}双晶粒界であると
いう結論に辿り着いた。
た。
施して得た結晶質シリコン膜は面方位が概略{110}で揃っているからこそ、広範囲に
渡ってこの様な対応粒界を形成しうる。
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する結晶質シリコン膜は実質的に結晶粒界が存在し
ない見なすことができる。
酸化工程またはゲッタリング工程にあたる)によって結晶粒内に存在する欠陥が殆ど消滅
していることがTEM観察によって確認されている。これはこの熱処理工程の前後で欠陥
数が大幅に低減されていることからも明らかである。
によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製され
た結晶質シリコン膜のスピン密度は少なくとも 5×1017spins/cm3以下(好ましくは 3×1
017spins/cm3以下)であることが判明している。ただし、この測定値は現存する測定装置
の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考
えて良い。
本実施例の活性層を用いたTFTは、MOSFETに匹敵する電気特性を示した。本出
願人が試作したTFT(但し、活性層の膜厚は30nm、ゲート絶縁膜の膜厚は100nm)
からは次に示す様なデータが得られている。
ショルド係数が、Nチャネル型TFTおよびPチャネル型TFTともに60〜100mV/decade
(代表的には60〜85mV/decade )と小さい。
(2)TFTの動作速度の指標となる電界効果移動度(μFE)が、Nチャネル型TFT
で 200〜650cm2/Vs (代表的には 300〜500cm2/Vs )、Pチャネル型TFTで100〜300cm
2/Vs(代表的には 150〜200cm2/Vs)と大きい。
(3)TFTの駆動電圧の指標となるしきい値電圧(Vth)が、Nチャネル型TFTで
-0.5〜1.5 V、Pチャネル型TFTで-1.5〜0.5 Vと小さい。
が確認されている。なお、本実施例の構成は、実施例1〜11のいずれの構成とも自由に
組み合わせることが可能である。但し、非晶質半導体膜の結晶化に、実施例9〜11で示
したような結晶化を助長する触媒元素を用いていることが重要である。
(結晶質シリコン膜を例にとる)から、結晶化に用いた触媒元素(本実施例ではニッケル
を例にとる)をゲッタリングする手段について説明する。なお、説明には図17を用いる
。
工程と同様にリンを添加する。その際、本実施例では図4(C)のレジストマスク343
の代わりに図17(A)に示すようなレジストマスク1701を用いる。即ち、図4(C
)ではpチャネル型TFTとなる領域を全て隠すようにレジストマスクを設けていたが、
図17(A)ではp++領域の端部を隠さないようにレジストマスクを形成する。
TFTのp++領域331、332の端部にもリンが添加され、(p+++n+)領域170
2、1703が形成される。但し、p++領域に含まれるp型を付与する不純物元素の濃度
は、n+領域に含まれるリンよりも十分高濃度に添加されているので、p++領域のまま維
持できる。
5(A)と同様の濃度でリンの添加工程を行う。この工程によりn--領域361、362
、354〜357が形成される。(図17(B))
活性化工程を行う。本実施例ではこの活性化工程をファーネスアニールまたはランプアニ
ールによって行うことが好ましい。ファーネスアニールを用いる場合、450〜650℃
、好ましくは500〜550℃、ここでは500℃、4時間の熱処理を行うことにする。
(図17(C))
たはドレイン領域に、必ずn+領域に相当する濃度のリンが含まれた領域を有する。その
ため、熱活性化のための熱処理工程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で示す方向へニッケルが移動し、ソ
ース領域またはドレイン領域に含まれるリンの作用によってゲッタリングされる。
晶化に用いた触媒元素のゲッタリング工程とを兼ねることができ、工程の簡略化に有効で
ある。
が可能である。但し、非晶質半導体膜の結晶化に際して、結晶化を助長する触媒元素を用
いている場合に有効な技術である。
用いて説明する。なお、途中の工程までは実施例1と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例1と同様の不純物
元素を例にとる。
8(A)に示す。次に、レジストマスク333〜338を除去して、n--領域を形成する
ためのリンの添加工程を行う。条件は実施例1の図5(A)の工程と同様で良い。図18
(A)において、1801〜1803で示される領域は、n-領域にn--領域に相当する
リンが添加された領域であり、1804〜1805は画素TFTのLoff領域となるn--
領域である。(図18(B))
添加する。この工程により高濃度にリンが添加された領域1812〜1818が形成され
る。(図18(C))
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、CMOS回
路を形成するpチャネル型TFTのソース領域およびドレイン領域にn+領域に相当する
濃度のリンが添加されない構成となる。そのため、p++添加工程に必要なボロン濃度が低
くて済み、スループットが向上する。一方、図18(C)の工程でnチャネル型TFTの
p++領域の端部にもリンが添加されるようにレジストを形成すれば、実施例13のゲッタ
リング工程を行うことが可能である。
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
不純物領域に含まれる不純物元素の濃度が実施例1とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図5(C)の構造の説明をそのまま参照することができる。
が可能である。
用いて説明する。なお、途中の工程までは実施例1と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例1と同様の不純物
元素を例にとる。
FTのゲート配線およびその他の接続配線を形成する。図19(A)において、1901
、1902は接続配線、1903〜1905はnチャネル型TFTのゲート配線、190
6は後にpチャネル型TFTのゲート配線を形成するための導電膜である。
様の条件でリンを添加する。こうして、高濃度にリンを含む不純物領域1912〜191
8が形成される。(図19(A))
924を形成し、pチャネル型TFTのゲート配線1925を形成する。そして、図4(
A)と同様の条件でボロンを添加し、p++領域1926、1927を形成する。(図19
(B))
ンを添加する。この添加工程により(n-+n--)領域1930、1931およびn--領
域1932〜1935が形成される。(図19(C))
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、CMOS回
路を形成するpチャネル型TFTのソース領域およびドレイン領域にn+領域に相当する
濃度のリンが添加されない構成となる。そのため、p++添加工程に必要なボロン濃度が低
くて済み、スループットが向上する。
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
不純物領域に含まれる不純物元素の濃度が実施例1とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図5(C)の構造の説明をそのまま参照することができる。
が可能である。
用いて説明する。なお、途中の工程までは実施例1と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例1と同様の不純物
元素を例にとる。
19(A)に示す状態を得る。本実施例ではこの状態を図20(A)に示す。なお、図2
0(A)に用いた符号は図19(A)と同一の符号である。
ンを添加する。この添加工程により(n-+n--)領域2001、2002およびn--領
域2003〜2006が形成される。(図20(B))
2013を形成する。そして、図4(A)と同様の条件でボロンを添加し、p++領域20
14、2015を形成する。(図20(C))
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、CMOS回
路を形成するpチャネル型TFTのソース領域およびドレイン領域に全くリンが添加され
ない構成となる。そのため、p++添加工程に必要なボロン濃度が低くて済み、スループッ
トが向上する。
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
不純物領域に含まれる不純物元素の濃度が実施例1とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図5(C)の構造の説明をそのまま参照することができる。
が可能である。
用いて説明する。なお、途中の工程までは実施例1と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例1と同様の不純物
元素を例にとる。
の工程(pチャネル型TFTのゲート配線とp++領域の形成工程)を行わずに、図4(B
)と同様にnチャネル型TFTのゲート配線およびその他の接続配線を形成する。なお、
図21(A)では図4(B)と同一の符号を用いている。但し、pチャネル型TFTとな
る領域に関しては、レジストマスク2101を形成して、後にpチャネル型TFTのゲー
ト配線となる導電膜2102を残す。
添加工程により(n-+n--)領域2103〜2105およびn--領域2106〜210
8が形成される。(図21(B))
様の条件でリンを添加する。こうして、高濃度にリンを含む不純物領域2114〜212
0が形成される。(図21(C))
1〜2126を形成し、pチャネル型TFTのゲート配線2127を形成する。そして、
図4(A)と同様の条件でボロンを添加し、p++領域2128、2129を形成する。(
図21(D))
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、CMOS回
路を形成するpチャネル型TFTのソース領域およびドレイン領域に全くリンが添加され
ない構成となる。そのため、p++添加工程に必要なボロン濃度が低くて済み、スループッ
トが向上する。
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
不純物領域に含まれる不純物元素の濃度が実施例1とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図5(C)の構造の説明をそのまま参照することができる。
が可能である。
用いて説明する。なお、途中の工程までは実施例1と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例1と同様の不純物
元素を例にとる。
21(B)に示す状態を得る。本実施例ではこの状態を図22(A)に示す。なお、図2
2(A)に用いた符号は図21(B)と同一の符号である。
し、pチャネル型TFTのゲート配線2207を形成する。そして、図4(A)と同様の
条件でボロンを添加し、p++領域2208、2209を形成する。(図22(B))
リンを添加する。こうして、高濃度にリンを含む不純物領域2215〜2221が形成さ
れる。(図22(C))
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、CMOS回
路を形成するpチャネル型TFTのソース領域およびドレイン領域に全くリンが添加され
ない構成となる。そのため、p++添加工程に必要なボロン濃度が低くて済み、スループッ
トが向上する。また、図22(C)の工程でp++領域2208、2209の端部にもリン
が添加されるようにすれば、実施例12のゲッタリング工程を行うことが可能である。
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
不純物領域に含まれる不純物元素の濃度が実施例1とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図5(C)の構造の説明をそのまま参照することができる。
が可能である。
ト配線を形成する前に、前もって後にLov領域として機能するn-領域を形成することが
前提となっている。そして、p++領域、n--領域はともに自己整合的に形成されることが
特徴となっている。
C)のような構造となっていれば良く、そこに至るプロセスに限定されるものではない。
従って、場合によってはp++領域やn--領域を、レジストマスクを用いて形成することも
可能である。その場合、本発明の作製工程例は実施例1、15〜19に限らず、あらゆる
組み合わせが可能である。
る際、n-領域の形成、n+領域の形成、n--領域の形成、p++領域の形成という4つの工
程が必要である。従って、この順序を変えた作製工程だけでも24通りがあり、実施例1
、及び実施例14〜18に示したのはその中の6通りである。
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
具体的には、逆スタガ型TFTに用いた場合を図23に示す。本発明の逆スタガ型TFT
の場合、実施例1のトップゲート型TFTとはゲート配線と活性層の位置関係が異なる以
外、特に大きく異なることはない。従って、本実施例では、図5(C)に示した構造と大
きく異なる点に注目して説明を行い、その他の部分は図5(C)と同一であるため説明を
省略する。実施例1と同様にして、遮蔽膜とその陽極酸化膜と、画素電極からなる保持容
量が形成されている。この陽極酸化膜は発明の実施の形態に示した方法で形成する。
のpチャネル型TFT、nチャネル型TFT、13はサンプリング回路等を形成するnチ
ャネル型TFT、14は画素マトリクス回路を形成するnチャネル型TFTである。これ
らは下地膜を設けた基板上に形成されている。
ゲート配線、17はnチャネル型TFT13のゲート配線、18はnチャネル型TFT1
4のゲート配線であり、実施例4で説明したゲート配線と同じ材料を用いて形成すること
ができる。また、19はゲート絶縁膜であり、これも実施例4と同じ材料を用いることが
できる。
11の活性層には、ソース領域20、ドレイン領域21、チャネル形成領域22が形成さ
れる。
DD領域(この場合、Lov領域25)、チャネル形成領域26が形成される。
DD領域(この場合、Lov領域29a、30a及びLoff領域29b、30b)、チャネル形
成領域31が形成される。
DD領域(この場合、Loff領域34〜37)、チャネル形成領域38、39、n+領域4
0が形成される。
形成する目的のために形成されている。
ことは容易である。なお、本実施例の逆スタガ型TFTを作製するにあたっては、本明細
書中に記載された他の実施例に示される作製工程を、公知の逆スタガ型TFTの作製工程
に適用すれば良い。また、実施例5、7に示したようなアクティブマトリクス型液晶表示
装置に本実施例の構成を適用することも可能である。
とができる。プラスチック基板は、有機樹脂膜と同様に金属膜との密着性が不良であり、
発明の実施の形態に記載した陽極酸化方法を用いるのに適している。
について説明する。本実施例は、実施例1において、結晶質シリコン膜でなる活性層の代
わりに、シリコン基板(シリコンウェハ)に直接的にn型またはp型を付与する不純物元
素を添加し、TFT構造を実現すれば良い。また、反射型であるので、画素電極として反
射率の高い金属膜(例えばアルミニウム、銀、またはこれらの合金(Al−Ag合金)等
を用いれば良い。
バー回路を形成するnチャネル型TFTのLDD領域は、少なくとも一部または全部がゲ
ート配線と重なるように配置され、画素マトリクス回路を形成する画素TFTのLDD領
域はゲート配線と重ならないように配置され、ドライバー回路を形成するnチャネル型T
FTのLDD領域には、画素TFTのLDD領域よりも高い濃度でn型を付与する不純物
元素が含まれる、という構成を有する構造であれば良い。
が可能である。
用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
また、基板としてSIMOX、Smart−Cut(SOITEC社の登録商標)、ELTRA
N(キャノン株式会社の登録商標)などのSOI基板を用いることも可能である。
が可能である。
例を図24及び図33に示す。
領域を表しており、その周辺にはX方向駆動回路82、Y方向駆動回路83が設けられて
いる。また、表示領域81の各画素は、スイッチ用TFT84、保持容量85、電流制御
用TFT86、有機EL素子87を有し、スイッチ用TFT84にX方向信号線88a(
または88b)、Y方向信号線89a(または89b、89c)が接続される。また、電流制
御用TFT86には、電源線90a、90bが接続される。
駆動回路83に用いられるTFTを図5(C)のpチャネル型TFT501、nチャネル
型TFT502または503を組み合わせて形成する。また、スイッチ用TFT84や電
流制御用TFT86のTFTを図5(C)のnチャネル型TFT504で形成する。
に示した。本実施例においては、発明の実施の形態に示した陽極酸化方法により電源線9
0a、90bの表面に陽極酸化膜を形成し、85で示した領域で保持容量を形成している。
において、4010は基板、4011は画素部、4012はソース側駆動回路、4013
はゲート側駆動回路であり、それぞれの駆動回路は配線4014〜4016を経てFPC
4017に至り、外部機器へと接続される。
材6000、シーリング材(ハウジング材ともいう)7000、密封材(第2のシーリン
グ材)7001が設けられている。
膜4021の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネル型
TFTを組み合わせたCMOS回路を図示している。)4022及び画素部用TFT40
23(但し、ここではEL素子への電流を制御するTFTだけ図示している。)が形成さ
れている。
ができる。
樹脂材料でなる層間絶縁膜(平坦化膜)4026の上に画素部用TFT4023のドレイ
ンと電気的に接続する透明導電膜でなる画素電極4027を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと
酸化亜鉛との化合物を用いることができる。
そして、画素電極4027を形成したら、絶縁膜4028を形成し、画素電極4027上
に開口部を形成する。
孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、E
L材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。
クを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色
発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM)
とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた
方式があるがいずれの方法を用いても良い。
勿論、単色発光のEL表示装置とすることもできる。
層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中でEL層4029と陰極4030を連続成膜するか、EL層4029を不活性雰囲気
で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述の
ような成膜を可能とする。
ニウム)膜の積層構造を用いる。具体的にはEL層4029上に蒸着法で1nm厚のLi
F(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。
勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4030は403
1で示される領域において配線4016に接続される。配線4016は陰極4030に所
定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFPC
4017に接続される。
めに、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある
。これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)
や絶縁膜4028のエッチング時(EL層形成前の開口部の形成時)に形成しておけば良
い。また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチ
ングしても良い。この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることができる。
填材6004、カバー材6000が形成される。
リング材が設けられ、さらにシーリング材7000の外側には密封材(第2のシーリング
材)7001が形成される。
機能する。充填材6004としては、PVC(ポリビニルクロライド)
、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレ
ンビニルアセテート)を用いることができる。この充填材6004の内部に乾燥剤を設け
ておくと、吸湿効果を保持できるので好ましい。
BaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
(Fiberglass−Reinforced Plastics)
板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材6004としてPVB
やEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
性を有する必要がある。
隙間を通ってFPC4017に電気的に接続される。なお、ここでは配線4016につい
て説明したが、他の配線4014、4015も同様にしてシーリング材7000および密
封材7001の下を通ってFPC4017に電気的に接続される。
のいずれの構成を組み合わせても良い。
そのような材料として、TN液晶、PDLC(ポリマー分散型液晶)、FLC(強誘電性
液晶)、AFLC(反強誘性電液晶)、またはFLCとAFLCの混合物が挙げられる。
ed Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gr
ay-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless An
tiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SI
D97DIGEST,1997」、または米国特許第5,594,569号に開示された材料を用いることができ
る。
ric LCD:TL−AFLCと略記する)を使うと、液晶の動作電圧を±2.5V程度に低
減しうるため電源電圧として5〜8V程度で済む場合がある。
即ち、ドライバー回路と画素マトリクス回路を同じ電源電圧で動作させることが可能とな
り、液晶表示装置全体の低消費電力化を図ることができる。
もつ。上記実施例で用いるような結晶質TFTは非常に動作速度の速いTFTを実現しう
るため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度
の速い液晶表示装置を実現することが可能である。
レイとして用いることが有効であることは言うまでもない。
が可能である。
説明する。
ション膜375を形成する所まで全く同一であるので、本実施例では、実施例1と異なる
点のみに注目して説明を行うこととする。また、カラーフィルターとの密着性を向上させ
る密着性改善膜を形成してもよい。加えて、カラーフィルターとの密着性を向上させる効
果と平坦化させる効果とを併せ持った膜を形成する構成としてもよい。また、パッシベー
ション膜375を形成しない構成としてもよい。
2301を設けた構成である。R、G、Bの色配列はストライプ状またはモザイク状とす
ればよい。
ィルター2301を形成する。このカラーフィルター2301は平坦化膜の機能も有して
いる。その後、第2の層間絶縁膜2302を形成し、その上に遮光層2303を形成する
。その後の工程は実施例1と同様の作製方法を用いて、酸化膜2304、有機樹脂膜でな
る第3の層間絶縁膜2305を形成する。その後、第3の層間絶縁膜2305、第2の層
間絶縁膜2302、カラーフィルター2301、パッシベーション膜375をエッチング
してコンタクトホールを形成し、実施例1と同一の材料で画素電極2307を形成する。
保持容量2308は、遮蔽層2303と酸化膜2304と画素電極で構成される。
ITOコンタクト開口をする例を図28(B)に示した。このような構成する利点は、カ
ラーフィルターがコンタクト部に存在しなため、開口膜厚が1μm程度に抑えられる点と
、コンタクトホールを開口する際(エッチング時)、カラーフィルターに含まれる不純物
による汚染の問題がない点と、従来のプロセスの延長で済み、新たな作製装置を増設する
必要がない点である。
ト誤差がほとんどなくなるので、高開口率が実現される。また、このため1インチ以下の
小型パネルへの適用も可能となる。
絶縁膜376を形成する所まで全く同一であるので、本実施例では、実施例1と異なる点
のみに注目して説明を行うこととする。
501を形成する。この各色のカラーフィルタはアクリル樹脂に顔料を混合したもので1
〜3μmの厚さで形成する。ここではマスクを用いて所定のパターンに形成した。
の後の工程は実施例1と同様の作製方法を用いて、酸化膜2504、有機樹脂膜でなる第
4の層間絶縁膜2505を形成する。その後、第4の層間絶縁膜2505、第3の層間絶
縁膜2502、カラーフィルター2501、第2の層間絶縁膜376、パッシベーション
膜375をエッチングしてコンタクトホールを形成し、実施例1と同一の材料で画素電極
2507を形成する。保持容量2508は、遮蔽層2503と酸化膜2504と画素電極
で構成される。
形成した後、第3の層間絶縁膜2602を形成した例を図29(B)に示した。このよう
な構成する利点は、カラーフィルターがコンタクト部に存在しないため、開口膜厚が図2
9(A)の構造に対して薄くできコンタクト開口時に有利な点と、コンタクトホールを開
口する際(エッチング時)、カラーフィルターに含まれる不純物による汚染の問題がない
点と、従来のプロセスの延長で済み、新たな製造装置を増設する必要がない点である。
が可能である。
マトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブ
マトリクス型ECディスプレイ)に用いることができる。即ち、それら電気光学装置を表
示部に組み込んだ電子機器全てに本願発明を実施できる。
またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナ
ビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピ
ュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図25、図31
及び図32に示す。
表示部2003、キーボード2004等を含む。本発明を画像入力部2002、表示部2
003やその他の信号制御回路に適用することができる。
03、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本発明を
表示部2102やその他の信号制御回路に適用することができる。
、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む
。本発明は表示部2205やその他の信号制御回路に適用できる。
ム部2303等を含む。本発明は表示部2302やその他の信号制御回路に適用すること
ができる。
ーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404
、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Di
gtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。
本発明は表示部2402やその他の信号制御回路に適用することができる。
3、操作スイッチ2504、受像部(図示しない)等を含む。本願発明を表示部2502
やその他の信号制御回路に適用することができる。
02等を含む。本発明は投射装置2601の一部を構成する液晶表示装置2808やその
他の信号制御回路に適用することができる。
ー2703、スクリーン2704等を含む。本発明は投射装置2702の一部を構成する
液晶表示装置2808やその他の信号制御回路に適用することができる。
2702の構造の一例を示した図である。投射装置2601、2702は、光源光学系2
801、ミラー2802、2804〜2806、ダイクロイックミラー2803、プリズ
ム2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成され
る。投射光学系2810は、投射レンズを含む光学系で構成される。本実施例は三板式の
例を示したが、特に限定されず、例えば単板式であってもよい。また、図31(C)中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。
した図である。本実施例では、光源光学系2801は、リフレクター2811、光源28
12、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で
構成される。なお、図31(D)に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、IRフィルム等の光学系を設けてもよい。
合を示しており、反射型の電気光学装置及びEL表示装置での適用例は図示していない。
03、表示部2904、操作スイッチ2905、アンテナ2906等を含む。本願発明を
音声出力部2902、音声入力部2903、表示部2904やその他の信号制御回路に適
用することができる。
3、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表
示部3002、3003やその他の信号回路に適用することができる。
等を含む。本発明は表示部3103に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)の
ディスプレイには有利である。
とが可能である。また、本実施例の電子機器は実施例1〜25のどのような組み合わせか
らなる構成を用いても実現することができる。
Claims (7)
- 基板と、
カバー材と、
第1シーリング材と、
第2シーリング材と、
充填材と、を有し、
前記基板と、前記カバー材は、プラスチックであり、
前記基板は、
駆動回路部と、
画素部と、を有し、
前記画素部は、
トランジスタと、
前記トランジスタ上に、有機樹脂を有する層間絶縁層と、
前記層間絶縁層上に、第1の電極と、
前記第1の電極上に、第2の電極と、
前記第1の電極と前記第2の電極との間に発光層と、を有し、
前記第1シーリング材は、前記有機樹脂には接せず、前記画素部と前記駆動回路部を囲むように、前記基板と前記カバー材との間に設けられ、
前記第2シーリング材は、前記第1シーリング材の外側に、前記第1シーリング材に接し、前記第1シーリング材を囲むように設けられ、
前記基板と前記カバー材と前記第1シーリング材とで囲まれた領域は、前記充填材で満たされ、
前記充填材は、樹脂であることを特徴とする半導体装置。 - 請求項1において、
前記カバー材は透光性を有することを特徴とする半導体装置。 - 請求項1または2において、
前記発光層から放射された光はカラーフィルタを介して前記カバー材側に取り出されることを特徴とする半導体装置。 - 請求項1または2において、
前記発光層から放射された光はカラーフィルタを介して前記基板側に取り出されることを特徴とする半導体装置。 - 請求項3又は請求項4において、
前記発光層から放射された光は白色光であることを特徴とする半導体装置。 - 請求項3又は請求項4において、
色変換層を有することを特徴とする半導体装置。 - 請求項1乃至6のいずれか一において、
FPCを有し、
前記FPCは、前記基板上の接続端子に接続され、
前記第2シーリング材は、前記FPCと前記接続端子の接続部を覆うように設けられ、且つ前記FPCと前記基板の間の一部にも設けられていることを特徴とする半導体装置。
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