KR20170112418A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법에 있어서, 반도체 기판의 상부에 플라즈마 패시베이션 막을 형성하는 단계; 및 원자층 증착법을 이용하여 상기 플라즈마 패시베이션 막의 상부에 절연층을 형성하는 단계를 포함하는 반도체 소자 제조 방법이 개시된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 구체적으로는 MOS 커패시터, MOS 트랜지스터 등을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도 향상으로 게이트 절연막의 두께가 얇아지고, 게이트 절연막의 두께가 얇아짐에 따라 게이트 절연막을 통한 터널링에 의한 누설 전류가 증가한다. 이러한 문제들을 해결하기 위해, 게이트 절연막으로 이용할 다양한 고 절연물질이 연구되고 있으나, 여전히 반도체 기판과 절연막사이에 발생하는 터널링에 의한 누설 전류의 문제가 남아 있다.
따라서, 본 발명은 반도체 기판과 절연층 사이에 플라즈마 패시베이션 막을 형성하여 반도체 기판과 절연막 사이에 발생하는 누설 전류에 의한 반도체 소자의 성능 저하를 개선하고자 한다.
본 발명의 일 측면에 따르면, 반도체 소자의 제조 방법에 있어서, 반도체 기판의 상부에 플라즈마 패시베이션 막을 형성하는 단계; 및 원자층 증착법을 이용하여 상기 플라즈마 패시베이션 막의 상부에 절연층을 형성하는 단계를 포함하는 반도체 소자 제조 방법이 제공된다.
또한, 본 발명의 다른 측면에 따르면, 반도체 기판; 상기 반도체 기판의 상부에 형성되는 플라즈마 패시베이션 막; 상기 플라즈마 패시베이션 막 상부에 형성되는 절연층; 및 상기 절연층 상부에 형성된 전도층을 포함하는 반도체 소자가 제공된다.
본 발명의 실시예에 따르면 반도체 소자의 성능을 개선할 수 있다.
본 발명의 실시예에 따르면 반도체 소자의 누설 전류를 줄일 수 있다.
본 발명의 실시예에 따르면 반도체 소자의 전력 소모를 줄일 수 있다.
본 발명의 실시예에 따르면 동작 주파수에 따른 반도체 소자의 성능을 향상 시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 흐름도이다.
도 3는 본 발명의 다른 실시예에 따른 반도체 소자의 사시도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 커패시턴스-전압 곡선을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 누설 전류를 측정한 결과를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 Dit 수치를 나타낸 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서 및 청구항에서 사용되는 단수 표현은, 달리 언급하지 않는 한 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 반도체 소자는 반도체 기판, 플라즈마 패시베이션 막, 절연층 및 전도층을 포함한다.
반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 기판이거나 GaAs, InGaAs, InAs 등의 화합물 기판일 수 있다.
일 실시예에서, 반도체 기판은 n+InP 기판에 성장된 n-type In0 .53Ga0 .47As (Si doped: 1.0 × 1017 cm?3)의 에피층(epilayer)일 수 있다.
플라즈마 패시베이션 막(Plasma passivation film )은 원자층 증착법(ALD, atomic layer deposition), 화학 기상 증착법(CVD, chemical vapor deposition) 등의 방법으로 반도체 기판에 형성된 층을 의미한다.
일 실시예에서, 플라즈마 패시베이션 막은 Ar, H₂, N₂, O₂, N₂O, NH₃ 등의 가스를 이용하여 형성될 수 있다.
일 실시예에서, 플라즈마 패시베이션 막은 DC 플라즈마, AC 플라즈마, RF 플라즈마, 초고주파 플라즈마 등을 이용하여 형성될 수 있다.
절연층은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다.
일 실시예에서, 절연층은 HfO2, Al2O3, La2O3, HfAlO, HfO2/Al2O3 , ZrO2등의 고유전체로 형성될 수 있다.
일 실시예에서, 절연층은 원자층 증착법, 화학 기상 증착법 등의 방법으로 형성될 수 있다.
전도층은 절연층 상부에 형성된 게이트 전극으로, 도핑된 반도체, 도핑된 반도체와 금속 화합물, AL, WN, TiN, TaN, TaSiN, Ru 등의 금속, 도전성 금속 질화물 중 적어도 하나로 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 흐름도이다.
도 2를 참조하면, 단계 S210에서 반도체 기판이 될 웨이퍼가 성장된다. 구체적으로, 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 GaAs, InP, InGaAs, InAs 등의 화합물을 포함할 수 있다.
일 실시예에서, 반도체 기판은 n+InP 기판에 n-type In0 .53Ga0 .47As (Si doped: 1.0 × 1017 cm?3)를 성장시켜 형성될 수 있다.
단계 S220에서, 웨이퍼가 세척된다.
일 실시예에서, 웨이퍼는 H2O과 HCL이 이온화된 용액 및 (NH4)2S 용액을 이용하여 세척된다. 구체적으로, 상온에서 웨이퍼를 H2O 과 HCl이 1:0.8~1.2(바람직하게는 1:1)로 이온화된 용액에 1~3(바람직하게는 2)분간 세척 후, 15~25(바람직하게는 20)%의 (NH4)2S용액에 25~35(바람직하게는 30)분간 세척한다. 이후, 웨이퍼를 건조함으로써, 세척 공정을 마무리한다.
단계 S230에서, 플라즈마 패시베이션 막이 형성된다. 구체적으로, 성장된 웨이퍼의 상부에 플라즈마 패시베이션 처리를 수행하여, 플라즈마 패시베이션 막을 형성한다.
일 실시예에서, 플라즈마 패시베이션 막은 원자층 증착법, 화학 기상 증착법 중 등을 이용하여 형성될 수 있다.
일 실시예에서, 플라즈마 패시베이션 막은 Ar, H₂, N₂, O₂, N₂O, NH₃ 등의 가스를 이용하여 형성될 수 있다.
일 실시예에서, 플라즈마 패시베이션 막은 DC 플라즈마, AC 플라즈마, RF 플라즈마, 초고밀도 플라즈마 등을 이용하여 형성될 수 있다.
일 실시예에서, 플라즈마 패시베이션 막은 암모니아 플라즈마를 이용한 원자층 증착 방법에 의해 형성될 수 있다. 구체적으로, 성장된 웨이퍼를 세척후 4~6분(바람직하게는 5분) 이내 플라즈마 증강 원자층 증착 반응기(plasma-enhanced ALD (PEALD) reactor (maker: CN1))에 넣고, 챔버 내부 온도를 섭씨 10~400도(바람직하게는 섭씨 250도), 챔버 내부 압력을 0.1~1.0(바람직하게는 0.55) Torr로 하며, 10~200(바람직하게는 100)sccm의 암모니아 플로우에 2~4(바람직하게는 3)분간 웨이퍼를 노출시킨다. 또한, RF 플라즈마 소스의 전력을 500~700(바람직하게는 600)W로 한다. 또한, 암모니아 플라즈마의 전력에 따른 효과를 확인하기 위해, 암모니아 플라즈마의 전력을 20~60W로하여 플라즈마 패시베이션 막을 형성할 수 있다.
단계 S240에서, 절연층이 플라즈마 패시베이션 막의 상부에 형성된다.
일 실시예에서, 절연층은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막일 수 있다.
일 실시예에서, 절연층은 HfO2, Al2O3, La2O3, HfAlO, HfO2/Al2O3 , ZrO2 , HfSiO, HfSiON, Ta2O5, BaSrTiO2등의 고유전체로 형성될 수 있다.
일 실시예에서, 절연층은 HfAlO로 형성될 수 있다. 구체적으로, 열 원자층 증착 반응기(Thermal ALD)에서 나노 수준으로 HfAlO가 적층될 수 있다. 구체적으로, HfAlO 증착은 전 질소 퍼지 단계(pre-nitrogen purge step), HfO2 층 형성 단계(HfO2 layer- forming step), Al2O3층 형성 단계(Al2O3 layer-forming step), 후 질소 퍼지 단계(post-nitrogen purge step)로 구성된다. 원하는 두께의 HfAlO 절연층을 형성하기 위해, HfO2 층 형성 단계(HfO2 layer- forming step)와 Al2O3층 형성 단계(Al2O3 layer-forming step)를 약 35~45(바람직하게는 40)회 반복하여 수행한다. 이때, 공정 온도는 섭씨 250도 압력은 300mTorr에서 상기 공정이 수행되었으며, HfAlO 막의 성장률은 2.3 Å/cycle이다. 또한, TEMAH ( 테트라 키스 [ 메틸 아미노 ] 하프늄 )가 HfO2를 증착시키기 위한 전구체로 사용되었으며, TMA ( 트리메틸 알루미늄 )은 Al2O3를 증착시키기 위한 전구체로 사용되었으며, H2O 는 ALD 공정을 위한 산화제로 이용되었다.
단계 S250에서, 전도층이 절연층 상부에 형성된다.
일 실시예에서, 전도층은 도핑된 반도체, 도핑된 반도체와 금속 화합물, 금속, 도전성 금속 질화물 등으로 형성될 수 있다.
일 실시예에서, 전도층은 알루미늄 금속으로 형성될 수 있다. 구체적으로, 전도층은 새도우 마스크를 이용하여, 절연층 상부에 증착된다. 예를 들어, 전도층은 100nm 두께의 알루미늄 금속(직경 200um) 게이트 전극일 수 있다.
도 3는 본 발명의 다른 실시예에 따른 반도체 소자의 사시도이다.
도 3를 참조하면, 반도체 기판은 n+InP 기판에 성장된 n-type In0 .53Ga0 .47As (Si doped: 1.0 × 1017 cm?3)의 에피레이어로 형성된다.
플라즈마 패시베이션 막은 암모니아 플라즈마를 이용한 원자층 증착 방법에 의해 형성되었다. 구체적으로, 반도체 기판을 플라즈마 증강 원자층 증착 반응기(plasma-enhanced ALD (PEALD) reactor (maker: CN1))에 넣고, 챔버 내부 온도를 섭씨 섭씨 250도, 챔버 내부 압력을 0.55 Torr로 하며, 100sccm의 암모니아 플로우에 3분간 반도체 기판을 노출시킨다. 또한, RF 플라즈마 소스의 전력을 600W로 한다. 또한, 암모니아 플라즈마의 전력에 따른 효과를 확인하기 위해, 암모니아 플라즈마의 전력을 20~60W로하여 플라즈마 패시베이션 막을 형성할 수 있다.
절연층은 섭씨 250도 압력은 300mTorr에 나노 수준으로 적층된 HfAlO로 형성된다.
전도층은 전도층은 100nm 두께의 알루미늄 금속(직경 200um)로 형성된다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 커패시턴스-전압 곡선을 나타낸 도면이다.
도 4를 참조하면, 도 4의 (a)는 본 발명의 일 실시예에 따른 플라즈마 패시베이션 막을 포함하지 않는 반도체 소자, 도 4의 (b)는 본 발명의 일 실시예에 따른 30W의 암모니아 플라즈마를 이용하여 형성된 플라즈마 패시베이션 막을 포함하는 반도체 소자, 도 4의 (c)는 50W의 암모니아 플라즈마를 이용하여 형성된 플라즈마 패시베이션 막을 포함하는 반도체 소자의 커패시턴스-전압 특성을 나타낸다. 각 도면은 반도체 소자의 동작 주파수를 1kHz, 10kHz, 100kHz 및 1MHz로 하여 측정된 커패시턴스-전압 특성을 포함한다.
인버전 영역(inversion region)에서 주파수대 별로 그래프의 퍼짐 현상(frequency dispersion)은 암모니아 플라즈마 패시베이션 처리를 한 도 4의 (b) 및 (c)의 반도체 소자에서 플라즈마 패시베이션 처리를 하지 않은 도 4의 (a)와 비교하여 상당히 개선됨을 알 수 있다. 즉, 플라즈마 패시베이션 막을 포함하는 반도체 소자는 플라즈마 패시베이션 막을 포함하지 않는 반도체 소자 보다 동작 주파수에 따른 영향을 적게 받는 것을 확인할 수 있다. 플라즈마 패시베이션 막을 포함하지 않는 반도체 소자에서 발생하는 넓은 범위의 주파수 퍼짐 현상은 플라즈마 패시베이션 막을 포함하는 반도체 소자에서 보다 플라즈마 패시베이션 막을 포함하지 않는 반도체 소자의 반도체 기판과 절연층사이에서 발생하는 계면 트랩이 더 많이 존재함을 의미한다. 즉, 암모니아 플라즈마 패시베이션 막은 계면 트랩의 수를 감소시켰다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 누설 전류를 측정한 결과를 나타낸 도면이다.
도 5를 참조하면, 플라즈마 패시베이션 막을 포함하지 않는 반도체 소자, 30W의 암모니아 플라즈마를 이용하여 형성된 플라즈마 패시베이션 막을 포함하는 반도체 소자 및 50W의 암모니아 플라즈마를 이용하여 형성된 플라즈마 패시베이션 막을 포함하는 반도체 소자의 인가 바이어스 전압에 따른 누설 전류가 도시되어 있다. 암모니아 플라즈마 패시베이션 처리된 반도체 소자는 플라즈마 패시베이션 처리를 하지 않은 반도체 소자와 비교하여 낮은 누설 전류를 가짐을 확인할 수 있다. 암모니아 플라즈마 패시베이션 처리된 반도체 소자간에는 암모니아 플라즈마의 전력이 30W일때가 50W일때보다 훨씬 낮은 누설 전류 밀도(Jg = 7 × 10?9 A/cm2 at Vg = ?2 V)를 가짐을 확인할 수 있다. 또한, 암모니아 플라즈마 패시베이션 처리된 반도체 소자는 플라즈마 패시베이션 처리를 하지 않은 반도체 소자 보다 낮은 누설 전류 값을 갖는다. 이는 암모니아 플라즈마 패시베이션 막이 반도체 기판과 절연층 계면에서 발생하는 계면 트랩의 생성을 효과적으로 억제함을 암시한다. 30W의 암모니아 플라즈마를 이용한 반도체 소자와 50W의 암모니아 플라즈마를 이용한 반도체 소자간에는 전압 인가 스트레스 유도 누설 전류에서 작은 증가를 보인다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 Dit 수치를 나타낸 도면이다.
도 6을 참조하면, 플라즈마 패시베이션 막을 포함하지 않는 반도체 소자, 30W의 암모니아 플라즈마를 이용하여 형성된 플라즈마 패시베이션 막을 포함하는 반도체 소자 및 50W의 암모니아 플라즈마를 이용하여 형성된 플라즈마 패시베이션 막을 포함하는 반도체 소자의 Dit(Density of Interface Trap) 수치가 도시되어 있다. 암모니아 플라즈마 패시베이션 막을 포함하는 반도체 소자들이 플라즈마 패시베이션 막을 포함하지 않는 반도체 소자보다 낮은 값의 Dit를 가지며, 특히, 암모니아 플라즈마 패시베이션 막을 포함하는 반도체 소자 중 30W의 암모니아 플라즈마를 이용하여 형성된 플라즈마 패시베이션 막을 포함하는 반도체 소자가 플라즈마 패시베이션 막을 포함하지 않는 반도체 소자 보다 훨씬 낮은 값의 Dit를 가진다. 30W 암모니아 플라즈마를 이용하여 생성된 플라즈마 패시베이션 막을 포함하는 반도체 소자에서 관찰된 최소 Dit 값은 약 1.4 × 1013 eV?1/cm2이다. 즉, 암모니아 플라즈마를 이용하여 형성된 플라즈마 패시베이션 막은 HfAlO 절연층과 the In0 .53Ga0 .47As 의 반도체 기판사이의 계면의 품질을 향상 시킴을 의미한다.
이제까지 본 발명에 대하여 그 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
110 : 반도체 기판
120 : 플라즈마 패시베이션 막
130 : 절연층
140 : 전도층

Claims (10)

  1. 반도체 소자의 제조 방법에 있어서,
    반도체 기판의 상부에 플라즈마 패시베이션 막을 형성하는 단계; 및
    원자층 증착법을 이용하여 상기 플라즈마 패시베이션 막의 상부에 절연층을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판의 상부에 플라즈마 패시베이션 막을 형성하는 단계는,
    Ar, H₂, N₂, O₂, N₂O 및 NH₃ 중 적어도 하나 또는 그 조합의 가스를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판의 상부에 플라즈마 패시베이션 막을 형성하는 단계는,
    DC 플라즈마, AC 플라즈마, RF 플라즈마, ICP 플라즈마 및 초고밀도 플라즈마 중에서 적어도 하나를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 기판의 상부에 플라즈마 패시베이션 막을 형성하는 단계는,
    10~200sccm의 가스 플로우를 이용하여, 0.1~1.0 Torr의 압력 및 섭씨 10~400도의 온도에서 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제4항에 있어서,
    상기 반도체 기판의 상부에 플라즈마 패시베이션 막을 형성하는 단계는,
    상기 10~200sccm의 가스 플로우에 1~60분간 노출하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 반도체 기판;
    상기 반도체 기판의 상부에 형성되는 플라즈마 패시베이션 막;
    상기 플라즈마 패시베이션 막 상부에 형성되는 절연층; 및
    상기 절연층 상부에 형성된 전도층
    을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 반도체 기판은,
    실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 InP 기판에 성장된 InGaAs, GaAs 및 InAs 중 어느 하나의 에피층인 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서,
    상기 플라즈마 패시베이션 막은,
    암모니아 플라즈마 패시베이션 막인 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서,
    상기 절연층은,
    HfO2, Al2O3, La2O3, HfAlO, HfO2/Al2O3 및 ZrO2 중 적어도 하나 또는 그 조합으로 증착된 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 전도층은,
    도핑된 반도체, 금속 화합물, 금속 및 도전성 금속 질화물 중 적어도 하나로 형성된 것을 특징으로 하는 반도체 소자.
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