KR100349915B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
목적 : 누설전류 감소 및 마스크수 절감을 위해 오프셋 구조를 포함하는 박막트랜지스터를 셀프 얼라인 방식으로 얻어낼 수 있는 박막트랜지스터 제조방법에 대해 개시한다.
구성 : 본 발명의 박막트랜지스터 제조방법은, 기판 상에 활성층을 정의하는 제1 단계와; 제1 단계의 결과물 상에 게이트절연층을 적층 형성하는 제2 단계와; 제2 단계의 결과물 상에 금속층을 적층 형성하고 패터닝하여 게이트전극을 형성시키는 제3 단계와; 제3 단계의 결과물에 전기 화학적 방법을 이용하여 게이트전극 주위에 폴리머층을 형성시키는 제4 단계와; 폴리머층을 마스크로 하여 게이트절연층을 식각하는 제5 단계와; 폴리머층을 마스크로 하여 고농도 이온 도핑을 수행함으로써 활성층의 양측에 콘택영역을 정의하는 제6 단계와; 제6 단계의 결과물 상에 금속층을 적층하고 패터닝하되 콘택영역 상에 소스전극과 드레인전극을 형성시키는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.
효과 : 셀프 얼라인된 오프셋 구조를 채택함으로써 반도체소자의 신뢰성 및 패널 제작시 표시특성을 향상시킬 수 있으며, 소스전극 및 드레인전극 형성공정까지 3개 마스크만이 필요하므로 쑤루풋과 양품률 등을 증가시킬 수 있으며, 이에 따라 제조단가를 감소시킬 수 있다.
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 특히 누설전류 감소 및 마스크수 절감을 위해 오프셋 구조를 포함하는 박막트랜지스터를 셀프 얼라인방식으로 얻어낼 수 있는 박막트랜지스터 제조방법에 관한 것이다.
박막트랜지스터는 표시특성의 우수성 때문에 액티브 매트릭스 액정표시장치(Active Matrix Liquid Crystal Display)와 같은 평판 표시소자 등에서 픽셀의 온/오프 스위칭소자로 널리 활용되고 있다. 이 때, 여기에 적용되는 박막트랜지스터는 내전압성과 온/오프 전류비가 높아야 하는 조건을 충족해야 한다.
박막트랜지스터의 종류는 비정질실리콘 트랜지스터와 다결정실리콘 트랜지스터가 알려져 있으며, 비정질실리콘에 비해 다결정실리콘이 전자이동도 등을 비롯한 여러면에서 성능과 신뢰도가 우수하여 더 좋은 평가를 받고 있지만, 고온 분위기에서 박막을 형성시켜야 하는 문제점이 있어서 일반적으로는 비정질실리콘 박막트랜지스터가 실용화되고 있다.
그러나, 최근 엑시머레이저 장비 등을 활용하여 저온의 분위기에서 다결정실리콘막을 형성할 수 있는 기술적 진보가 이루어짐에 따라 다결정실리콘 박막트랜지스터에 대한 관심이 고조되고 있는 실정이다.
다결정실리콘 박막트랜지스터의 제조에는 기본적으로 비정질실리콘을 성막하고 여기에 엑시머레이저를 조사하여 비정질실리콘을 다결정실리콘으로 막성장시키는 방식이 채용되고 있다. 이렇게 얻어지는 다결정실리콘 박막트랜지스터의 전류 특성은 단결정 실리콘 소자에 비견할 정도에 이르고 있다. 그렇지만 다결정실리콘은 많은 부분에서 특유의 트랩 준위를 가지고 있으므로 오프 상태에서 누설전류가 다량 발생하며 비정질실리콘 박막트랜지스터에 비해 공정수가 많아지는 단점을 보인다. 이를 해결하는 방법으로 소스전극과 드레인전극 사이로 도핑되지 않은 영역,즉 오프셋(off set) 영역을 형성시켜 누설전류를 차단하려는 시도가 행해지고 있고, 더 나아가 오프셋 영역에 LDD(lightly doped drain) 영역을 추가하여 안정화시키는 방법 등이 시도되고 있다.
그러면, 여기서 종래의 박막트랜지스터에 대해 도면을 참조하여 간단히 설명한다.
도 2는 종래의 박막트랜지스터 구조를 도시한 도면이다. 도 2를 참조하면, 먼저, 기판(2) 상에 산화막(SiO2)을 증착시켜 버퍼층(4)을 형성한다. 상기 버퍼층(4)은, 후속되는 공정에서 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 비정질실리콘층을 증착하고 이를 재결정화하여 다결정실리콘의 활성층(6)을 형성하는 경우, 기판에 함유된 불순물에 의해 결정화된 다결정실리콘이 오염되는 현상을 방지하기 위해 형성시킨다.
상기한 바와 같이, 버퍼층(4) 상에 비정질실리콘층을 증착한 후, 소정 영역에 활성층(6)이 형성될 수 있도록 패터닝한다. 이후, 상기 결과물 상에 게이트절연막(8), 금속층 및 포토레지스트층을 연속적으로 순차 적층 형성하고, 상기 포토레지스트층을 패터닝하고 상기 금속층에 대해 식각 공정을 진행하여 게이트전극(10)을 형성한다.
이 게이트전극(10)이 형성된 다음에, 게이트전극(10) 형성에 사용된 포토레지스트층을 제거하고 새로운 포토레지스트층을 도포하되, 상기 게이트전극(10)보다 약간 큰 폭으로 도포되도록 패터닝한다. 상기 게이트전극(10)보다 크게 패터닝된포토레지스트층을 마스크로 하여 고농도 이온 도핑을 수행하면 상기 활성층(6)의 양단부에 소스 및 드레인 콘택영역(12)이 형성된다. 이에 따라, 상기 콘택영역(12) 사이에 오프셋 영역이 형성된다.
이후, 상기 새로운 포토레지스트층을 제거하고 오프셋 영역에 게이트전극(10)을 마스크로 삼아 저농도 이온 도핑을 수행하면 LDD 영역(14)이 형성된다. 여기에, 상기 게이트전극(10)의 상면에 층간절연막(16)을 적층하고, 상기 층간절연막(16)에 콘택영역(12)에 이르는 콘택홀을 형성시킨다. 이 결과물에 금속층을 증착하고 패터닝하여 소스전극(18)과 드레인전극(19)을 형성시킨다.
도시되지는 않았으나, 상기 소스전극(18)과 드레인전극(19)의 상면에 패시베이션층(Passivation layer)을 형성하고 필요 개소에 비아홀을 형성시킨 후 ITO 등의 화소전극을 형성한다.
이와 같은 종래의 박막 트랜지스터 제조 공정에서 포토 리소그라피 공정은 CMOS공정을 적용할 경우 적어도 9회 실시되기 때문에 공정 수의 증가에 따른 생산성의 저하 문제와 제품 불량률의 증가 문제를 피할 수 없었다. 주지된 바와 같이 하나의 포토 리소그라피 공정은 포토레지스트 도포, 마스크 노광, 현상, 및 에칭의 여러 단계로 진행되기 때문에 공정 수의 증가는 심각한 생산성의 저하 및 품질 불량률의 증가를 초래한다.
특히 도핑을 위한 포토 마스크 공정은 기판 패턴, 게이트 패턴, n＋ 이온주입, n－ 이온주입, p＋ 이온주입의 5회로 실시되어야 하기 때문에 공정 수를 줄이는데 큰 장애로 작용하고 있다.
게다가, 소스전극 및 드레인전극을 형성시키는 단계까지 4장의 마스크가 필요하게 되고, 일반적인 구조에서 발생하는 도핑농도의 급격한 변화에 의한 누설전류를 줄이기 위해 추가적인 오프셋구조를 채택하여 마스크 공정을 진행하게 되면 마스크가 더 필요하게 되어 반도체소자의 수율이 감소하고 제품생산에 장시간이 필요하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 표시특성의 향상, 마스크수 절감, 및 누설전류 감소 등을 이루기 위해 게이트전극에 폴리머를 전착시켜 셀프 얼라인된 오프셋구조를 갖는 박막트랜지스터를 제조함으로써 반도체소자의 신뢰성 확보 및 제조비를 절감할 수 있는 박막트랜지스터 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명의 박막트랜지스터 제조방법은, 기판 상에 버퍼층을 증착 형성하고, 상기 버퍼층 상에 비정질실리콘층을 적층 형성한 후 패터닝하여 활성층을 정의하는 제1 단계와; 상기 제1 단계의 결과물 상에 게이트절연층을 적층 형성하는 제2 단계와; 상기 제2 단계의 결과물 상에 금속층을 적층 형성하고 패터닝하여 게이트전극을 형성시키는 제3 단계와; 상기 제3 단계의 결과물에 전기 화학적 방법을 이용하여 게이트전극 주위에 폴리머층을 형성시키는 제4 단계와; 상기 폴리머층을 마스크로 하여 상기 게이트절연층을 식각하는 제5 단계와; 상기 폴리머층을 마스크로 하여 고농도 이온 도핑을 수행함으로써 상기 활성층의 양측에 콘택영역을 정의하는 제6 단계와; 상기 제6 단계의 결과물 상에 금속층을적층하고 패터닝하되 상기 콘택영역 상에 소스전극과 드레인전극을 형성시키는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.
이 때, 상기 제5 단계를 상기 제6 단계 이후에 진행하는 것도 바람직하다.
이 때, 상기 제4 단계에서 수행되는 전기 화학적 방법은 모노머가 함유된 전해액에 의해 폴리머층을 형성시키는 전기 화학적 중합반응법을 이용하는 것이 바람직하다.
이 경우에, 상기 폴리머층은 비닐 모노머, 아크릴 모노머, 아릴 모노머 중의 어느 하나로부터 중합 형성되는 것이 더욱 바람직하다.
한편, 상기 제7 단계의 결과물에서 상기 폴리머층을 제거한 후 드러난 게이트전극과 소스전극 및 드레인전극을 마스크로 하여 저농도 이온 도핑을 수행함으로써 LDD 영역을 형성시키는 단계를 더 진행하는 것도 더 더욱 바람직하다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 박막트랜지스터 제조과정을 나타낸 도면,
도 2는 종래의 박막트랜지스터 구조를 도시한 도면이다.
**도면의 주요부분에 대한 부호의 설명**
20 : 기판 22 : 버퍼층
24 : 활성층 26 : 게이트절연층
28 : 게이트전극 30 : 폴리머층
32 : 콘택영역 34 : 소스전극
36 : 드레인전극 38 : LDD 영역
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 박막트랜지스터 제조과정을 나타낸 도면이다.
도 1a를 참조하면, 먼저 기판(20) 상에 버퍼층(22)을 적층 형성시킨다. 이 버퍼층(22) 상에 비정질실리콘층을 적층 형성시킨 후, 패터닝하여 활성층(24)을 정의한다. 이 활성층(24)은 비정질실리콘을 막성장시키고 소정 패턴으로 에칭한 다음 엑시머레이저 등을 조사하여 다결정실리콘으로 성장시키거나 그 반대의 순서로 만들어진다.
이후, 도 1b에 도시된 바와 같이 활성층(24)을 포함하는 상면에 게이트절연층(26)을 적층 형성한다. 이 게이트절연층(26)은 통상적으로 SiO2등의 절연재를 테트라에틸오르소실리케이트법, 화학기상 증착법, 스퍼터링법 등으로 100nm 정도의 두께를 갖도록 적층 형성된다.
이어서, 도 1c에 도시된 바와 같이, 게이트절연층(26) 상으로 금속층을 적층 형성하고 패터닝하여 게이트전극(28)을 형성시킨다. 이 게이트전극(28)은 Ta, Al, Nb, Cr와 같은 금속재, 혹은 n형이나 p형 불순물이 주입된 실리콘, 또는 ITO 등의 도전재로 형성시키며, 그 두께는 300nm 미만으로 증착되는 것이 바람직하다.
여기서, 상기한 결과물, 즉 게이트전극(28)에 전기 화학적 중합반응을 이용하여 폴리머층(30)을 도 1d에 도시된 바와 같이 형성시킨다. 구체적으로는 용매에 녹여진 모노머를 함유하는 전해액에 게이트전극(28)을 침지시키고, 별도로 마련된 플레이트전극과 게이트전극에 전기를 인가하여 중합반응에 의해 폴리머층을 형성시킨다.
상기 중합반응을 일으키는데 사용되는 플레이트전극으로는 Cr, Ni, Ag, Au, Zn, Sn, Cu, Fe, Al, Pt, V 등에서 선택된 1종 또는 2종 이상의 성분으로 합금된 것이 사용될 수 있고, 용매로는 CH2Cl2, THF, MeCN, DMF, DMSO, 아세톤, 물 등에서 선택적으로 1종을 사용할 수 있다. 또 전해액은 Bu4NPF6, Bu4NClO4,HCl, H2SO4, HN03, HClO4등에서 선택된 1종을 사용한다.
한편, 사용 가능한 모노머는 비닐 모노머와 아크릴 모노머, 아릴 모노머가 있으며, 아크릴 모노머의 경우는 메틸메타아크릴레이트(MMA), 아크릴 아마이드, 아크릴산 등에서, 또한 비닐 모노머는 아크릴로니트릴, 스틸렌, 아릴 모노머로는 아릴 벤젠 등이 사용 가능하다. 또한, 이 외의 전도성 폴리머로서 폴리아닐린, 폴리피롤 등을 사용할 수도 있다.
또한, 전극 코팅(전착)은 개환 중합을 통해서도 가능하다. 개환 중합은 몰텐 카프로락탐, 스틸렌 설파이드 등을 적용할 수 있다.
한편, 도 1e를 참조하면, 상기 폴리머층(30)을 식각마스크로 하여 상기 게이트절연층(26)을 식각한다. 이 게이트절연층(26)의 식각에 따라 활성층(24)의 양측소정 부위가 드러나게 된다. 상기 게이트절연층(26) 식각공정은 이후에 진행되는 콘택영역(32) 형성 이후에 진행할 수도 있다.
이 드러난 활성층(24)에 상기 폴리머층(30)을 마스크로 하여 고농도 이온 도핑을 수행하면, 상기 폴리머층에 의해 실드된 부분을 제외한 상기 활성층(24)의 양측으로 고농도 이온 도핑된 예를 들어 n＋ 실리콘층인 콘택영역(32)이 형성된다.
이후, 이 콘택영역(32)에 금속층을 적층하고 패터닝하여 소스전극(34)과 드레인전극(36)을 상기 콘택영역(32) 상에 직접 형성시킨다. 즉, 소스전극(34)과 드레인전극(36)이 직접 콘택영역(32) 상에 접합됨으로써, 종래의 소스전극과 드레인전극을 접합시키기 위한 콘택홀 형성 과정에 필요한 마스크 공정이 줄어듬을 알 수 있다.
다음으로, 상기 폴리머층(30)을 제거한 후 드러난 게이트전극(28)과 소스전극(34) 및 드레인전극(36)을 마스크로 하여 예를 들어 n－ 이온을 저농도로 도핑시켜 LDD 영역(38)을 정의한다. 이 때, 상기 LDD 영역(38)을 단지 오프셋 영역으로 존치시키고자 할 때에는 도 1g의 저농도 이온 도핑 과정을 생략하면 된다.
여기에, 소스전극(34)과 드레인전극(36)의 상면에 패시베이션층(Passivation layer, 미도시)을 형성하고 필요 개소에 비아홀을 정의한 후 ITO 등의 화소전극(미도시)을 형성한다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 제조방법은, 셀프 얼라인된 오프셋 구조를 채택함으로써 반도체소자의 신뢰성 및 패널 제작시 표시특성을 향상시킬 수 있으며, 소스전극 및 드레인전극 형성공정까지 3개 마스크만이 필요하므로 쑤루풋과 양품률 등을 증가시킬 수 있으며, 이에 따라 제조단가를 감소시킬 수 있다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.
Claims (5)
- 기판 상에 버퍼층을 증착 형성하고, 상기 버퍼층 상에 실리콘층을 적층 형성한 후 패터닝하여 활성층을 정의하는 제1 단계와;상기 제1 단계의 결과물 상에 게이트절연층을 적층 형성하는 제2 단계와;상기 제2 단계의 결과물 상에 금속층을 적층 형성하고 패터닝하여 게이트전극을 형성시키는 제3 단계와;상기 제3 단계의 결과물에 전기 화학적 방법을 이용하여 게이트전극 주위에 폴리머층을 형성시키는 제4 단계와;상기 폴리머층을 마스크로 하여 상기 게이트절연층을 식각하는 제5 단계와;상기 폴리머층을 마스크로 하여 고농도 이온 도핑을 수행함으로써 상기 활성층의 양측에 콘택영역을 정의하는 제6 단계와;상기 제6 단계의 결과물 상에 금속층을 적층하고 패터닝하되 상기 콘택영역 상에 소스전극과 드레인전극을 형성시키는 제7 단계;를 포함하여 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제5 단계를 상기 제6 단계 이후에 진행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제4 단계에서 수행되는 전기 화학적 방법은 모노머가 함유된 전해액에 의해 폴리머층을 형성시키는 전기 화학적 중합반응법인 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 폴리머층은 비닐 모노머, 아크릴 모노머, 아릴 모노머 중의 어느 하나로부터 중합 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제7 단계의 결과물에서 상기 폴리머층을 제거한 후 드러난 게이트전극과 소스전극 및 드레인전극을 마스크로 하여 저농도 이온 도핑을 수행함으로써 LDD 영역을 형성시키는 단계를 더 진행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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