KR100756775B1 - 다결정 실리콘 박막 트랜지스터의 제조 방법 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000010408 film Substances 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 30
- 230000001681 protective effect Effects 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 17
- 238000000206 photolithography Methods 0.000 claims abstract description 17
- 239000010409 thin film Substances 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims abstract description 5
- 239000004020 conductor Substances 0.000 claims abstract description 4
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000002161 passivation Methods 0.000 claims abstract 3
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 abstract description 6
- 238000005137 deposition process Methods 0.000 abstract description 4
- 239000011241 protective layer Substances 0.000 abstract description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- G—PHYSICS
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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Abstract
본 발명은 다결정 실리콘 박막 트랜지스터의 제조 방법에 관한 것으로, 마스크 공정의 추가 없이도 오프셋 영역을 형성시킬 수 있으며, 또한 종래의 게이트 보호막을 게이트 절연막으로 대체하여 보호막 증착 공정을 생략함으로써 제조 공정을 줄일 수 있는 기술에 관한 것이다. 이를 위한 본 발명에 의한 다결정 실리콘 TFT의 제조 방법은 절연 기판 위에 다결정 실리콘막을 증착한 후 포토리소그라피 및 식각 공정을 통하여 다결정 실리콘 액티브 영역을 형성하는 단계와, 상기 다결정 실리콘 액티브 영역에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 구조물 위에 도전물질을 적층한 후 포토리소그라피 및 식각 공정을 통하여 소오스/드레인 전극을 형성하는 단계와, 상기 구조물 위에 게이트 절연막 및 보호막을 형성하는 단계와, 상기 소오스/드레인 전극과 이후에 형성될 화소전극과의 전기적 접촉을 위하여 상기 게이트 절연막 및 보호막을 포토리소그라피 및 식각 공정을 통하여 패터닝하는 단계와, 상기 게이트 절연막 및 보호막 위에 게이트 전극을 형성한 후 포토리소그라피 및 식각공정을 통하여 패터닝하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 종래기술에 따른 다결정 실리콘 박막 트랜지스터의 공정 단면도
도 2는 본 발명에 의한 다결정 실리콘 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
11 : 절연 기판 12 : 다결정 실리콘 액티브 영역
13 : 소오스/드레인 전극 14 : 게이트 절연막 및 보호막
15 : 화소전극 16 : 게이트 전극
본 발명은 다결정 실리콘(polycrystalline silicon) 박막 트랜지스터(TFT)의 제조 방법에 관한 것으로, 특히 추가적인 마스크 공정 없이 오프셋을 형성할 수 있으며, 또한 제조 공정을 감축할 수 있는 다결정 실리콘 TFT의 제조방법에 관한 것이다.
일반적으로, 액정 표시 소자에 있어서, 액티브 매트릭스형 액정 표시 소자는 고속 응답성을 갖고, 많은 화소의 갯수를 갖는다. 이에 따라, 디스플레이 화면의 고 화질화, 대형화, 컬러 화면화등을 실현하는 특성을 지니며, 휴대형 TV, 노트북 PC, 자동차 항법 장치등에 이용된다.
이러한 액티브 매트릭스형 액정 표시 소자에서, 화소 전극을 선택적으로 온/ 오프시키기 위하여 게이트 라인과 데이타 라인이 교차하는 점에 다이오드나 박막 트랜지스터와 같은 스위칭 소자가 배치,설계된다.
이러한 박막 트랜지스터를 포함하는 종래의 액정 표시 소자의 제조방법을 도 1을 참조하여 설명한다.
도 1에 도시된 바와 같이, 절연 기판(1) 위에 다결정 실리콘막을 증착한 후 포토리소그라피와 식각공정을 통하여 패터닝하여 다결정 실리콘 액티브 영역(2)을 형성한다.
다음, 상기 다결정 실리콘 액티브 영역(2) 위에 절연막(3)을 증착한 후 게이트 전극 형성용 마스크 패턴(도시되지 않음)을 이용하여 상기 다결정 실리콘 액티브 영역(2)이 소정 부분 드러나도록 상기 절연막(3)을 식각한다.
다음, 상기 게이트 전극 형성용 마스크 패턴을 제거한 후 상기 다결정 실리콘 액티브 영역(2) 위에 게이트 절연막(4)과 게이트 전극(5)을 차례로 형성한다.
다음, 상기 게이트 전극(5)과 게이트 절연막(4)을 보호막(6)으로 감싼다. 이때, 보호막(6)은 상기 다결정 실리콘 액티브 영역(2)이 소정 부분 노출되도록 패터닝된다.
다음, 상기 절연막(3)과 상기 보호막(6) 사이에 노출된 상기 다결정 실리콘 액티브 영역(2)의 양측에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 영역(2a)을 형성한다.
다음, 상기 다결정 실리콘 액티브 영역(2)의 양측에 소오스/드레인 전극(7) 및 화소전극(8)을 형성한다.
그러나, 상기 구성을 갖는 종래의 다결정 실리콘 TFT의 제조방법에 있어서는 도 1에 도시된 바와 같이, 오프셋 영역(a)(b)을 형성하기 위해서는 마스크를 추가적으로 사용하여 포토리소그라피 공정 및 에칭 공정을 진행해야 하기 때문에 공정 시간 및 비용이 증가되고 수율이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 추가적인 마스크 공정 없이 오프셋 영역을 형성시킬 수 있는 다결정 실리콘 TFT의 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 종래의 게이트 보호막을 게이트 절연막으로 대체하여 보호막 증착 공정을 생략함으로써, 제조 공정을 줄인 다결정 실리콘 TFT의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 다결정 실리콘 TFT의 제조 방법은 절연 기판 위에 다결정 실리콘막을 증착한 후 포토리소그라피 및 식각 공정을 통하여 다결정 실리콘 액티브 영역을 형성하는 단계와,
상기 다결정 실리콘 액티브 영역에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와,
상기 구조물 위에 도전물질을 적층한 후 포토리소그라피 및 식각 공정을 통하여 소오스/드레인 전극을 형성하는 단계와,
상기 구조물 위에 게이트 절연막 및 보호막을 형성하는 단계와,
상기 소오스/드레인 전극과 이후에 형성될 화소전극과의 전기적 접촉을 위하여 상기 게이트 절연막 및 보호막을 포토리소그라피 및 식각 공정을 통하여 패터닝하는 단계와,
상기 게이트 절연막 및 보호막 위에 게이트 전극을 형성한 후 포토리소그라피 및 식각공정을 통하여 패터닝하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 전극의 폭에 의해 오프셋 영역의 폭이 결정되는 것을 특징으로 한다.
상기 소오스/드레인 이온 주입시 윈도우 또는 금속 마스크를 사용하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 다결정 실리콘 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 단면도이다.
도시된 바와 같이, 절연 기판(11) 위에 다결정 실리콘막을 증착한 후 포토리 소그라피와 식각공정을 통하여 패터닝하여 다결정 실리콘 액티브 영역(12)을 형성한다.
다음, 상기 다결정 실리콘 액티브 영역(2)의 소오스/드레인 영역(12a)에 이온주입 장치를 이용하여 소오스/드레인 영역을 형성하기 위한 이온을 주입한다. 이때. 선택적인 이온 주입을 위하여 윈도우나 금속 마스크를 사용하면 효과적이다.
다음, 상기 구조물 위에 도전물질을 적층한 후 소오스/드레인 형성용 마스크 패턴(도시되지 않음)을 이용하여 패터닝한 다음 소오스/드레인 전극(13)을 형성한다.
상기 구조물 위에 게이트 절연막 및 보호막(14)을 증착한다. 그후, 상기 소오스/드레인 전극(13)과 이후에 형성될 화소전극(15)과의 전기적 접촉을 위하여 콘택홀을 포토리소그라피 및 식각 공정을 통하여 패터닝한다.
상기 게이트 절연막 및 보호막(14) 위에 게이트 전극(16)을 형성한 후 포토리소그라피 및 식각공정을 통하여 패터닝한다. 이때, 원하는 오프셋(a)(b) 폭 만큼 게이트 전극(16)을 패터닝하면 추가적인 마스크 없이도 오프셋을 형성할 수 있다.
따라서, 본 발명은 오프셋 마스크 공정 없이도 게이트 전극(16) 형성시 게이트 전극(16)의 폭을 조절함으로써 오프셋(a)(b) 폭을 조절할 수 있다. 또한, 본 발명은 게이트 절연막(14)을 게이트 보호막으로 함께 사용함으로써 게이트 보호막 증착 공정을 줄일 수 있다. 그러므로, 공정수를 줄일 수 있어 비용을 절감할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 다결정 실리콘 박막 트랜지스터의 제조 방법에 의하면, 마스크 공정의 추가 없이도 오프셋 영역을 형성시킬 수 있다. 또한, 종래의 게이트 보호막을 게이트 절연막으로 대체시킴으로써 보호막 증착 공정을 생략하여 제조 공정을 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (3)
- 절연 기판 위에 다결정 실리콘막을 증착한 후 포토리소그라피 및 식각 공정을 통하여 다결정 실리콘 액티브 영역을 형성하는 단계와,상기 다결정 실리콘 액티브 영역에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계와,상기 구조물 위에 도전물질을 적층한 후 포토리소그라피 및 식각 공정을 통하여 소오스/드레인 전극을 형성하는 단계와,상기 구조물 위에 게이트 절연막 및 보호막을 형성하는 단계와,상기 소오스/드레인 전극과 이후에 형성될 화소전극과의 전기적 접촉을 위하여 상기 게이트 절연막 및 보호막을 포토리소그라피 및 식각 공정을 통하여 패터닝하는 단계와,상기 게이트 절연막 및 보호막 위에 게이트 전극을 형성한 후 포토리소그라피 및 식각공정을 통하여 패터닝하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극의 폭에 의해 오프셋 영역의 폭이 결정되는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 소오스/드레인 이온 주입시 윈도우 또는 금속 마스크를 사용하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010083322A KR100756775B1 (ko) | 2001-12-22 | 2001-12-22 | 다결정 실리콘 박막 트랜지스터의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010083322A KR100756775B1 (ko) | 2001-12-22 | 2001-12-22 | 다결정 실리콘 박막 트랜지스터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030053569A KR20030053569A (ko) | 2003-07-02 |
| KR100756775B1 true KR100756775B1 (ko) | 2007-09-07 |
Family
ID=32212233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010083322A KR100756775B1 (ko) | 2001-12-22 | 2001-12-22 | 다결정 실리콘 박막 트랜지스터의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100756775B1 (ko) |
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|---|---|
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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