KR20030021374A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 실리콘 기판을 제공하는 단계; 상기 실리콘기판상에 절연막을 형성하는 단계; 상기 절연막 의 일부분를 선택적으로 제거하여 상기 실리콘기판의 일부분을 노출시키는 콘택홀 을 형성하는 단계; 상기 콘택홀아래의 실리콘기판의 노출된 부분을 계면처리 하되, 상기 계면처리는 적어도 건식세척공정 및 수소열처리공정을 포함하여 진행 하는 단계 및 상기 콘택홀내의 실리콘기판의 노출된 표면상에 단결정과 다결정 실리콘을 포함하는 실리콘플러그를 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 고집적 반도체소자 및 시스템 IC 소자에 적합한 플러그 콘택 형성시에 적용하는 반도체 소자의 제조방법에 관한 것이다.
반도체소자의 고집적화가 진행됨에 따라 소자 구현을 위한 회로선폭이 점점 감소하고 있다. 이러한 경향에 따라 우수한 소자 특성 개발을 위해 다양한 공정이 적용 및 개발되고 있다. 특히, 소자의 동작효율을 높이기 위해서 접촉 저항 (contact resistance) 감소를 위한 접촉공정에 대한 새로운 시도가 이루어지고 있다.
기존의 반도체소자에 있어서 불순물이 첨가된 다결정 실리콘(doped poly -Si)을 기본으로 실리콘 접촉물질을 형성한다.
이상적인 접촉 계면상태라면 다결정실리콘과 실리콘기판사이의 접촉에 있어 동일한 물질사이의 접촉이므로 일함수(work function) 차이에 의한 접촉저항은 존재하지 않는다. 즉, 실리콘과 실리콘사이의 접촉저항은 각각의 불순물 농도가 유사하다면 매우 작은 값이어야 한다.
그러나, 일반적으로 다결정 실리콘과 실리콘기판사이의 접촉저항은 비교적 높은 값을 갖는다.
일반적으로, 접촉면적이 0.10 μm2인 불순물 접촉셀 (contact junction cell)에서 약 10 kΩ 정도의 접촉저항을 갖는다.
이와 같은 높은 접촉저항은 다결정실리콘과 실리콘기판사이의 계면에 형성된자연산화막(native oxide) 및 카본(carbon) 함유 잔류물 등에 기인하는 것으로 알려져 있다.
그러나, 기존의 다결정실리콘 접촉 공정에서 용액 세척(wet cleaning) 진행후 시간적 지연없이 다결정 실리콘 증착을 진행함에도 불구하고 이러한 접촉저항의 증가를 효과적으로 감소시킬 수는 없다.
기존의 용액 세척방법은 마지막 순서에서 휘발성 탈유기화학물 용액 및 탈이온화수(DI water)로 세척하는 과정을 거치게 되므로 실리콘표면의 자연산화막 및 카본 잔류물이 형성되는 것을 효과적으로 방지하지 못한다.
최근에는, 상기와 같은 접촉면적 감소에 따른 저항 감소를 극복하는 대안으로 선택적 실리콘 단결정박막(selective epitaxial growth : SEG)를 성장시켜 접촉계면에 자연산화막 및 결정립계(grain boundary)에 의한 저항 증가를 개선시키는 방법이 제안되었다.
이와 같은 선택적 실리콘단결정박막(SEG)을 형성하는 방법으로는 LPCVD (Low Pressure Chemical Vapor Deposition) 방법을 사용하고, LPCVD 방법에 사용되는 반응가스로는 DCS(dichlorosilane) / H2/ HCl, MS(monosilane) / H2/ HCl 시스템이 주로 사용되고 있다.
또한, 상기 선택적 실리콘 단결정박막(SEG)을 성장시키기 위해서는 약 800 ℃ 이상에서의 고온공정이 요구된다. 그러나, 이러한 고온공정은 반도체소자 특성을 확보하기 어렵게 만드는 한 요소이다.
그러므로, 가능한 낮은 온도에서 효과적으로 접촉저항이 낮은 단결정 실리콘을 성장할 수 있는 공정개발이 절실히 요구된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 고온 열처리에 따른 소자 특성의 저하를 방지할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 접촉계면의 자연산화막 제거 및 결정입계와 같은 결정결함을 줄여 접촉저항을 감소시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
그리고, 본 발명의 또 다른 목적은 고집적 반도체소자 제조시의 콘택플러그 공정에 적용가능한 반도체소자의 제조방법을 제공함에 있다.
도 1은 본 발명에 따른 반도체소자의 제조방법에 있어서, 실리콘플러그가 형성된 반도체소자의 레이아웃도.
도 2는 본 발명에 따른 반도체소자의 제조방법에 있어서, 도 1의 Ⅱ-Ⅱ선에 따른 단면도.
도 3은 본 발명에 따른 반도체소자의 제조방법에 있어서, 실리콘플러그의 단결정구조를 도시한 단면도.
도 4는 본 발명에 따른 반도체소자의 제조방법에 있어서, 실리콘플러그가 형성된 반도체소자의 TEM사진.
[도면부호의설명]
11 : 실리콘기판 13 : 트렌치소자분리막
15 : 게이트산화막 17 : 게이트
19 : 캡절연막 21 : 측벽스페이서
23 : 절연막 25a : 단결정
25b : 다결정실리콘 25 : 실리콘플러그
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 실리콘기판을 제공하는 단계; 상기 실리콘기판상에 절연막을 형성하는 단계; 상기 절연막의 일부분를 선택적으로 제거하여 상기 실리콘기판의 일부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀아래의 실리콘기판의 노출된 부분을 계면처리 하되, 상기 계면처리는 적어도 건식세척공정 및 수소열처리공정을 포함하여 진행 하는 단계 및 상기 콘택홀내의 실리콘기판의 노출된 표면상에 단결정과 다결정 실리콘을 포함하는 실리콘플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로한다.
또한, 본 발명에 따른 반도체소자의 제조방법은, 실리콘기판상에 소자 분리막을 형성하는 단계; 상기 실리콘기판상에 게이트를 형성하는 단계; 상기 게이트양측아래의 실리콘기판내에 불순물접합영역을 형성하는 단계; 상기 전체 구조의 상면에 절연막을 형성하고 상기 절연막을 선택적으로 제거하여 상기 불순물접합영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀아래의 불순물 접합영역의 노출된 표면을 계면처리하되, 상기 계면처리는 적어도 건식세척공정 및 수소열처리공정을 포함하여 진행하는 단계; 및 상기 불순물접합영역의 노출된 표면상에 단결정을 성장시킨후 단결정상에 다결정 실리콘을 성장시켜 실리콘플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 반도체소자의 제조방법에 있어서, 실리콘플러그가 형성된 반도체소자의 레이아웃도이다.
도 2는 본 발명에 따른 반도체소자의 제조방법에 있어서, 도 1의 Ⅱ-Ⅱ선에 따른 단면도이다.
도 3은 본 발명에 따른 반도체소자의 제조방법에 있어서, 실리콘플러그의 단결정구조를 도시한 단면도이다.
도 4는 본 발명에 따른 반도체소자의 제조방법에 있어서, 실리콘플러그가 형성된 반도체소자의 TEM사진이다.
본 발명에 따른 반도체소자의 제조방법은, 도 1 및 도 2에 도시된 바와같이,먼저 실리콘기판(11)내에 소자형성영역과 소자분리영역을 정의하기 위한 트렌치소자분리막(STI; Shallow Trench Isolation)(13)을 형성한다.
그다음, 상기 트렌치 소자분리막(13)을 포함한 실리콘기판(11)상에 게이트산화막용 절연막(미도시)과 게이트용 도전물질층(미도시) 및 캡절연물질층(미도시)을 순차적으로 증착한다.
이어서, 상기 캡절연물질층과 도전물질층 및 절연막을 포토리소그라피 공정기술을 이용한 마스크공정과 상기 마스크를 이용한 패터닝공정을 통해 선택적으로 제거하여 상기 실리콘기판(11)의 소자형성영역상에 게이트산화막(15)과 게이트(17) 및 캡절연막(19)을 형성한다.
그다음, 상기 캡절연막(19)과 게이트(17) 및 게이트산화막(15)의 측면에 측벽스페이서(21)을 형성하고, 상기 측벽스페이서(21)양측 아래의 실리콘기판(11)내에 불순물을 주입하여 불순물접합영역(미도시)을 형성한다.
이어서, 상기 전체 구조의 상면에 절연막(23)을 증착하고, 이를 리소그라피공정기술을 이용한 마스크공정 및 마스크를 이용한 패터닝공정을 진행하여 상기 불순물접합영역(미도시)의 상면을 노출시키는 콘택홀(미도시)을 형성한다.
그다음, 불순물접합영역의 상면이 노출된 실리콘기판(11)의 접촉표면을 계면처리공정을 진행한다.
이때, 불순물 접합영역이 형성된 실리콘기판(11)과 후속공정에서 형성되는 실리콘플러그용 실리콘접촉물질을 형성함에 있어 접촉저항은 접촉계면처리공정에 의해 결정된다.
이러한 접촉저항을 감소시키기 위해서는 접촉계면에 있는 자연산화막을 제거하고 결정입계와 같은 결정결함을 감소시켜야 함은 물론 저온공정이 요구된다.
따라서, 본 발명에서는 접촉이 형성되는 실리콘기판(11)의 접촉부분에서는 단결정으로 성장하면서 동시에 다결정실리콘 물질이 형성되는 방법을 제안하였다. 특히, 본 발명에서는 약 700 ℃ 이하의 저온공정으로 실리콘기판의 접촉부분은 단결정으로 성장하고 계면특성이 개선된 다결정 접촉물질층을 형성할 수 있다.
상기와 같이, 접촉저항의 효과적인 감소를 위해서는 실리콘접촉물질층을 형성하기 전에 접촉계면처리를 효과적으로 할 필요가 있다.
계면처리방법에 있어서는, 첫째 접촉부분을 형성하기 위해 실시하는 건식식각에 의한 충격층(damage layer)을 제거하기 위한 건식세척(dry cleaning) 과정, 둘째 카본 복합 잔류물 및 자연산화막 제거를 위한 용액세척과정, 셋째 고온 수소 열처리에 의한 계면세척과정, 넷째 자연산화막을 제거하는 방법, 다섯째 레이저 세척을 사용한다.
본 발명에서는, 계면처리과정에서 수소열처리에 의한 계면처리 효과가 매우 우수하다.
한편, 이러한 고온 열처리시에 발생할 수 있는 문제를 해소하기 위해, 필요에 따라 레이저를 이용한 계면처리방법을 도입하여 계면처리가 필요한 부분을 레이저를 이용하여 국부적으로 계면세척을 실시함으로써 고온 열처리에 따른 소자특성 저하를 방지할 수도 있다.
상기에서와 같이, 본 발명에서는 불순물접합영역이 형성된 실리콘기판과 실리콘플러그용 접촉물질층을 형성함에 있어 접촉저항은 접촉계면처리공정에 의해 결정된다. 따라서, 상기 계면처리공정은 독립적으로 또는 순서에 무관하게 중복하여 사용한다.
상기 각각의 계면처리 과정에 대한 구체적인 공정방법을 설명하면 다음과 같다.
첫째, 건식세척공정은 NF3, O2, He, N2가스를 적절한 비율로 혼합하여 사용한다. 이때, 기판방향으로 5 kW, 바람직하게는 2 kW 이하의 약한 플라즈마를 사용하여 5분 이내로 처리한다.
둘째, 용액세척공정은 희석된 H2O2, H2SO4, NF4, HF, BOE 용액을 독립적으로 또는 중복하여 사용한다.
셋째, 자연 산화막제거공정은 NF3, N2가스를 적절한 비율로 혼합하여 플라즈마를 형성한후 이를 기판에 공급하여 약 100 내지 500 ℃ 온도에서 약 10 이하 분동안 열처리를 진행한다. 이때, 상기 자연산화막 제거공정은 플루오르화 질소(NF3)가스를 미리 형성된 플라즈마(remote plasma) 형태로 사용하므로써 최종적으로 표면에 플루오린 실리콘(Si-F) 결함을 형성하여 효과적으로 깨끗한 계면을 유지할 수 있다.
넷째, 수소 열처리공정은 1 내지 100 slm 유량의 수소가스를 사용하여 약 1m Torr 내지 100 Torr 의 저압에서 700 내지 1000 ℃의 고온 열처리를 약 30 이하 분동안 실시하여 증착공정과 같은 장비에서 인시튜(in-situ) 공정으로 진행하거나 서로 다른 장비에서 익시튜(ex-situ)공정으로 진행한다.
다섯째, 레이저공정은 주변회로부분을 제외한 실리콘접촉부분을 국부적으로 레이저로 세척한다. 이때, 레이저 세척시에 중요한 요소는 사용되는 레이저 파워와 주파수 및 레이저 주입횟수이다. 레이저파워는 1mJ/cm2내지 10J/cm2를 사용하며, 레이저주입은 1회 내지 100회정도 실시한다.
최종적으로, 상기에서와 같은 계면처리과정을 거친 후 실리콘기판(11)내의 플러그콘택홀(미도시)내에 실리콘플러그(25)를 형성한다.
이때, 상기 실리콘플러그(25)는 DCS/H2/PH3, MS/H2/PH3, 또는 MS/PH3가스중에서 어느 하나를 선택하여 1 Torr 내지 200 Torr 의 성장압력과 500 내지 700 ℃의 성장온도하에서 상압 화학기상증착법 또는 저압 화학기상증착법으로 증착한다.
또한, 상기 가스들중에서 MS 유량은 100 sccm 내지 500 sccm정도이고, DCS 유량은 100 sccm 내지 500 sccm 정도이며, H2유량은 5000 sccm 내지 20000 sccm 정도로 유지한다.
그리고, 1%의 PH3유량은 100 sccm 내지 1000 sccm 정도로 유지하고, P 불순물농도가 1E19 내지 1E21 원자/cc 정도이다.
도 3에 도시된 바와같이, 상기 계면처리과정을 거친 실리콘의 접촉부분은 실리콘플러그 증착공정을 통해 먼저 단결정(25a)이 성장되고, 접촉측면에서는 다결정실리콘(25b)이 성장하게 된다.
한편, 도 4는 다음과 같은 실리콘접촉 계면처리과정을 통해 얻어진 TEM 사진이다. 이때, 실리콘 계면처리시의 건식세척공정은 NF3/O2/He 혼합가스를 이용하여 20초동안 진행하였고, 용액세척 공정은 SC1/BOE를 이용하여 20초동안 진행하였으며, 수소열처리공정은 수소분위기 및 900 ℃ 온도에서 1분동안 진행하였다. 또한, 실리콘플러그(25)의 증착공정은 MS/H2/PH3가스를 이용하여 630 ℃ 온도와 120 Torr에서 진행하였다.
한편, 상기 실리콘플러그(25)를 형성함에 있어 성장조건에 따라 도 3에서와 같은 구조로 형성되지 않고 다결정실리콘 플러그가 형성될 수도 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 제조방법에 있어서는, 700 ℃ 이하의 저온공정으로 실리콘과의 접촉부분은 단결정으로 성장시켜 계면특성이 개선된 다결정접촉물질을 형성할 수 있다.
또한, 본 발명에 따른 반도체소자의 제조방법에 있어서는 실리콘 플러그 증착전에 건식세척과정, 용액세척과정, 고온수소열처리과정, 자연산화막제거과정, 레이저 세척과정을 통한 계면처리과정을 각각 독립적 또는 이들을 중복하여 사용하므로써 실리콘과의 접촉저항을 효과적으로 감소시킬 수가 있다.
그리고, 본 발명에 따른 반도체소자의 제조방법에 있어서는, 계면처리가 필요한 부분을 레이저를 이용하여 국부적으로 계면세척을 실시하여 줌으로써 800 ℃이상의 고온에서 실시하는 수소 열처리에 따를 소자 특성이 저하되는 것을 근본적으로 방지할 수 있다.
따라서, 본 발명에 따른 반도체소자의 제조방법에 있어서는, 콘택면적에서 단결정이 성장되는 다결정실리콘 플러그 형성공정을 적용하므로써 실리콘플러그 형성이 저온에서 가능함과 동시에 콘택저항을 감소시킬 수 있으므로 향후 초고집적 반도체소자제조시에 적용이 가능하다고 볼 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (21)

  1. 실리콘기판을 제공하는 단계;
    상기 실리콘기판상에 절연막을 형성하는 단계;
    상기 절연막의 일부분를 선택적으로 제거하여 상기 실리콘기판의 일부분을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀아래의 실리콘기판의 노출된 부분을 계면처리하되, 상기 계면처리는 적어도 건식세척공정 및 수소열처리공정을 포함하여 진행하는 단계; 및
    상기 콘택홀내의 실리콘기판의 노출된 표면상에 단결정과 다결정실리콘을 포함하는 실리콘플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 계면처리단계는 용액세척공정, 자연산화막 제거공정, 및 레이저 세척공정을 더 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제2항에 있어서, 상기 용액세척공정, 자연산화막 제거공정 및 레이저 세척 공정은 각각 독립적으로 진행하거나 순서에 관계 없이 중복하여 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 건식세척공정은, NF3, O2, He, N2가스를 혼합하여 사용하고, 1 내지 5 kW의 플라즈마 파워를 사용하여 5분 이내로 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제2항에 있어서, 상기 용액세척공정은, 희석된 H2O2, H2SO4, NF4, HF, BOE 용액중에서 어느 하나 또는 이들을 선택적으로 혼합하여 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제2항에 있어서, 상기 자연산화막 제거공정은, NF3, N2가스를 적절한 비율로 혼합하여 플라즈마를 형성한후 이를 실리콘기판에 공급하여 약 100 내지 500 ℃ 온도에서 약 10 이하 분동안 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제1항에 있어서, 상기 수소열처리공정은, 1 내지 100 slm 유량의 수소가스를 사용하여 1m Torr 내지 100 Torr 의 저압에서 700 내지 1000 ℃의 고온 열처리를 약 30 이하 분동안 실시하되, 증착공정과 같은 장비에서 인시튜(in-situ) 공정으로 진행하거나 서로 다른 장비에서 익시튜(ex-situ)공정으로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제2항에 있어서, 상기 레이저 세척공정은, 레이저파워는 1mJ/cm2내지 10J/cm2를 사용하며, 레이저주입은 1회 내지 100회 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  9. 제1항에 있어서, 상기 실리콘플러그 형성단계는, DCS/H2/PH3, MS/H2/PH3, 또는 MS/PH3혼합가스중에서 어느 하나를 선택하여 1 Torr 내지 200 Torr 의 성장압력과 500 내지 700 ℃의 성장온도하에서 상압 화학기상증착법 또는 저압 화학기상증착법으로 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  10. 제9항에 있어서, 상기 MS 및 DCS 유량은 각각 100 sccm 내지 500 sccm으로 유지하는 것을 특징으로하는 반도체소자의 제조방법.
  11. 제9항에 있어서, 상기 H2유량은 5000 sccm 내지 20000 sccm으로 유지하는 것을 특징으로하는 반도체소자의 제조방법.
  12. 제9항에 있어서, 상기 1%의 PH3유량은 100 sccm 내지 1000 sccm로 유지하고, P 불순물농도는 1E19 내지 1E21 원자/cc인 것을 특징으로하는 반도체소자의 제조방법.
  13. 실리콘기판상에 소자분리막을 형성하는 단계;
    상기 실리콘기판상에 게이트를 형성하는 단계;
    상기 게이트양측아래의 실리콘기판내에 불순물접합영역을 형성하는 단계;
    상기 전체 구조의 상면에 절연막을 형성하고 상기 절연막을 선택적으로 제거하여 상기 불순물접합영역을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀아래의 불순물접합영역의 노출된 표면을 계면처리하되, 상기 계면처리는 적어도 건식세척공정 및 수소열처리공정을 포함하여 진행하는 단계; 및
    상기 불순물접합영역의 노출된 표면상에 단결정을 성장시킨후 단결정상에 다결정실리콘을 성장시켜 실리콘플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로하는 반도체소자의 제조방법.
  14. 제13항에 있어서, 상기 계면처리단계는, 용액세척공정, 자연산화막 제거공정 및 레이저 세척공정을 더 포함하되, 이들을 각각 독립적으로 진행하거나 순서에 관계 없이 중복하여 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  15. 제13항에 있어서, 상기 건식세척공정은, NF3, O2, He, N2가스를 혼합하여 사용하고, 1 내지 5 kW의 플라즈마 파워를 사용하여 5분 이내로 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  16. 제14항에 있어서, 상기 용액세척공정은, 희석된 H2O2, H2SO4, NF4, HF, BOE 용액중에서 어느 하나 또는 이들을 선택적으로 혼합하여 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제14항에 있어서, 상기 자연산화막 제거공정은, NF3, N2가스를 적절한 비율로 혼합하여 플라즈마를 형성한후 이를 실리콘기판에 공급하여 약 100 내지 500 ℃ 온도에서 약 10 이하 분동안 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  18. 제13항에 있어서, 상기 수소열처리공정은, 1 내지 100 slm 유량의 수소가스를 사용하여 1m Torr 내지 100 Torr 의 저압에서 700 내지 1000 ℃의 고온 열처리를 약 30 이하 분동안 실시하되, 증착공정과 같은 장비에서 인시튜(in-situ) 공정으로 진행하거나 서로 다른 장비에서 익시튜(ex-situ)공정으로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제14항에 있어서, 상기 레이저 세척공정은, 레이저파워는 1mJ/cm2내지 10J/cm2를 사용하며, 레이저주입은 1회 내지 100회 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  20. 제13항에 있어서, 상기 실리콘플러그 형성단계는, DCS/H2/PH3, MS/H2/PH3, 또는 MS/PH3혼합가스중에서 어느 하나를 선택하여 1 Torr 내지 200 Torr 의 성장압력과 500 내지 700 ℃의 성장온도하에서 상압 화학기상증착법 또는 저압 화학기상증착법으로 진행하는 것을 특징으로하는 반도체소자의 제조방법.
  21. 제20항에 있어서, 상기 MS 및 DCS 유량은 각각 100 sccm 내지 500 sccm으로 유지하고, 상기 H2유량은 5000 sccm 내지 20000 sccm으로 유지하며, PH3유량은 100 sccm 내지 1000 sccm로 유지하고, P 불순물농도는 1E19 내지 1E21 원자/cc인 것을 특징으로하는 반도체소자의 제조방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7057256B2 (en) 2001-05-25 2006-06-06 President & Fellows Of Harvard College Silicon-based visible and near-infrared optoelectric devices
US7442629B2 (en) 2004-09-24 2008-10-28 President & Fellows Of Harvard College Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate
US7221993B2 (en) * 2003-01-27 2007-05-22 Applied Materials, Inc. Systems and methods for transferring small lot size substrate carriers between processing tools
US7778721B2 (en) * 2003-01-27 2010-08-17 Applied Materials, Inc. Small lot size lithography bays
WO2010042121A1 (en) * 2008-10-09 2010-04-15 Sionyx Inc. Method for contact formation in semiconductor device
US20100090347A1 (en) * 2008-10-09 2010-04-15 Saylor Stephen D Apparatus and method for contact formation in semiconductor devices
US9673243B2 (en) 2009-09-17 2017-06-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US9911781B2 (en) 2009-09-17 2018-03-06 Sionyx, Llc Photosensitive imaging devices and associated methods
US8692198B2 (en) 2010-04-21 2014-04-08 Sionyx, Inc. Photosensitive imaging devices and associated methods
WO2011160130A2 (en) 2010-06-18 2011-12-22 Sionyx, Inc High speed photosensitive devices and associated methods
EP2416350A1 (en) 2010-08-06 2012-02-08 Imec A method for selective deposition of a semiconductor material
US9496308B2 (en) 2011-06-09 2016-11-15 Sionyx, Llc Process module for increasing the response of backside illuminated photosensitive imagers and associated methods
EP2732402A2 (en) 2011-07-13 2014-05-21 Sionyx, Inc. Biometric imaging devices and associated methods
US9064764B2 (en) 2012-03-22 2015-06-23 Sionyx, Inc. Pixel isolation elements, devices, and associated methods
KR20150130303A (ko) 2013-02-15 2015-11-23 사이오닉스, 아이엔씨. 안티 블루밍 특성 및 관련 방법을 가지는 높은 동적 범위의 cmos 이미지 센서
US9939251B2 (en) 2013-03-15 2018-04-10 Sionyx, Llc Three dimensional imaging utilizing stacked imager devices and associated methods
US9209345B2 (en) 2013-06-29 2015-12-08 Sionyx, Inc. Shallow trench textured regions and associated methods

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3203125B2 (ja) 1994-04-15 2001-08-27 シャープ株式会社 半導体装置及びその製造方法
JP3360480B2 (ja) 1995-04-06 2002-12-24 ソニー株式会社 半導体装置の製造方法
JPH1093077A (ja) 1996-09-19 1998-04-10 Sony Corp 半導体装置とその製造方法
JPH10125777A (ja) * 1996-10-17 1998-05-15 Nec Corp 半導体装置の製造方法
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法

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