JP2892170B2 - 熱処理成膜方法 - Google Patents
熱処理成膜方法Info
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- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
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Description
【０００１】
【産業上の利用分野】本発明は、半導体製造における熱
処理成膜方法に関するもので、特に半導体基板表面に酸
化膜被着や不純物吸着等のない清浄面の現われた状態で
該表面に被膜を形成することが可能な熱処理成膜方法に
係るものである。
処理成膜方法に関するもので、特に半導体基板表面に酸
化膜被着や不純物吸着等のない清浄面の現われた状態で
該表面に被膜を形成することが可能な熱処理成膜方法に
係るものである。
【０００２】
【従来の技術】半導体装置の製造においては、デバイス
の構成要素となるポリシリコン膜、酸化膜、窒化膜など
の薄膜を、熱処理装置やＣＶＤ装置等を使用して、半導
体基板上に形成する工程が多用されている。これらの工
程において、薄膜形成前の半導体基板面の清浄度は、製
品となったデバイスの特性及び信頼性に大きな影響を与
える場合が多い。
の構成要素となるポリシリコン膜、酸化膜、窒化膜など
の薄膜を、熱処理装置やＣＶＤ装置等を使用して、半導
体基板上に形成する工程が多用されている。これらの工
程において、薄膜形成前の半導体基板面の清浄度は、製
品となったデバイスの特性及び信頼性に大きな影響を与
える場合が多い。
【０００３】例えば小信号トランジスタでは、ベース領
域形成後、エミッタ部を開口し、ポリシリコン膜を被着
し、次にポリシリコン膜に不純物をイオン注入した後、
熱処理によって不純物を半導体基板中に拡散してエミッ
タ領域を形成する。減圧ＣＶＤ装置で基板上にポリシリ
コン膜を形成する場合の膜生成温度は約６００℃前後で
ある。このため従来技術では、半導体基板を成膜装置に
出し入れする際の反応室の温度も６００℃の状態を保っ
ている。したがって半導体基板は、高温で空気中にさら
されることになり、表面に０．００１〜０．００３μｍ
程度の酸化膜が形成される。このため、この上にポリシ
リコンを形成した後、不純物をイオン注入し、熱処理に
よって該不純物を半導体基板中に拡散しようとしたと
き、この酸化膜によって阻止されてしまう。したがって
所望の不純物濃度の拡散層が得られず、エミッタ抵抗も
増大する。
域形成後、エミッタ部を開口し、ポリシリコン膜を被着
し、次にポリシリコン膜に不純物をイオン注入した後、
熱処理によって不純物を半導体基板中に拡散してエミッ
タ領域を形成する。減圧ＣＶＤ装置で基板上にポリシリ
コン膜を形成する場合の膜生成温度は約６００℃前後で
ある。このため従来技術では、半導体基板を成膜装置に
出し入れする際の反応室の温度も６００℃の状態を保っ
ている。したがって半導体基板は、高温で空気中にさら
されることになり、表面に０．００１〜０．００３μｍ
程度の酸化膜が形成される。このため、この上にポリシ
リコンを形成した後、不純物をイオン注入し、熱処理に
よって該不純物を半導体基板中に拡散しようとしたと
き、この酸化膜によって阻止されてしまう。したがって
所望の不純物濃度の拡散層が得られず、エミッタ抵抗も
増大する。
【０００４】したがって、半導体基板上に被膜を形成す
る場合、清浄な基板面を得るため、物理的、化学的の各
種のウェーハ洗浄工程が行なわれるほか、工程と工程と
の間などにおけるウェーハの汚染に対しても注意がはら
われている。
る場合、清浄な基板面を得るため、物理的、化学的の各
種のウェーハ洗浄工程が行なわれるほか、工程と工程と
の間などにおけるウェーハの汚染に対しても注意がはら
われている。
【０００５】例えば半導体基板を熱処理装置やＣＶＤ装
置等へ出し入れする際、外気に触れて、基板上に酸化膜
が形成されることがある。この酸化膜の成長を抑制する
機構を備えた従来の熱処理装置においては、該装置内へ
の半導体基板出し入れ領域を、外気より隔離して、該領
域の雰囲気を真空に引いた後に、熱処理装置への半導体
基板の出し入れを行ない、外気の混入による半導体基板
上での酸化膜（自然酸化膜等）の成長を抑制していた。
置等へ出し入れする際、外気に触れて、基板上に酸化膜
が形成されることがある。この酸化膜の成長を抑制する
機構を備えた従来の熱処理装置においては、該装置内へ
の半導体基板出し入れ領域を、外気より隔離して、該領
域の雰囲気を真空に引いた後に、熱処理装置への半導体
基板の出し入れを行ない、外気の混入による半導体基板
上での酸化膜（自然酸化膜等）の成長を抑制していた。
【０００６】このような従来技術では、外気の混入に伴
う半導体基板上での酸化膜の成長は抑制できるが、半導
体基板に吸蔵されいている水分等の除去はできない。ま
た前工程で半導体基板表面の残存酸化膜や自然酸化膜を
除去した後から、熱処理装置に半導体基板を挿入するま
での間に形成された酸化膜、表面に吸着した不純物、さ
らに前記酸化膜除去処理時に、基板表面に吸着したフッ
素（Ｆ）等の不純物の除去はできない。
う半導体基板上での酸化膜の成長は抑制できるが、半導
体基板に吸蔵されいている水分等の除去はできない。ま
た前工程で半導体基板表面の残存酸化膜や自然酸化膜を
除去した後から、熱処理装置に半導体基板を挿入するま
での間に形成された酸化膜、表面に吸着した不純物、さ
らに前記酸化膜除去処理時に、基板表面に吸着したフッ
素（Ｆ）等の不純物の除去はできない。
【０００７】
【発明が解決しようとする課題】上記のように、半導体
基板上に被膜を形成する場合、基板表面の清浄度を良く
するため種々の手段が講じられているが、従来技術で
は、自然酸化膜等の残存酸化膜や吸着または吸蔵不純物
が、成膜前の基板表面に存在し、半導体デバイスの特性
及び信頼性劣化の要因となっている。
基板上に被膜を形成する場合、基板表面の清浄度を良く
するため種々の手段が講じられているが、従来技術で
は、自然酸化膜等の残存酸化膜や吸着または吸蔵不純物
が、成膜前の基板表面に存在し、半導体デバイスの特性
及び信頼性劣化の要因となっている。
【０００８】本発明は、上記課題にかんがみなされたも
ので、その目的は、半導体基板上に被膜を形成すると
き、基板表面に酸化膜被着や不純物吸着等のない清浄面
の現われた状態で、成膜を行なうことを可能とするとと
もに基板の能動領域の不純物濃度プロファイルの変動を
抑えることのできる熱処理成膜方法を提供することであ
る。
ので、その目的は、半導体基板上に被膜を形成すると
き、基板表面に酸化膜被着や不純物吸着等のない清浄面
の現われた状態で、成膜を行なうことを可能とするとと
もに基板の能動領域の不純物濃度プロファイルの変動を
抑えることのできる熱処理成膜方法を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明請求項１の熱処理
成膜方法に関連する熱処理成膜装置は、（ａ）該装置の
反応室の温度を１５０℃以下に保った状態で該反応室に
半導体基板を出し入れする手段、例えばヒータ１を含む
反応室２を冷却する手段２０（図１参照）及び基板出し
入れ機構等と、（ｂ）該反応室の温度が５００℃ないし
１００℃であるとき該反応室の温度の昇降速度を毎分１
０℃以上にすることができる手段、例えばヒータ１及び
前記冷却手段２０等と、（ｃ）該反応室を真空度５×１
０-5Ｐａ以下の真空状態に保持する手段、例えばクライ
オポンプ１３、ターボ分子ポンプ９等から成る排気手段
及び反応室２と炉口フランジ７との接続部１６からのリ
ーク防止手段１７等とを、具備することを特徴とするも
のである。
成膜方法に関連する熱処理成膜装置は、（ａ）該装置の
反応室の温度を１５０℃以下に保った状態で該反応室に
半導体基板を出し入れする手段、例えばヒータ１を含む
反応室２を冷却する手段２０（図１参照）及び基板出し
入れ機構等と、（ｂ）該反応室の温度が５００℃ないし
１００℃であるとき該反応室の温度の昇降速度を毎分１
０℃以上にすることができる手段、例えばヒータ１及び
前記冷却手段２０等と、（ｃ）該反応室を真空度５×１
０-5Ｐａ以下の真空状態に保持する手段、例えばクライ
オポンプ１３、ターボ分子ポンプ９等から成る排気手段
及び反応室２と炉口フランジ７との接続部１６からのリ
ーク防止手段１７等とを、具備することを特徴とするも
のである。
【００１０】なお、上記装置における反応室の温度、あ
るいは室内の温度とは、反応室の熱的条件に平衡する半
導体基板の温度をいう。基板処理条件あるいは成膜条件
を一次的に規定するものは半導体基板自体の温度であ
り、その半導体基板の所定温度に平衡するように反応室
の熱的条件を維持するものであるからである。例えば、
同じ８００℃に半導体基板を加熱する場合、断熱条件の
悪い装置では良い装置に比べて反応室の温度を高くしな
ければならず、また同じ装置を使用した場合でも、同時
に処理する半導体基板の処理枚数が異なるロットでは、
枚数の多いロットでは反応室の温度を高くしなければな
らない。その場合の反応室の温度８００℃とは、半導体
基板の温度８００℃に平衡する反応室の熱的条件をいう
のである。この定義は以下の各請求項の発明においても
同じである。
るいは室内の温度とは、反応室の熱的条件に平衡する半
導体基板の温度をいう。基板処理条件あるいは成膜条件
を一次的に規定するものは半導体基板自体の温度であ
り、その半導体基板の所定温度に平衡するように反応室
の熱的条件を維持するものであるからである。例えば、
同じ８００℃に半導体基板を加熱する場合、断熱条件の
悪い装置では良い装置に比べて反応室の温度を高くしな
ければならず、また同じ装置を使用した場合でも、同時
に処理する半導体基板の処理枚数が異なるロットでは、
枚数の多いロットでは反応室の温度を高くしなければな
らない。その場合の反応室の温度８００℃とは、半導体
基板の温度８００℃に平衡する反応室の熱的条件をいう
のである。この定義は以下の各請求項の発明においても
同じである。
【００１１】本発明請求項２の熱処理成膜方法に関連す
る熱処理成膜装置は、請求項１記載の熱処理成膜装置に
係る前記（ｃ）記載の手段と、反応室の温度が５００℃
ないし１００℃であるとき、反応室の温度の下降速度を
毎分１０℃以上にすることができる手段、例えば冷却手
段２０等と、真空排気手段を有するロードロック室（lo
ad-lock chamber)とを具備する熱処理成膜装置（図２参
照）である。なおロードロック室は、反応室を大気中に
解放しないで基板を出し入れすることを目的とし、バル
ブを介して反応室に連接された真空室または予備処理室
である。
る熱処理成膜装置は、請求項１記載の熱処理成膜装置に
係る前記（ｃ）記載の手段と、反応室の温度が５００℃
ないし１００℃であるとき、反応室の温度の下降速度を
毎分１０℃以上にすることができる手段、例えば冷却手
段２０等と、真空排気手段を有するロードロック室（lo
ad-lock chamber)とを具備する熱処理成膜装置（図２参
照）である。なおロードロック室は、反応室を大気中に
解放しないで基板を出し入れすることを目的とし、バル
ブを介して反応室に連接された真空室または予備処理室
である。
【００１２】図３は、還元性ガス（例えばＨ2 を含むガ
ス）または酸化膜を除去するガス（例えばＨＦガス等）
を供給する手段をロードロック室に付加した熱処理成膜
装置である。
ス）または酸化膜を除去するガス（例えばＨＦガス等）
を供給する手段をロードロック室に付加した熱処理成膜
装置である。
【００１３】 本発明請求項１に係る熱処理成膜方法
は、熱処理成膜装置の反応室の温度を１５０℃以下に保
った状態で、該反応室に半導体基板をセットする第一の
工程と、該反応室の温度を４００〜４５０℃かつ真空度
レベルを１０ -4 Ｐａにして基板に吸蔵されている水分を
除去する第二の工程と、該反応室を真空度５×１０-5Ｐ
ａ以下の真空状態に保持するとともに、該反応室の温度
を８００〜１１００℃にして該基板主面の清浄面を現わ
す第三の工程と、該反応室の温度を成膜する温度まで下
げ、半導体基板の清浄面上に被膜を形成する第四の工程
と、被膜形成後１０℃／分以上のレートで反応室の温度
を下降させ、１５０℃以下にする第五の工程とを含むこ
とを特徴とするものである。
は、熱処理成膜装置の反応室の温度を１５０℃以下に保
った状態で、該反応室に半導体基板をセットする第一の
工程と、該反応室の温度を４００〜４５０℃かつ真空度
レベルを１０ -4 Ｐａにして基板に吸蔵されている水分を
除去する第二の工程と、該反応室を真空度５×１０-5Ｐ
ａ以下の真空状態に保持するとともに、該反応室の温度
を８００〜１１００℃にして該基板主面の清浄面を現わ
す第三の工程と、該反応室の温度を成膜する温度まで下
げ、半導体基板の清浄面上に被膜を形成する第四の工程
と、被膜形成後１０℃／分以上のレートで反応室の温度
を下降させ、１５０℃以下にする第五の工程とを含むこ
とを特徴とするものである。
【００１４】なお上記半導体基板の清浄面は、基板が単
結晶基板の場合には、該基板の単結晶面とほぼ同意義で
ある。
結晶基板の場合には、該基板の単結晶面とほぼ同意義で
ある。
【００１５】 請求項２に係る熱処理成膜方法は、熱処
理成膜装置のロードロック室の温度を１５０℃以下に保
った状態で、該ロードロック室に半導体基板を挿入した
後、ロードロック室内を真空排気する第１の工程と、ロ
ードロック室内の半導体基板を前記熱処理成膜装置の反
応室にセットする第２の工程と、反応室の温度を４００
〜４５０℃かつ真空度レベルを１０ -4 Ｐａにして基板に
吸蔵されている水分を除去する第３の工程と、該反応室
内部の真空度を５×１０-5Ｐａ以下の真空状態に保持す
るとともに、該反応室の温度を８００〜１１００℃にし
て該基板主面の清浄面を現わす第４の工程と、該反応室
の温度を成膜する温度まで下げ、半導体基板の清浄面上
に被膜を形成する第５の工程と、被膜形成後１０℃／分
以上のレートで反応室の温度を下降させ、１５０℃以下
にする第６の工程とを含むことを特徴とする。
理成膜装置のロードロック室の温度を１５０℃以下に保
った状態で、該ロードロック室に半導体基板を挿入した
後、ロードロック室内を真空排気する第１の工程と、ロ
ードロック室内の半導体基板を前記熱処理成膜装置の反
応室にセットする第２の工程と、反応室の温度を４００
〜４５０℃かつ真空度レベルを１０ -4 Ｐａにして基板に
吸蔵されている水分を除去する第３の工程と、該反応室
内部の真空度を５×１０-5Ｐａ以下の真空状態に保持す
るとともに、該反応室の温度を８００〜１１００℃にし
て該基板主面の清浄面を現わす第４の工程と、該反応室
の温度を成膜する温度まで下げ、半導体基板の清浄面上
に被膜を形成する第５の工程と、被膜形成後１０℃／分
以上のレートで反応室の温度を下降させ、１５０℃以下
にする第６の工程とを含むことを特徴とする。
【００１６】
【作用】半導体基板表面への酸化膜形成及び不純物の吸
着は、主として（１）フッ酸水溶液による半導体基板の
酸化膜除去等の清浄化処理工程後から、熱処理成膜装置
へ半導体基板を搬送するまでの間、（２）半導体基板を
熱処理成膜装置の内部に挿入、セットする間、及び
（３）熱処理中の３つの期間に起きる。
着は、主として（１）フッ酸水溶液による半導体基板の
酸化膜除去等の清浄化処理工程後から、熱処理成膜装置
へ半導体基板を搬送するまでの間、（２）半導体基板を
熱処理成膜装置の内部に挿入、セットする間、及び
（３）熱処理中の３つの期間に起きる。
【００１７】したがって、半導体基板上に被膜を形成す
るに際し、基板表面に残存酸化膜や不純物吸着等のない
清浄面が現われた状態で成膜を行なうためには、前記３
つの期間中における酸化膜形成や不純物の取り込みを極
力抑制するとともに、成膜直前においてこれら残存酸化
膜や不純物を除去する必要がある。
るに際し、基板表面に残存酸化膜や不純物吸着等のない
清浄面が現われた状態で成膜を行なうためには、前記３
つの期間中における酸化膜形成や不純物の取り込みを極
力抑制するとともに、成膜直前においてこれら残存酸化
膜や不純物を除去する必要がある。
【００１８】図１記載の熱処理成膜装置は、前記
（ａ）、（ｂ）及び（ｃ）記載の手段の組み合わせによ
り、基板表面に残存する酸化膜や不純物のない清浄面
（例えば基板と同じ単結晶面）が得られる熱処理装置で
あるとともに、清浄面を保持した状態で該面上にポリシ
リコン、ＳｉＯ2 及びＳｉＮx 等の被膜を形成する成膜
装置である。
（ａ）、（ｂ）及び（ｃ）記載の手段の組み合わせによ
り、基板表面に残存する酸化膜や不純物のない清浄面
（例えば基板と同じ単結晶面）が得られる熱処理装置で
あるとともに、清浄面を保持した状態で該面上にポリシ
リコン、ＳｉＯ2 及びＳｉＮx 等の被膜を形成する成膜
装置である。
【００１９】請求項１記載の熱処理成膜方法では、反応
室の温度を１５０℃以下の低温に保った状態で、基板の
出し入れを行なうので、酸化膜はボールアップし、不純
物の取り込みも抑制され、後述の熱処理において清浄面
が得られやすくなる。また５００℃以下の温度で、反応
室の温度の昇降速度を毎分１０℃以上と速くするのは熱
処理時間を短縮して、特に基板の能動領域の不純物濃度
プロファイルの変動を抑えるためである。
室の温度を１５０℃以下の低温に保った状態で、基板の
出し入れを行なうので、酸化膜はボールアップし、不純
物の取り込みも抑制され、後述の熱処理において清浄面
が得られやすくなる。また５００℃以下の温度で、反応
室の温度の昇降速度を毎分１０℃以上と速くするのは熱
処理時間を短縮して、特に基板の能動領域の不純物濃度
プロファイルの変動を抑えるためである。
【００２０】反応室に、半導体基板をセットした後、反
応室を排気しながら温度を上昇させる。基板に吸蔵して
いる水分等は、反応室温度４００℃ないし４５０℃、真
空度１０-4Ｐａ程度で放出される。次に反応室を５×１
０-5Ｐａの高真空になるよう排気しながら、さらに温度
を上昇させる。例えばシリコン基板では、真空度５×１
０-5Ｐａ以下の高真空で、温度８００℃ないし１１００
℃となると、基板表面に残存する酸化膜（自然酸化膜の
ような薄い酸化膜）と基板表面に吸着している炭素
（Ｃ）やフッ素（Ｆ）等の不純物は基板から脱離除去さ
れ、基板表面に清浄面が現われる。引き続いて基板の温
度を成膜温度まで下げて清浄な基板面に被膜を形成す
る。
応室を排気しながら温度を上昇させる。基板に吸蔵して
いる水分等は、反応室温度４００℃ないし４５０℃、真
空度１０-4Ｐａ程度で放出される。次に反応室を５×１
０-5Ｐａの高真空になるよう排気しながら、さらに温度
を上昇させる。例えばシリコン基板では、真空度５×１
０-5Ｐａ以下の高真空で、温度８００℃ないし１１００
℃となると、基板表面に残存する酸化膜（自然酸化膜の
ような薄い酸化膜）と基板表面に吸着している炭素
（Ｃ）やフッ素（Ｆ）等の不純物は基板から脱離除去さ
れ、基板表面に清浄面が現われる。引き続いて基板の温
度を成膜温度まで下げて清浄な基板面に被膜を形成す
る。
【００２１】請求項２記載の熱処理成膜方法は、真空排
気手段を有するロードロック室を付加したことにより、
反応室を大気にさらすことなく半導体基板の出し入れが
できるとともに、ロードロック室と外部（例えばカセッ
トローダ）との間の基板の出し入れはほぼ室温状態で行
なわれる。このため半導体基板を反応室にセットする間
に、自然酸化膜はほとんど形成されず、この発明の効果
を確実にする。
気手段を有するロードロック室を付加したことにより、
反応室を大気にさらすことなく半導体基板の出し入れが
できるとともに、ロードロック室と外部（例えばカセッ
トローダ）との間の基板の出し入れはほぼ室温状態で行
なわれる。このため半導体基板を反応室にセットする間
に、自然酸化膜はほとんど形成されず、この発明の効果
を確実にする。
【００２２】
【実施例】本発明の請求項１に関連する熱処理成膜装置
を図１に示す。同図は、本発明を減圧下におけるポリシ
リコン成膜装置として実施した場合の構成の概要を示す
模式図である。本装置は、ヒータ１に囲まれて反応室２
があり、ボート３に半導体基板４を搭載し反応室２の内
部へセットして、ポリシリコンを成膜する装置である。
反応室内部の温度を１５０℃以下に保った状態で、半導
体基板を出し入れするため、並びに反応室の内部温度が
５００℃ないし１００℃であるとき、該内部温度の下降
速度を毎分１０℃以上にするため、冷却手段２０が設け
られる。冷却手段２０は、主として反応室の内部温度を
前記レートで降温するとき用いられ、水冷式冷却器２０
ａ及び送風機２０ｂ等からなり、冷却した空気をヒータ
１と反応室２との間を通過させ、反応室の冷却を行な
う。
を図１に示す。同図は、本発明を減圧下におけるポリシ
リコン成膜装置として実施した場合の構成の概要を示す
模式図である。本装置は、ヒータ１に囲まれて反応室２
があり、ボート３に半導体基板４を搭載し反応室２の内
部へセットして、ポリシリコンを成膜する装置である。
反応室内部の温度を１５０℃以下に保った状態で、半導
体基板を出し入れするため、並びに反応室の内部温度が
５００℃ないし１００℃であるとき、該内部温度の下降
速度を毎分１０℃以上にするため、冷却手段２０が設け
られる。冷却手段２０は、主として反応室の内部温度を
前記レートで降温するとき用いられ、水冷式冷却器２０
ａ及び送風機２０ｂ等からなり、冷却した空気をヒータ
１と反応室２との間を通過させ、反応室の冷却を行な
う。
【００２３】反応室２の内部を真空度５×１０-5Ｐａ以
下の高真空状態に保持する手段は、ターボ分子ポンプ
９、メカニカルブースターポンプ１０、及びドライポン
プ１１等からなる第１の排気系と、反応室内部をさらに
高真空度にするためのクライオポンプ１３及びイオンポ
ンプ１２等からなる第２の排気系と、炉口フランジ７と
反応室２との接続部１６からのリークを防止するターボ
分子ポンプ５及びドライポンプ６等からなるリーク防止
手段１７等から構成される。符号８ａないし８ｇは、各
排気系の排気路の開閉を行なうゲートバルブである。符
号１４は反応室内に反応ガス（本実施例ではシランガ
ス）を供給するためのノズルで、他端は図示しないシラ
ンガス用ボンベストッカーに連結される。また符号１５
ａ及び１５ｂは、半導体基板４を搭載するボート３の均
熱長を長くするため、その上部及び下部に設けられた熱
遮蔽部材である。
下の高真空状態に保持する手段は、ターボ分子ポンプ
９、メカニカルブースターポンプ１０、及びドライポン
プ１１等からなる第１の排気系と、反応室内部をさらに
高真空度にするためのクライオポンプ１３及びイオンポ
ンプ１２等からなる第２の排気系と、炉口フランジ７と
反応室２との接続部１６からのリークを防止するターボ
分子ポンプ５及びドライポンプ６等からなるリーク防止
手段１７等から構成される。符号８ａないし８ｇは、各
排気系の排気路の開閉を行なうゲートバルブである。符
号１４は反応室内に反応ガス（本実施例ではシランガ
ス）を供給するためのノズルで、他端は図示しないシラ
ンガス用ボンベストッカーに連結される。また符号１５
ａ及び１５ｂは、半導体基板４を搭載するボート３の均
熱長を長くするため、その上部及び下部に設けられた熱
遮蔽部材である。
【００２４】本発明の請求項２に関連する熱処理成膜装
置を図２に示す。本装置は図１に示す熱処理成膜装置
に、真空排気手段を有するロードロック室３０を付加し
たものである。図２において、図１と同符号は、同じ部
分をあらわすので説明を省略することもある。上記真空
排気手段は、ターボ分子ポンプ３１及びゲートバルブ３
２等より成る。半導体基板４は、カセットローダ３３か
らウェーハ移載機３４によりロードロック室３０に移さ
れる。ゲートバルブ３５は、炉口フランジ７および搭載
されるボート３等が下降してロードロック室３０に収納
された状態で、反応室２とロードロック室３０との間を
遮断するのに使用される。なお本実施例では、所望によ
りゲートバルブ８ｈを介して反応ガスノズル３６をロー
ドロック室３０に設ける。
置を図２に示す。本装置は図１に示す熱処理成膜装置
に、真空排気手段を有するロードロック室３０を付加し
たものである。図２において、図１と同符号は、同じ部
分をあらわすので説明を省略することもある。上記真空
排気手段は、ターボ分子ポンプ３１及びゲートバルブ３
２等より成る。半導体基板４は、カセットローダ３３か
らウェーハ移載機３４によりロードロック室３０に移さ
れる。ゲートバルブ３５は、炉口フランジ７および搭載
されるボート３等が下降してロードロック室３０に収納
された状態で、反応室２とロードロック室３０との間を
遮断するのに使用される。なお本実施例では、所望によ
りゲートバルブ８ｈを介して反応ガスノズル３６をロー
ドロック室３０に設ける。
【００２５】熱処理成膜装置のロードロック室の構成の
一例を図３に示す。ロードロック室４０は、図２に示す
ロードロック室３０に、ゲートバルブ３７を介し酸化物
を除去するＨＦガスを供給するノズル３８を付加したも
のである。
一例を図３に示す。ロードロック室４０は、図２に示す
ロードロック室３０に、ゲートバルブ３７を介し酸化物
を除去するＨＦガスを供給するノズル３８を付加したも
のである。
【００２６】次に請求項１に係る熱処理成膜方法の実施
例として、単結晶シリコン基板４上にポリシリコン膜を
形成する熱処理成膜方法について図１を参照して以下説
明する。
例として、単結晶シリコン基板４上にポリシリコン膜を
形成する熱処理成膜方法について図１を参照して以下説
明する。
【００２７】反応室内部の温度を１５０℃以下の低温度
とし、炉口フランジ７を下降する。被加工シリコン基板
４を搭載したボート３を、熱遮蔽部材１５ａ及び１５ｂ
の間に挟み、炉口フランジ７上に載置し、反応室２内に
挿入する。次にヒータ１をオンして、反応室内の温度を
上げるとともに、第１排気系を作動し、反応室内を排気
する。他方リーク防止手段１７を作動し、炉口フランジ
と反応室との接続部１６の外周領域を排気する。なおリ
ーク防止手段１７は、反応室２内と前記外周領域との圧
力差を減少し、外気が接続部１６を通って反応室内にリ
ークするのを防止するために設けられたもので、反応室
内の真空度を高真空に保持するために必要である。
とし、炉口フランジ７を下降する。被加工シリコン基板
４を搭載したボート３を、熱遮蔽部材１５ａ及び１５ｂ
の間に挟み、炉口フランジ７上に載置し、反応室２内に
挿入する。次にヒータ１をオンして、反応室内の温度を
上げるとともに、第１排気系を作動し、反応室内を排気
する。他方リーク防止手段１７を作動し、炉口フランジ
と反応室との接続部１６の外周領域を排気する。なおリ
ーク防止手段１７は、反応室２内と前記外周領域との圧
力差を減少し、外気が接続部１６を通って反応室内にリ
ークするのを防止するために設けられたもので、反応室
内の真空度を高真空に保持するために必要である。
【００２８】反応室内の真空度に注意しながら、反応室
内の温度を上昇していくと、半導体基板表面に吸着して
いる水分は放出され、さらに真空度１×１０-4Ｐａ、温
度４００℃〜４５０℃になると基板に吸蔵されている水
分、及び基板表面に吸着する一部の不純物は除去され
る。
内の温度を上昇していくと、半導体基板表面に吸着して
いる水分は放出され、さらに真空度１×１０-4Ｐａ、温
度４００℃〜４５０℃になると基板に吸蔵されている水
分、及び基板表面に吸着する一部の不純物は除去され
る。
【００２９】次にイオンポンプ１２、クライオポンプ１
３等からなる第２排気系を作動し、５×１０-5Ｐａ以下
の真空状態にしながら、反応室内の温度を基板の清浄面
が現われる温度８００℃〜１１００℃に上げる。この状
態を保持して、基板面を清浄面にするに必要な時間は、
基板面に被着している酸化膜の厚さ、吸着している不純
物の程度、あるいはこの状態に達するまでの熱処理条件
等に左右され、一概に決められないが、１０秒ないし１
０００秒程度である。
３等からなる第２排気系を作動し、５×１０-5Ｐａ以下
の真空状態にしながら、反応室内の温度を基板の清浄面
が現われる温度８００℃〜１１００℃に上げる。この状
態を保持して、基板面を清浄面にするに必要な時間は、
基板面に被着している酸化膜の厚さ、吸着している不純
物の程度、あるいはこの状態に達するまでの熱処理条件
等に左右され、一概に決められないが、１０秒ないし１
０００秒程度である。
【００３０】このような基板面の清浄化熱処理を行なっ
た後、基板温度を、ポリシリコンの被膜形成（デポジシ
ョン、deposition）温度約６２０℃ないし６４０℃まで
下げる。その後第２排気系のゲートバルブ８ａ及び８ｂ
を閉め、被膜形成を開始する。なお半導体基板表面の清
浄面を出した後に、前記被膜形成温度、被膜形成圧力
（１０ないし２０Ｐａ）とするまでの間に、基板表面に
不純物が取り込まれないように、不活性ガスをガスノズ
ル１８から流してもよい。被膜形成は、公知の方法によ
り反応ガスノズル１４からシランガス（ＳｉＨ4 ）を流
して行なう。
た後、基板温度を、ポリシリコンの被膜形成（デポジシ
ョン、deposition）温度約６２０℃ないし６４０℃まで
下げる。その後第２排気系のゲートバルブ８ａ及び８ｂ
を閉め、被膜形成を開始する。なお半導体基板表面の清
浄面を出した後に、前記被膜形成温度、被膜形成圧力
（１０ないし２０Ｐａ）とするまでの間に、基板表面に
不純物が取り込まれないように、不活性ガスをガスノズ
ル１８から流してもよい。被膜形成は、公知の方法によ
り反応ガスノズル１４からシランガス（ＳｉＨ4 ）を流
して行なう。
【００３１】被膜形成後、冷却手段２０を作動し、１０
℃／分以上のレートで反応室２内部の温度を下降させ、
室内の温度を１５０℃以下とする。次にこの状態を保持
し、ポリシリコンの被膜を形成した基板４を反応室より
取り出し、熱処理成膜工程を完了する。
℃／分以上のレートで反応室２内部の温度を下降させ、
室内の温度を１５０℃以下とする。次にこの状態を保持
し、ポリシリコンの被膜を形成した基板４を反応室より
取り出し、熱処理成膜工程を完了する。
【００３２】次に請求項２に係る熱処理成膜方法の実施
例として、単結晶シリコン基板４上にポリシリコン膜を
形成する熱処理成膜方法について、図２を参照して以下
説明する。
例として、単結晶シリコン基板４上にポリシリコン膜を
形成する熱処理成膜方法について、図２を参照して以下
説明する。
【００３３】まず被処理半導体基板４を、カセットロー
ダー３３内に用意する。次にロードロック室内を大気圧
とした後、ウェーハ移載機３４を使用し、ロードロック
室３０内に収納されている炉口フランジ７上に、基板４
を移す。次にゲートバルブ３２を開きターボ分子ポンプ
３１を作動し、ロードロック室３０内を真空にする。排
気後、所望によりゲートバルブ８ｈを開け、反応ガスの
一部をガスノズル３６から室内に注入し、半導体基板４
の自然酸化膜等をあらかじめロードロック室３０内で除
去することもできる。
ダー３３内に用意する。次にロードロック室内を大気圧
とした後、ウェーハ移載機３４を使用し、ロードロック
室３０内に収納されている炉口フランジ７上に、基板４
を移す。次にゲートバルブ３２を開きターボ分子ポンプ
３１を作動し、ロードロック室３０内を真空にする。排
気後、所望によりゲートバルブ８ｈを開け、反応ガスの
一部をガスノズル３６から室内に注入し、半導体基板４
の自然酸化膜等をあらかじめロードロック室３０内で除
去することもできる。
【００３４】次にゲートバルブ３５を開き、反応室２を
真空に保ったままで、炉口フランジ７を上昇し、反応室
２内に半導体基板４を挿入する。この場合反応室２内の
温度は必ずしも１５０℃以下にする必要はない。反応室
２内に基板４をセットしてから、ポリシリコン膜を基板
面に形成し、反応室の温度を１５０℃以下とするまでの
工程は、請求項４に係る熱処理成膜方法の前記工程にほ
ぼ等しいので説明を省略する。次にロードロック室３０
を真空排気した後、炉口フランジ７を降下し、ゲートバ
ルブ３５を閉め、反応室２とロードロック室３０とを遮
断する。次にロードロック室３０を大気圧とし、ウェー
ハ移載機３４により、半導体基板４をカセットローダ３
３に移す。
真空に保ったままで、炉口フランジ７を上昇し、反応室
２内に半導体基板４を挿入する。この場合反応室２内の
温度は必ずしも１５０℃以下にする必要はない。反応室
２内に基板４をセットしてから、ポリシリコン膜を基板
面に形成し、反応室の温度を１５０℃以下とするまでの
工程は、請求項４に係る熱処理成膜方法の前記工程にほ
ぼ等しいので説明を省略する。次にロードロック室３０
を真空排気した後、炉口フランジ７を降下し、ゲートバ
ルブ３５を閉め、反応室２とロードロック室３０とを遮
断する。次にロードロック室３０を大気圧とし、ウェー
ハ移載機３４により、半導体基板４をカセットローダ３
３に移す。
【００３５】次に請求項２に係る熱処理成膜方法の別の
実施例として、単結晶シリコン基板４上にポリシリコン
膜を形成する熱処理成膜方法について図３を参照して以
下説明する。この成膜方法は、基板４をロードロック室
４０に挿入し、室内を真空排気した後、例えばＨＦガス
等の酸化膜を除去するガスを、ガスノズル３８より室内
に流し、基板４上の自然酸化膜を除去する。次に再びロ
ードロック室内を真空排気した後、ゲートバルブ３５を
開き、反応室２内に基板４を挿入する。なおこの熱処理
成膜方法において、ロードロック室４０は、ウェーハ移
載機３４を介してカセットローダー３３と基板４を授受
する際、大気にさらされるが、所望により大気に代えて
例えばＮ2 等の不活性ガスにＨ2 を添加した還元性ガス
を用いることができる。このような還元性ガスを使用す
ることにより、成膜工程前においては基板４上の自然酸
化膜の生成防止あるいは除去を、また成膜工程後におい
ては、基板４を冷却する作用を持たせることができる。
実施例として、単結晶シリコン基板４上にポリシリコン
膜を形成する熱処理成膜方法について図３を参照して以
下説明する。この成膜方法は、基板４をロードロック室
４０に挿入し、室内を真空排気した後、例えばＨＦガス
等の酸化膜を除去するガスを、ガスノズル３８より室内
に流し、基板４上の自然酸化膜を除去する。次に再びロ
ードロック室内を真空排気した後、ゲートバルブ３５を
開き、反応室２内に基板４を挿入する。なおこの熱処理
成膜方法において、ロードロック室４０は、ウェーハ移
載機３４を介してカセットローダー３３と基板４を授受
する際、大気にさらされるが、所望により大気に代えて
例えばＮ2 等の不活性ガスにＨ2 を添加した還元性ガス
を用いることができる。このような還元性ガスを使用す
ることにより、成膜工程前においては基板４上の自然酸
化膜の生成防止あるいは除去を、また成膜工程後におい
ては、基板４を冷却する作用を持たせることができる。
【００３６】次に請求項１ないし請求項２に係る発明を
完成する過程で実施した試行例について説明する。
完成する過程で実施した試行例について説明する。
【００３７】半導体基板を反応室内部にセットする際の
該室内部の温度と、その間に基板表面に形成される酸化
膜厚との関係を調べた。セット直後の基板上の酸化膜厚
の測定は、反応室内にエリプソメータ（偏光分光計とも
呼ばれる）を取り付けて行なった。反応室内温度が１５
０℃以下の場合には、基板表面に新しい酸化膜の成長は
認められないが、２００℃→３００℃→４００℃と室内
温度の上昇に伴い、基板表面の酸化膜厚は急増するのが
確認された。
該室内部の温度と、その間に基板表面に形成される酸化
膜厚との関係を調べた。セット直後の基板上の酸化膜厚
の測定は、反応室内にエリプソメータ（偏光分光計とも
呼ばれる）を取り付けて行なった。反応室内温度が１５
０℃以下の場合には、基板表面に新しい酸化膜の成長は
認められないが、２００℃→３００℃→４００℃と室内
温度の上昇に伴い、基板表面の酸化膜厚は急増するのが
確認された。
【００３８】さらに、図１に示す熱処理成膜装置を使用
し、反応室内に基板をセットする際の反応室内の温度
（Ｔinと略記）をパラメーターとして、複数のＮＰＮト
ランジスタを作成し、エミッタ抵抗を測定するととも
に、高分解能の透過型電子顕微鏡（ＴＥＭと略記）によ
るエミッタ部の断面像を求め、シリコン単結晶基板とポ
リシリコン膜との界面に介在する酸化膜の厚さ及びその
形状について調べた。
し、反応室内に基板をセットする際の反応室内の温度
（Ｔinと略記）をパラメーターとして、複数のＮＰＮト
ランジスタを作成し、エミッタ抵抗を測定するととも
に、高分解能の透過型電子顕微鏡（ＴＥＭと略記）によ
るエミッタ部の断面像を求め、シリコン単結晶基板とポ
リシリコン膜との界面に介在する酸化膜の厚さ及びその
形状について調べた。
【００３９】図４は、上記ＴＥＭによる断面像の模写図
である。同図（ａ）に示すように、界面酸化膜が厚い場
合、例えば１０数オングストローム（１０-4μｍ）以上
では、酸化膜は切れ目のない連続した層２４を形成して
いるが、膜厚が次第に薄くなり、１０オングストローム
前後になると、同図（ｂ）に示すように、突然酸化膜
は、凝結した複数個のかたまり（ボールと呼ぶ）２７に
分離する。すなわちいわゆるボールアップ現象があらわ
れる。また同図（ａ）の断面像においては、単結晶基板
２５とポリシリコン膜２３との識別は可能であるが、同
図（ｂ）の断面像では、ボールとボールの間の領域を介
して基板の単結晶と等しい原子配列のエピタキシャル層
が上方に向かって形成され、積層されたポリシリコン膜
２６は単結晶化されている。
である。同図（ａ）に示すように、界面酸化膜が厚い場
合、例えば１０数オングストローム（１０-4μｍ）以上
では、酸化膜は切れ目のない連続した層２４を形成して
いるが、膜厚が次第に薄くなり、１０オングストローム
前後になると、同図（ｂ）に示すように、突然酸化膜
は、凝結した複数個のかたまり（ボールと呼ぶ）２７に
分離する。すなわちいわゆるボールアップ現象があらわ
れる。また同図（ａ）の断面像においては、単結晶基板
２５とポリシリコン膜２３との識別は可能であるが、同
図（ｂ）の断面像では、ボールとボールの間の領域を介
して基板の単結晶と等しい原子配列のエピタキシャル層
が上方に向かって形成され、積層されたポリシリコン膜
２６は単結晶化されている。
【００４０】図５は、基板をセットするときの反応室の
温度Ｔin（横軸）と、基板とポリシリコン膜との間に形
成される酸化膜厚ｔox（縦軸）との関係の一例を示す図
である。温度Ｔinの低減に伴い、酸化膜厚ｔoxは薄くな
る。ボールアップ現象が発生する臨界温度ＢＴinは、若
干の幅があるが、１５０℃以下の温度ではボールアップ
する。
温度Ｔin（横軸）と、基板とポリシリコン膜との間に形
成される酸化膜厚ｔox（縦軸）との関係の一例を示す図
である。温度Ｔinの低減に伴い、酸化膜厚ｔoxは薄くな
る。ボールアップ現象が発生する臨界温度ＢＴinは、若
干の幅があるが、１５０℃以下の温度ではボールアップ
する。
【００４１】図６は、温度Ｔinとエミッタ抵抗Ｒｅとの
関係を示す図で、Ｔinが２００℃以上ではＲｅは数１０
０Ωと高い値を示すが、Ｔinが１５０℃以下では数１０
Ωと急激に減少する。これはＴinが２００℃以上のとき
は、図４（ａ）に示すように、酸化膜が連続した層状と
なり、後工程のエミッタ拡散において、ドナー不純物は
この酸化膜に阻止され、エミッタ領域にほとんど拡散さ
れないので、高いエミッタ抵抗値を示す。他方温度Ｔin
が臨界値１５０℃以下となれば、図４（ｂ）に示すよう
に、酸化膜はボールアップし、エミッタ電極となるポリ
シリコン膜は、基板のエミッタ領域に連接する単結晶シ
リコン領域を形成する。このため、エミッタ拡散におい
ては、所望濃度のドナー不純物がエミッタ領域に拡散さ
れるとともにキャリアを阻止する酸化膜が存在しないた
め、エミッタ抵抗値は階段的に低下する。
関係を示す図で、Ｔinが２００℃以上ではＲｅは数１０
０Ωと高い値を示すが、Ｔinが１５０℃以下では数１０
Ωと急激に減少する。これはＴinが２００℃以上のとき
は、図４（ａ）に示すように、酸化膜が連続した層状と
なり、後工程のエミッタ拡散において、ドナー不純物は
この酸化膜に阻止され、エミッタ領域にほとんど拡散さ
れないので、高いエミッタ抵抗値を示す。他方温度Ｔin
が臨界値１５０℃以下となれば、図４（ｂ）に示すよう
に、酸化膜はボールアップし、エミッタ電極となるポリ
シリコン膜は、基板のエミッタ領域に連接する単結晶シ
リコン領域を形成する。このため、エミッタ拡散におい
ては、所望濃度のドナー不純物がエミッタ領域に拡散さ
れるとともにキャリアを阻止する酸化膜が存在しないた
め、エミッタ抵抗値は階段的に低下する。
【００４２】上記試行結果と、前述の基板表面を清浄面
とする熱処理条件とを勘案し、反応室の内部温度を１５
０℃以下に保った状態で、反応室内部に基板をセットす
る必要がある。
とする熱処理条件とを勘案し、反応室の内部温度を１５
０℃以下に保った状態で、反応室内部に基板をセットす
る必要がある。
【００４３】反応室の温度を毎分１０℃以上で昇温する
のは、基板に吸着する残留水分により、昇温期間に基板
面に酸化膜が形成されるのを軽減するためである。
のは、基板に吸着する残留水分により、昇温期間に基板
面に酸化膜が形成されるのを軽減するためである。
【００４４】冷却手段２０は、反応室内部温度を高温か
ら１５０℃以下の温度に下げるまでの時間を短縮するた
めに設けられ、特に反応室の温度と周囲温度との差が減
少する５００℃以下の温度で毎分１０℃以上の下降速度
とする。これは、高温状態で基板の能動領域の不純物プ
ロファイルが変化するのを抑え、併せて生産能率の低下
を防ぐ効果がある。
ら１５０℃以下の温度に下げるまでの時間を短縮するた
めに設けられ、特に反応室の温度と周囲温度との差が減
少する５００℃以下の温度で毎分１０℃以上の下降速度
とする。これは、高温状態で基板の能動領域の不純物プ
ロファイルが変化するのを抑え、併せて生産能率の低下
を防ぐ効果がある。
【００４５】次に基板主面に清浄面が現われる熱処理条
件、即ち反応室内の真空度５×１０-5Ｐａ以下、シリコ
ン基板温度８００℃ないし１１００℃等の数値は次の試
行により求めた。即ち図１に示す熱処理成膜装置を使用
し、請求項１記載の前記熱処理成膜方法に従いシリコン
基板を反応室内にセットした後、基板主面に清浄面を露
出させる清浄化熱処理を行なうに際し、前記熱処理条件
を種々変えたときの基板の表面状態を、反応室内に取り
付けたＲＨＥＥＤ（Reflection High Energy Electron
Diffraction Method、反射高速電子線回折法）装置によ
り観測し、清浄面が現われる条件を求めた。
件、即ち反応室内の真空度５×１０-5Ｐａ以下、シリコ
ン基板温度８００℃ないし１１００℃等の数値は次の試
行により求めた。即ち図１に示す熱処理成膜装置を使用
し、請求項１記載の前記熱処理成膜方法に従いシリコン
基板を反応室内にセットした後、基板主面に清浄面を露
出させる清浄化熱処理を行なうに際し、前記熱処理条件
を種々変えたときの基板の表面状態を、反応室内に取り
付けたＲＨＥＥＤ（Reflection High Energy Electron
Diffraction Method、反射高速電子線回折法）装置によ
り観測し、清浄面が現われる条件を求めた。
【００４６】図７（ａ）は、清浄化熱処理を実施しない
か、または熱処理条件が不適当で、基板表面に清浄面が
露出していない状態のＲＨＥＥＤパターンの一例を示す
もので、デバイリング２１が認められる。同図（ｂ）
は、清浄化熱処理を実施し、その熱処理条件が適当で、
基板表面に清浄面が露出している状態のＲＨＥＥＤパタ
ーンの一例で、清浄面がシリコン単結晶面であることを
示す菊地ライン２２が認められる。同図（ｃ）は、同図
（ｂ）のように表面に清浄面が露出した基板面に、前記
熱処理成膜方法に従い、ポリシリコン膜を形成した直後
のＲＨＥＥＤパターン例で、シリコン基板と同一結晶方
位にポリシリコンが成膜しているのがわかる。上記のよ
うに、同図（ａ）ないし（ｃ）に示すＲＨＥＥＤパター
ンを評価基準にして、シリコン基板主面に清浄面が現わ
れる熱処理条件を求め前記の結果が得られた。
か、または熱処理条件が不適当で、基板表面に清浄面が
露出していない状態のＲＨＥＥＤパターンの一例を示す
もので、デバイリング２１が認められる。同図（ｂ）
は、清浄化熱処理を実施し、その熱処理条件が適当で、
基板表面に清浄面が露出している状態のＲＨＥＥＤパタ
ーンの一例で、清浄面がシリコン単結晶面であることを
示す菊地ライン２２が認められる。同図（ｃ）は、同図
（ｂ）のように表面に清浄面が露出した基板面に、前記
熱処理成膜方法に従い、ポリシリコン膜を形成した直後
のＲＨＥＥＤパターン例で、シリコン基板と同一結晶方
位にポリシリコンが成膜しているのがわかる。上記のよ
うに、同図（ａ）ないし（ｃ）に示すＲＨＥＥＤパター
ンを評価基準にして、シリコン基板主面に清浄面が現わ
れる熱処理条件を求め前記の結果が得られた。
【００４７】半導体基板がＧａＡｓ基板の場合において
も、ほぼ同様の方法で清浄化熱処理条件を求めた。その
結果、清浄化熱処理において、ＧａＡｓ基板の温度を５
００℃ないし６００℃に上げることにより、該基板主面
に清浄面が現われることがわかった。
も、ほぼ同様の方法で清浄化熱処理条件を求めた。その
結果、清浄化熱処理において、ＧａＡｓ基板の温度を５
００℃ないし６００℃に上げることにより、該基板主面
に清浄面が現われることがわかった。
【００４８】次に本発明の請求項１記載の熱処理成膜方
法を、ＮＰＮトランジスタ形成に適用した例について述
べる。エミッタ形成予定領域上のシリコン基板面に、請
求項４記載の方法によりポリシリコン膜を被着し、この
ポリシリコン膜に、ドーズ量１．２×１０16ａｔｏｍｓ
／ｃｍ2 、加速電圧５０ｋｅＶでＡｓをイオン注入し、
熱拡散してエミツタ領域を形成する。このように本発明
を適用して形成したＮＰＮトランジスタと従来の方法で
形成したＮＰＮトランジスタとのそれぞれのエミッタ抵
抗とエミッタ長の関係を図８に示す。同図の横軸はエミ
ッタ長（μｍ）、縦軸はエミッタ抵抗（Ω）を表わす。
なおエミッタ幅は一定で、０．５μｍである。同図の○
印は、図１記載の熱処理成膜装置を使用し請求項１記載
の熱処理成膜方法によりポリシリコンを成膜した場合、
また●印は従来の方法によりポリシリコンを成膜した場
合のそれぞれのトランジスタのエミッタ抵抗とエミッタ
長との関係を示す。これより明らかなように、本発明に
よるエミッタ抵抗は、従来のエミッタ抵抗の約４分の１
になっていることがわかる。
法を、ＮＰＮトランジスタ形成に適用した例について述
べる。エミッタ形成予定領域上のシリコン基板面に、請
求項４記載の方法によりポリシリコン膜を被着し、この
ポリシリコン膜に、ドーズ量１．２×１０16ａｔｏｍｓ
／ｃｍ2 、加速電圧５０ｋｅＶでＡｓをイオン注入し、
熱拡散してエミツタ領域を形成する。このように本発明
を適用して形成したＮＰＮトランジスタと従来の方法で
形成したＮＰＮトランジスタとのそれぞれのエミッタ抵
抗とエミッタ長の関係を図８に示す。同図の横軸はエミ
ッタ長（μｍ）、縦軸はエミッタ抵抗（Ω）を表わす。
なおエミッタ幅は一定で、０．５μｍである。同図の○
印は、図１記載の熱処理成膜装置を使用し請求項１記載
の熱処理成膜方法によりポリシリコンを成膜した場合、
また●印は従来の方法によりポリシリコンを成膜した場
合のそれぞれのトランジスタのエミッタ抵抗とエミッタ
長との関係を示す。これより明らかなように、本発明に
よるエミッタ抵抗は、従来のエミッタ抵抗の約４分の１
になっていることがわかる。
【００４９】また高分解能の透過型電子顕微鏡（ＴＥ
Ｍ）を使用し、上記ＮＰＮトランジスタのエミッタ部の
断面像を求め、シリコン単結晶基板とポリシリコン被着
膜の界面状態を調べた。図９はこの断面像の模写図で、
同図（ａ）は従来の、また同図（ｂ）は図１に示す装置
を使用し請求項１記載の方法により形成したＮＰＮトラ
ンジスタの断面像である。同図から本発明により形成し
たポリシリコン被着膜２６では、ポリシリコンとシリコ
ン基板２５との界面に、自然酸化膜はないが、従来技術
により形成したポリシリコン膜２３では、ポリシリコン
とシリコン基板２５との間に０．００１μｍ程度の酸化
膜層２４があることがわかる。このように請求項１記載
の熱処理成膜方法により、シリコン基板上にポリシリコ
ン膜を形成した場合には、ポリシリコン膜下に酸化膜を
形成しないかあるいはその形成を著しく抑えることがで
き、さらに界面に炭素やフッ素等の不純物層もなく、エ
ミッタ抵抗の低いデバイスを形成できる。
Ｍ）を使用し、上記ＮＰＮトランジスタのエミッタ部の
断面像を求め、シリコン単結晶基板とポリシリコン被着
膜の界面状態を調べた。図９はこの断面像の模写図で、
同図（ａ）は従来の、また同図（ｂ）は図１に示す装置
を使用し請求項１記載の方法により形成したＮＰＮトラ
ンジスタの断面像である。同図から本発明により形成し
たポリシリコン被着膜２６では、ポリシリコンとシリコ
ン基板２５との界面に、自然酸化膜はないが、従来技術
により形成したポリシリコン膜２３では、ポリシリコン
とシリコン基板２５との間に０．００１μｍ程度の酸化
膜層２４があることがわかる。このように請求項１記載
の熱処理成膜方法により、シリコン基板上にポリシリコ
ン膜を形成した場合には、ポリシリコン膜下に酸化膜を
形成しないかあるいはその形成を著しく抑えることがで
き、さらに界面に炭素やフッ素等の不純物層もなく、エ
ミッタ抵抗の低いデバイスを形成できる。
【００５０】上記実施例においては、シリコン単結晶基
板上にポリシリコン膜を形成する場合について述べた
が、被着膜はＳｉＯ2 膜やＳｉＮx 膜等その他の膜に対
しても、本発明は適用できる。また、半導体基板がＧａ
Ａｓ基板であっても差し支えない。
板上にポリシリコン膜を形成する場合について述べた
が、被着膜はＳｉＯ2 膜やＳｉＮx 膜等その他の膜に対
しても、本発明は適用できる。また、半導体基板がＧａ
Ａｓ基板であっても差し支えない。
【００５１】
【発明の効果】これまで詳述したように、本発明によ
り、半導体基板上に被膜を形成するとき、基板表面に酸
化膜被着や不純物吸着などのない清浄面の現われた状態
で、成膜を行なうことを可能とするとともに、基板の能
動領域の不純物濃度プロファイルの変動を抑えることの
できる熱処理成膜方法を提供することができた。
り、半導体基板上に被膜を形成するとき、基板表面に酸
化膜被着や不純物吸着などのない清浄面の現われた状態
で、成膜を行なうことを可能とするとともに、基板の能
動領域の不純物濃度プロファイルの変動を抑えることの
できる熱処理成膜方法を提供することができた。
【図１】請求項１記載の本発明に関連する熱処理成膜装
置の構成の概要を示す模式図である。
置の構成の概要を示す模式図である。
【図２】請求項２記載の本発明に関連する熱処理成膜装
置の構成の概要を示す模式図である。
置の構成の概要を示す模式図である。
【図３】熱処理成膜装置のロードロック室の構成の概要
を示す模式図である。
を示す模式図である。
【図４】トランジスタのエミッタ部断面のＴＥＭ像の模
写図である。
写図である。
【図５】基板をセットするときの反応室の温度（Ｔin）
と酸化膜厚との関係を示す図である。
と酸化膜厚との関係を示す図である。
【図６】反応室の温度（Ｔin）とエミッタ抵抗との関係
を示す図である。
を示す図である。
【図７】半導体基板の表面状態を示すＲＨＥＥＤパター
ン図である。
ン図である。
【図８】請求項１記載の本発明及び従来技術のそれぞれ
を適用して形成されたトランジスタのエミッタ抵抗とエ
ミッタ長との依存性を示す特性図である。
を適用して形成されたトランジスタのエミッタ抵抗とエ
ミッタ長との依存性を示す特性図である。
【図９】上記トランジスタのエミッタ部断面のＴＥＭ像
の模写図である。
の模写図である。
【符号の説明】 １ ヒーター ２ 反応室 ３ ボート ４ 半導体基板 ５ ターボ分子ポンプ ６ ドライポンプ ７ 炉口フランジ ８ａ〜８ｈ ゲートバルブ ９ ターボ分子ポンプ １０ メカニカルブースタポンプ １１ ドライポンプ １２ イオンポンプ １３ クライオポンプ １４ シランガスノズル １６ 炉口フランジと反応室との接続部 １７ リーク防止手段 ２０ 冷却手段 ２１ デバイリング ２２ 菊池ライン ２３ ポリシリコン膜 ２４ 酸化膜 ２５ シリコン基板 ２６ 単結晶化したポリシリコン膜 ２７ ボール ３０ ロードロック室 ３１ ターボ分子ポンプ ３３ カセットローダー ３４ ウェーハ移載機 ３８ ガスノズル ４０ ロードロック室
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古山 充利 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 多摩川工場内 (72)発明者 布谷 伸仁 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 多摩川工場内 (72)発明者 柳谷 諭 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 多摩川工場内 (72)発明者 馬場 嘉朗 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝 多摩川工場内 (56)参考文献 特開 平１−292811（ＪＰ，Ａ) 特開 平１−289086（ＪＰ，Ａ) 特開 昭61−294811（ＪＰ，Ａ) 特開 平２−151022（ＪＰ，Ａ) 特開 昭64−10618（ＪＰ，Ａ) 実開 昭58−158442（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】 熱処理成膜装置の反応室の温度を１５０
℃以下に保った状態で、該反応室に半導体基板をセット
する第一の工程と、該反応室の温度を４００〜４５０℃
かつ真空度レベルを１０ -4 Ｐａにして基板に吸蔵されて
いる水分を除去する第二の工程と、該反応室を真空度５
×１０-5Ｐａ以下の真空状態に保持するとともに、該反
応室の温度を８００〜１１００℃にして該基板主面の清
浄面を現わす第三の工程と、該反応室の温度を成膜する
温度まで下げ、半導体基板の清浄面上に被膜を形成する
第四の工程と、被膜形成後１０℃／分以上のレートで反
応室の温度を下降させ、１５０℃以下にする第五の工程
とを含む熱処理成膜方法。 - 【請求項２】 熱処理成膜装置のロードロック室の温度
を１５０℃以下に保った状態で、該ロードロック室に半
導体基板を挿入した後、ロードロック室内を真空排気す
る第１の工程と、ロードロック室内の半導体基板を前記
熱処理成膜装置の反応室にセットする第２の工程と、反
応室の温度を４００〜４５０℃かつ真空度レベルを１０
-4 Ｐａにして基板に吸蔵されている水分を除去する第３
の工程と、該反応室内部の真空度を５×１０-5Ｐａ以下
の真空状態に保持するとともに、該反応室の温度を８０
０〜１１００℃にして該基板主面の清浄面を現わす第４
の工程と、該反応室の温度を成膜する温度まで下げ、半
導体基板の清浄面上に被膜を形成する第５の工程と、被
膜形成後１０℃／分以上のレートで反応室の温度を下降
させ、１５０℃以下にする第６の工程とを含む熱処理成
膜方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080688A JP2892170B2 (ja) | 1990-07-20 | 1991-03-19 | 熱処理成膜方法 |
| EP91112123A EP0467392B1 (en) | 1990-07-20 | 1991-07-19 | Chemical vapor depositions apparatus and method of manufacturing annealed films |
| KR1019910012357A KR940010514B1 (ko) | 1990-07-20 | 1991-07-19 | 열처리 막 형성 장치 및 방법 |
| DE69119989T DE69119989T2 (de) | 1990-07-20 | 1991-07-19 | CVD-Anlage und Verfahren zum Herstellen geglühter Filme |
| US08/300,067 US5589421A (en) | 1990-07-20 | 1994-09-01 | Method of manufacturing annealed films |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-192100 | 1990-07-20 | ||
| JP19210090 | 1990-07-20 | ||
| JP3080688A JP2892170B2 (ja) | 1990-07-20 | 1991-03-19 | 熱処理成膜方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10190996A Division JP3177152B2 (ja) | 1990-07-20 | 1996-04-01 | 熱処理成膜方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218910A JPH04218910A (ja) | 1992-08-10 |
| JP2892170B2 true JP2892170B2 (ja) | 1999-05-17 |
Family
ID=26421661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080688A Expired - Fee Related JP2892170B2 (ja) | 1990-07-20 | 1991-03-19 | 熱処理成膜方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5589421A (ja) |
| EP (1) | EP0467392B1 (ja) |
| JP (1) | JP2892170B2 (ja) |
| KR (1) | KR940010514B1 (ja) |
| DE (1) | DE69119989T2 (ja) |
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|---|---|---|---|---|
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| US5855677A (en) * | 1994-09-30 | 1999-01-05 | Applied Materials, Inc. | Method and apparatus for controlling the temperature of reaction chamber walls |
| DE19611043B4 (de) * | 1995-03-20 | 2006-02-16 | Toshiba Ceramics Co., Ltd. | Verfahren zum Herstellen eines Siliciumwafers, Verfahren zum Bilden eines Siliciumwafers und Verfahren zur Herstellung eines Halbleiterbauelements |
| EP0808917B1 (en) * | 1996-05-21 | 2002-04-10 | Applied Materials, Inc. | Apparatus and method for controlling the temperature of a wall of a reaction chamber |
| JPH113861A (ja) * | 1997-06-12 | 1999-01-06 | Sony Corp | 半導体装置の製造方法及びその装置 |
| US6183562B1 (en) * | 1997-12-23 | 2001-02-06 | Sony Corporation Of Japan | Thermal protection system for a chemical vapor deposition machine |
| US6352430B1 (en) | 1998-10-23 | 2002-03-05 | Goodrich Corporation | Method and apparatus for cooling a CVI/CVD furnace |
| KR100480904B1 (ko) * | 1998-12-24 | 2005-08-30 | 주식회사 하이닉스반도체 | 반응로및이를이용한단결정실리콘층형성방법 |
| DE60024524T2 (de) | 1999-06-04 | 2006-08-31 | Goodrich Corp. | Verfahren und Vorrichtung zum Kühlen von einem CVI/CVD-Ofen |
| US6261853B1 (en) * | 2000-02-07 | 2001-07-17 | Therma-Wave, Inc. | Method and apparatus for preparing semiconductor wafers for measurement |
| US6861619B1 (en) | 2000-02-07 | 2005-03-01 | Therma-Wave, Inc. | Method and apparatus for preparing semiconductor wafers for measurement |
| KR100345304B1 (ko) * | 2000-10-12 | 2002-07-25 | 한국전자통신연구원 | 수직형 초고진공 화학증착장치 |
| US7418982B2 (en) | 2006-05-17 | 2008-09-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Substrate carrier and facility interface and apparatus including same |
| JP4829013B2 (ja) * | 2006-06-14 | 2011-11-30 | 株式会社日立国際電気 | 半導体デバイスの製造方法及び基板処理装置 |
| US20090269939A1 (en) * | 2008-04-25 | 2009-10-29 | Asm International, N.V. | Cyclical oxidation process |
| US9127340B2 (en) * | 2009-02-13 | 2015-09-08 | Asm International N.V. | Selective oxidation process |
| US8889565B2 (en) * | 2009-02-13 | 2014-11-18 | Asm International N.V. | Selective removal of oxygen from metal-containing materials |
| US7829457B2 (en) * | 2009-02-20 | 2010-11-09 | Asm International N.V. | Protection of conductors from oxidation in deposition chambers |
| CN102326229B (zh) * | 2009-03-05 | 2014-03-12 | 应用材料公司 | 沉积具有低界面污染的层的方法 |
| US8507388B2 (en) | 2010-04-26 | 2013-08-13 | Asm International N.V. | Prevention of oxidation of substrate surfaces in process chambers |
| US20130207109A1 (en) * | 2012-02-14 | 2013-08-15 | Ji Fu Machinery & Equipment Inc. | Semiconductor device and method for manufacturing a semiconductor device |
| JP2015133444A (ja) * | 2014-01-15 | 2015-07-23 | 株式会社東芝 | 半導体製造装置および半導体装置の製造方法 |
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