CN103928383A - 半导体结构的形成方法和半导体结构 - Google Patents

半导体结构的形成方法和半导体结构 Download PDF

Info

Publication number
CN103928383A
CN103928383A CN201310009786.9A CN201310009786A CN103928383A CN 103928383 A CN103928383 A CN 103928383A CN 201310009786 A CN201310009786 A CN 201310009786A CN 103928383 A CN103928383 A CN 103928383A
Authority
CN
China
Prior art keywords
well region
groove
implantation
layer
formation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310009786.9A
Other languages
English (en)
Other versions
CN103928383B (zh
Inventor
邱慈云
俞谦荣
蔡建祥
蒲贤勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310009786.9A priority Critical patent/CN103928383B/zh
Priority to TW102113280A priority patent/TWI523115B/zh
Priority to KR1020130054966A priority patent/KR101477606B1/ko
Publication of CN103928383A publication Critical patent/CN103928383A/zh
Application granted granted Critical
Publication of CN103928383B publication Critical patent/CN103928383B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体结构的形成方法和半导体结构。其中，半导体结构的形成方法，包括：在衬底内形成凹槽，凹槽将衬底分为第一和第二有源区；在凹槽侧壁形成侧墙；在第一有源区内形成第一阱区，在第二有源区内形成第二阱区，第一阱区和第二阱区的连接处形成耗尽区；形成侧墙后，在凹槽底部的第一阱区中进行第一离子注入，在凹槽底部的第二阱区中进行第二离子注入，第一离子注入的类型与第一阱区的类型相同，第二离子注入的类型与第二阱区的类型相同；离子注入后，在所述凹槽内填充介质层形成隔离结构。用本发明的方法可以缩小隔离结构尺寸，进而减小隔离结构在芯片上的占用面积；还可以较容易地触发静电防护电路，以保护半导体器件不受破坏。

Description

半导体结构的形成方法和半导体结构
技术领域
本发明涉及半导体制造技术，特别涉及一种半导体结构的形成方法和半导体结构。
背景技术
随着半导体技术的不断发展，芯片上的半导体器件的尺寸在不断地缩小。相应的，将半导体器件进行隔离的隔离结构需要不断的缩小。专利号为US6171910B1的美国专利文献公开了一种缩小半导体器件尺寸的方法。
参考图1至图3，现有的半导体结构之间的浅沟槽隔离结构的制作方法如下：
参考图1，提供半导体衬底100，在所述半导体衬底上形成凹槽102。
参考图2，在所述凹槽102内和衬底100表面形成介质层，去除高于凹槽102表面的介质层，形成浅沟槽隔离结构(STI)104。形成浅沟槽隔离结构104后，在所述浅沟槽隔离结构104的两侧的衬底内分别进行离子注入，形成N阱区105和P阱区106。
参考图3，形成N阱区105和P阱区106后，在N阱区105形成PMOS晶体管107，其中，PMOS晶体管中形成有P型的源极108和漏极109。在P阱区106形成NMOS晶体管110，其中，NMOS晶体管中形成有N型的源极111和漏极112。
现有技术中的浅沟槽隔离结构无法继续缩小，占用芯片的面积较大。
发明内容
本发明解决的问题是现有技术中的浅沟槽隔离结构无法继续缩小，占用芯片的面积较大。
为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提供半导体衬底，在所述半导体衬底内形成凹槽，所述凹槽将半导体衬底分为第一有源区和第二有源区；
在所述凹槽侧壁形成侧墙；
在所述第一有源区内形成第一阱区，在所述第二有源区内形成第二阱区，所述第一阱区和第二阱区的连接处形成耗尽区；
形成侧墙后，在所述凹槽底部的第一阱区中进行第一离子注入，在所述凹槽底部的第二阱区中进行第二离子注入，第一离子注入的类型与第一阱区的类型相同，第二离子注入的类型与第二阱区的类型相同；
离子注入后，在所述凹槽内填充介质层形成隔离结构。
可选的，所述在所述凹槽底部的第一阱区中进行第一离子注入包括：
在所述衬底和凹槽形成的表面上形成图形化的第一掩膜层，定义第一离子注入的区域；
以所述图形化的第一掩膜层为掩膜，进行第一离子注入；
第一离子注入后，去除图形化的第一掩膜层。
可选的，所述在所述凹槽底部的第二阱区中进行第二离子注入包括：
在所述衬底和凹槽形成的表面上形成图形化的第二掩膜层，定义第二离子注入的区域；
以所述图形化的第二掩膜层为掩膜，进行第二离子注入；
第二离子注入后，去除图形化的第二掩膜层。
可选的，所述第一离子注入的浓度小于所述隔离结构发生击穿时的离子注入浓度。
可选的，所述第一离子注入的浓度小于1×1014atom/cm2。
可选的，所述第二离子注入的浓度小于所述隔离结构发生击穿时的离子注入浓度。
可选的，所述第二离子注入的浓度小于1×1014atom/cm2。
可选的，所述侧墙的材料为氧化硅或氮化硅。
可选的，所述侧墙的形成方法包括：
在所述凹槽表面沉积侧墙的材料层；
对所述侧墙的材料层进行回刻。
可选的，离子注入后，在所述凹槽内填充介质层形成隔离结构之前还包括步骤：去除所述侧墙。
可选的，去除所述侧墙的方法为湿法腐蚀。
可选的，在所述半导体衬底上形成凹槽的步骤之前还包括步骤：在所述衬底上形成垫氧层，在所述垫氧层上形成阻挡层。
可选的，所述垫氧层的材料为氧化硅，所述阻挡层的材料为氮化硅。
可选的，在所述凹槽侧壁形成侧墙前还包括步骤：在所述凹槽表面形成氧化硅层。
可选的，所述氧化硅层的形成方法为热氧化。
可选的，所述介质层的材料为氧化硅。
可选的，所述在所述半导体衬底上形成凹槽的方法包括：
在所述半导体衬底上形成图形化的第三掩膜层，定义凹槽的位置；
以所述图形化的第三掩膜层为掩膜对半导体衬底进行刻蚀。
本发明还提供一种半导体结构，包括：
具有凹槽的半导体衬底，所述凹槽的一侧半导体衬底为第一有源区，所述凹槽的另一侧半导体衬底为第二有源区；
位于凹槽侧壁的侧墙；
位于第一有源区内的第一阱区，位于第二有源区内的第二阱区，所述第一阱区与所述第二阱区在所述凹槽底部的连接处形成耗尽区；
所述凹槽底部的第一阱区的离子浓度大于第一阱区其它位置的浓度，所述凹槽底部的第二阱区的离子浓度大于第二阱区其它位置的浓度；
填充所述凹槽的介质层。
与现有技术相比，本发明的技术方案具有以下优点：
在所述凹槽底部的第一阱区中进行第一离子注入，在所述凹槽底部的第二阱区中进行第二离子注入，第一离子注入的类型与第一阱区的类型相同，第二离子注入的类型与第二阱区的类型相同，以使凹槽底部第一阱区和第二阱区的离子浓度都有所增高，从而使得第一阱区和第二阱区在凹槽底部形成的耗尽区的宽度减小。离子注入后，在所述凹槽内填充介质层形成隔离结构。然后，在所述隔离结构的两侧形成漏极和源极，其中，漏极为在第一阱区内形成的与该隔离结构相邻的晶体管的漏极，所述源极为在第二阱区内与该隔离结构相邻的晶体管的源极。当缩小该隔离结构的尺寸时，该隔离结构两侧的漏极和源极之间的距离也会相应缩小，但是，在缩小该隔离结构尺寸的情况下，即使对源极或漏极施加电压，也不会发生源极、漏极与同类型阱区之间的穿通(punchthrough)，即，在第一阱区的漏极不会与第二阱区之间发生穿通，在第二阱区的源极不会与第一阱区之间发生穿通。因此，当对所述凹槽底部进行上述离子注入时，可以缩小该隔离结构的尺寸，进而减小该隔离结构在芯片上的占用面积。并且，本发明在所述凹槽侧壁形成侧墙，防止在凹槽侧壁处的半导体衬底被离子注入，尤其可以防止后续形成PMOS晶体管或者NMOS晶体管中的栅极附近被离子注入。当在凹槽侧壁处的半导体衬底不被离子注入时，可以增加后续形成的隔离结构的击穿电压(BreakdownVoltage)，从而可以提高后续形成的隔离结构的隔离效果。当后续形成PMOS晶体管或者NMOS晶体管中的栅极附近不被离子注入时，可以使得半导体器件的阈值电压(VT)减小，饱和电流(Idsat)增加，从而减小需要开启半导体器件能量，相当于减小能耗，因此，可以避免发生窄器件效应(Narrow WidthEffect)。
更进一步的，在所述凹槽底部进行上述离子注入，以使第一阱区和第二阱区的浓度都有所增加，可以减小静电放电防护电路的触发电压(TriggerVoltage)，当有静电放电现象发生时，本发明可以更容易触发静电防护电路，以保护半导体器件不受破坏或损毁。
附图说明
图1至图3是现有技术的半导体结构之间的浅沟槽隔离结构的制作方法的剖面结构示意图；
图4是本发明实施例的半导体结构的形成方法的流程示意图；
图5至图10是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
发明人发现和分析，现有技术中的浅沟槽隔离结构无法继续缩小，占用芯片的面积较大的原因为：
参考图3，现有技术中，P阱区106的空穴会扩散到N阱区105，N阱区105的电子会扩散到P阱区106，因此，扩散到N阱区105的空穴和扩散到P阱区106的电子会在浅沟槽隔离结构104底部复合形成耗尽区。当器件工作时需要向PMOS晶体管、NMOS晶体管的源极和漏极施加电压，耗尽区的宽度会在施加电压的作用下增加，如果此时缩小浅沟槽隔离结构104的尺寸，则相当于缩小NMOS晶体管的漏极112和PMOS晶体管源极108之间的距离，宽度增加的耗尽区很容易进入NMOS晶体管的漏极112和PMOS晶体管源极108，造成源极108、漏极112与同类型掺杂的阱区之间的穿通(punchthrough)，使得半导体器件无法工作。具体为，宽度增加的耗尽区中的电子进入到NMOS晶体管中的漏极112，使得NMOS晶体管的漏极112与N阱区105之间发生穿通。宽度增加的耗尽区中的空穴进入到PMOS晶体管中的源极108，使得PMOS晶体管的源极108与P阱区106之间发生穿通。因此，浅沟槽隔离结构的尺寸无法继续缩小，在芯片中占用的面积较大。
为此，发明人经过研究，提出了一种半导体结构的形成方法，图4是本发明实施例的半导体结构的形成方法的流程示意图。图5至图8是本发明实施例的半导体结构的形成过程的剖面结构示意图。下面将图5至图8与图4结合起来对本发明半导体结构的形成方法进行详细说明。
首先参考图5，执行图4中的步骤S11，提供半导体衬底200，在所述半导体衬底上形成凹槽201，所述凹槽201将半导体衬底分为第一有源区I和第二有源区∏。
衬底200材料可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或本领域技术人员公知的其他半导体材料衬底。
本实施例中，半导体200上还形成有垫氧层202，在垫氧层202上形成阻挡层203。阻挡层203的作用为对半导体衬底表面进行保护。所述阻挡层203的材料为氮化硅，形成方法为化学气相沉积。垫氧层202的作用是为了防止阻挡层203和半导体衬底200之间由于热膨胀系数不同而产生的应力破坏。垫氧层202的材料为氧化硅，形成方法为化学气相沉积。
形成阻挡层203后，在所述阻挡层203的表面形成图案化的掩膜层(图未示)，以所述图案化的掩膜层为掩膜，依次对阻挡层203、垫氧层202和衬底200进行刻蚀，在衬底200内形成凹槽201。所述凹槽201将半导体衬底分为第一有源区I和第二有源区∏。
形成凹槽201后，在所述凹槽201表面形成氧化硅层213，所述氧化硅层213的形成方法为热氧化。凹槽201表面形成氧化硅层213的作用为：首先，经过刻蚀工艺形成凹槽201的过程中，凹槽201表面的硅有损伤，通过热氧化工艺可以将表面有损伤的硅变成氧化硅，以使后续形成的浅沟槽隔离结构的隔离效果更好。再者，经过刻蚀工艺形成的凹槽底部边角处的角度比较尖锐，容易将电荷聚集到尖端，形成尖端放电，从而在后续浅沟槽隔离结构处产生击穿电压，因此，在所述凹槽的表面形成氧化硅层，可以使得凹槽底部的边角处变圆滑，减小尖端放电现象的发生。
当然，在其他实施例中，也可以不在凹槽201的表面形成氧化硅层213。
接着，参考图6，执行图4中的步骤S12，在所述凹槽201侧壁形成侧墙214。
其中，侧墙214的材料可以为氧化硅或氮化硅。侧墙214的形成方法为：先在所述凹槽201的氧化硅层213表面采用化学气相沉积的方法形成侧墙的材料层，然后将侧墙的材料层进行回刻，形成侧墙214。本实施例中，侧墙214的材料为氧化硅。采用正硅酸乙酯(TEOS)和臭氧(O3)反应沉积氧化硅。之所以采用正硅酸乙酯(TEOS)和臭氧(O3)反应沉积氧化硅，是因为：一方面，采用正硅酸乙酯(TEOS)和臭氧(O3)反应沉积氧化硅具有良好的填充能力，适合填充高的深宽比的槽，另一方面，采用正硅酸乙酯(TEOS)和臭氧(O3)利用热化学气相沉积工艺来沉积氧化硅，不会像等离子体减压化学气相沉积(HDPCVD)一样容易对半导体衬底的边角造成损伤。再者，采用正硅酸乙酯(TEOS)和臭氧(O3)形成的侧墙214在后续工艺中容易被去除。
在后续的离子注入的步骤中，侧墙214可以保护凹槽201侧壁不被离子注入，还可以保护后续形成PMOS晶体管或者NMOS晶体管中的栅极附近不被离子注入。
接着，继续参考图6，执行图4中的步骤S13，在所述第一有源区I内形成第一阱区204，在所述第二有源区∏内形成第二阱区205，所述第一阱区204和第二阱区205的连接处形成耗尽区。
当第一有源区I内的晶体管为NMOS晶体管时，在第一有源区I掺杂三价掺杂剂形成P阱区，其中，三价掺杂剂为硼离子；当第一有源区I内的晶体管为PMOS晶体管时，在第一有源区区I掺杂五价掺杂剂形成N阱区，其中，五价掺杂剂为磷离子、砷离子或锑离子。在第一有源区I内形成第一阱区204的方法为本领域技术人员熟知技术，在此不再赘述。当第一有源区I内的晶体管为NMOS晶体管，在第一有源区I掺杂三价掺杂剂形成P阱区时，则在第二有源区∏掺杂五价掺杂剂形成N阱区；当第一有源区I内的晶体管为PMOS晶体管，在第一有源区I掺杂五价掺杂剂形成N阱区时，则在第二有源区∏掺杂三价掺杂剂形成P阱区。在第二有源区∏内形成第二阱区205的方法为本领域技术人员熟知技术，在此不再赘述。本实施例中，第一有源区I内的晶体管为NMOS晶体管，是在第一有源区I掺杂三价掺杂剂形成P阱区，在第二有源区∏掺杂五价掺杂剂形成N阱区。形成N阱区后，所述N阱区与在第一有源区I形成的P阱区的连接处形成耗尽区。
在其它实施例中，也可以在第一有源区I掺杂五价掺杂剂形成N阱区，在第二有源区∏内掺杂三价掺杂剂形成P阱区也能实施本发明。
接着，参考图7和图8，执行图4中的步骤S14，形成侧墙214后，在所述凹槽201底部的第一阱区204中进行第一离子注入，在所述凹槽201底部的第二阱区205中进行第二离子注入，第一离子注入的类型与第一阱区204的类型相同，第二离子注入的类型与第二阱区205的类型相同。
具体为：参考图7，在所述衬底200和凹槽201形成的表面上形成图形化的第一掩膜层207，定义第一离子注入的区域，然后，以所述图形化的第一掩膜层为掩膜，进行第一离子注入。第一离子注入的类型与第一阱区204的类型相同。
其中，第一掩膜层207可以为光刻胶、氧化硅、氮氧化硅、氮化钽或氮化钛。本实施例较佳选用光刻胶。
本实施例中，第一阱区204为P阱区。对凹槽底部的P阱区进行第一离子注入，形成P+区域208，注入的离子为磷离子、砷离子或锑离子。所述磷离子注入的剂量小于1×1014atom/cm2，磷离子注入的能量小于1000Kev。所述磷离子注入时的射频电压和磷离子注入的时间根据离子注入工艺时使用的溅射机台而定，因此，磷离子注入时的射频电压和磷离子注入的时间根据具体离子注入工艺的不同而不同。
形成P+区域208后，去除第一掩膜层207，去除第一掩膜层207的方法为灰化。
接着，参考图8，在所述衬底200和凹槽201形成的表面上形成图形化的第二掩膜层209，定义第二离子注入的区域，然后，以所述图形化的第二掩膜层209为掩膜，进行第二离子注入。第二离子注入的类型与第二阱区205的类型相同。
其中，第二掩膜层209可以为光刻胶、氧化硅、氮氧化硅、氮化钽或氮化钛。本实施例较佳选用光刻胶。
本实施例中，第二阱区205为N阱区。对凹槽底部的N阱区进行第二离子注入，形成N+区域210，注入的离子为硼离子。所述硼离子注入的剂量小于1×1014atom/cm2，硼离子注入的能量小于1000Kev。所述硼离子注入时的射频电压和硼离子注入的时间根据离子注入工艺时使用的溅射机台而定，因此，硼离子注入时的射频电压和硼离子注入的时间根据具体离子注入工艺的不同而不同。
形成N+区域210后，去除第二掩膜层209，去除第二掩膜层209的方法为灰化。
本实施例中，对凹槽201底部进行第一离子注入和第二离子注入后，在P阱区形成P+区域208，在N阱区形成N+区域210。P+区域208和N+区域210的形成增加了凹槽201底部的耗尽区中离子和空穴的浓度，使得耗尽区的宽度变窄。因此在衬底中形成的凹槽的宽度可以相应缩小，后续在P阱区内形成的NMOS晶体管的漏极和在N阱区内形成的PMOS晶体管源极之间的距离也相应缩小，而且不会发生源极或漏极与同类型掺杂的阱区之间的穿通(Punchthrough)，即，不会发生后续形成的NMOS晶体管的漏极与N阱区之间的穿通，后续形成的PMOS晶体管中的源极与P阱区之间的穿通。
需要说明的是，P+区域208中磷离子的注入剂量小于1×1014atom/cm2，其中1×1014atom/cm2为后续在P阱区形成NMOS晶体管中的漏极或源极的浓度。N+区域210中硼离子的注入剂量小于1×1014atom/cm2，其中1×1014atom/cm2是后续在P阱区形成NMOS晶体管中的漏极或源极的浓度。1×1014atom/cm2也为隔离结构发生击穿时的离子注入浓度。P+区域中磷离子的注入剂量和N+区域中硼离子的注入剂量之所以小于1×1014atom/cm2。是因为，如果离子注入的剂量太大，后续形成的隔离结构容易被击穿，起不到隔离作用，使得半导体器件无法工作。
需要继续说明的是，如果不在步骤S12中的所述凹槽侧壁形成侧墙214，则在凹槽201的侧壁也会被离子注入，尤其在后续形成PMOS晶体管或者NMOS晶体管中的栅极附件被注入。当在凹槽201的侧壁被离子注入时，使得后续形成的隔离结构的击穿电压(Breakdown Voltage)变小，从而使得后续形成的隔离结构的隔离效果不好，很容易被击穿。当在后续形成PMOS晶体管或者NMOS晶体管中的栅极附近被注入时，会使得半导体器件的阈值电压(VT)增加，饱和电流(Idsat)变小，从而使得需要开启半导体器件能量变大，相当于增加能耗，因此，容易发生窄器件效应(Narrow Width Effect)。上述两种现象尤其在凹槽尺寸减小的情况下更加明显。
在其他实施例中，也可以先对凹槽201底部的第二阱区205进行离子注入，然后再对凹槽201底部的第一阱区204进行离子注入。
参考图8和图9，离子注入后，去除所述侧墙214。
去除侧墙214的方法为湿法腐蚀，属于本领域技术人员的熟知技术，在此不再赘述。
在其它实施例中也可以对侧墙214不进行去除。
接着，继续参考图9和图10，执行图4中的步骤S15，去除所述侧墙214后，在所述凹槽201内填充介质层211形成隔离结构212。
其中，介质层211的材料为氧化硅。本实施例中，采用化学气相沉积的方法在所述凹槽201内和阻挡层203的表面形成氧化硅，例如，采用正硅酸乙酯(TEOS)和臭氧(03)反应沉积氧化硅(请参考步骤S12)，然后采用化学机械抛光的方法去除阻挡层203表面的氧化硅层，形成隔离结构212，本实施例的隔离结构212为浅沟槽隔离(STI)结构。其中，阻挡层203为化学机械抛光的停止层，保护衬底不受损伤。
在其他实施例中，也可以在凹槽201内采用热生长的方法形成氧化硅。形成的隔离结构212为局部场氧化隔离(LOCOS)结构。
后续形成的半导体器件的工艺为本领域技术人员熟知领域。
需要说明的是，本实施例中，在所述浅沟槽隔离结构下面形成P+区域208和N+区域210，还可以使得静电放电防护电路更容易触发，进而保护半导体器件正常工作。
具体为，静电放电(electrostatic discharge，ESD)是指在短瞬间大量流至半导体器件的电流。此大电流的来源有很多种。例如，人体和机器放电，分别称为人体放电模型(Human Body Model，HBM)和机器放电模型(machinemodel，MM)。半导体器件容易受到静电放电的影响而遭破坏或损毁。尤其是当半导体器件尺寸减小至深次微米的范围时，静电放电更容易损坏半导体器件。
本实施例中，在浅沟槽隔离结构下面形成P+区域208和N+区域210，以使P阱区和N阱区的浓度都有所增加，从而减小静电放电防护电路的触发电压(Trigger Voltage)，当有静电放电现象发生时，本发明可以更容易开启静电防护电路，以保护半导体器件不受破坏或损毁。
参考图10，本发明还提供了一种半导体结构，包括：
具有凹槽201的半导体衬底200(参考图5)，所述凹槽201的一侧半导体衬底为第一有源区I，所述凹槽的另一侧半导体衬底为第二有源区∏；
位于凹槽201侧壁的侧墙214；
位于第一有源区内I的第一阱区204，位于第二有源区∏内的第二阱区205，所述第一阱区204与所述第二阱区205在所述凹槽底部的连接处形成耗尽区；
所述凹槽201底部的第一阱区204的离子浓度大于第一阱区204其它位置的浓度，所述凹槽201底部的第二阱区205的离子浓度大于第二阱区205其它位置的浓度；
填充所述凹槽的介质层212。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底内形成凹槽，所述凹槽将半导体衬底分为第一有源区和第二有源区；
在所述凹槽侧壁形成侧墙；
在所述第一有源区内形成第一阱区，在所述第二有源区内形成第二阱区，所述第一阱区和第二阱区的连接处形成耗尽区；
形成侧墙后，在所述凹槽底部的第一阱区中进行第一离子注入，在所述凹槽底部的第二阱区中进行第二离子注入，第一离子注入的类型与第一阱区的类型相同，第二离子注入的类型与第二阱区的类型相同；
离子注入后，在所述凹槽内填充介质层形成隔离结构。
2.如权利要求1所述的形成方法，其特征在于，所述在所述凹槽底部的第一阱区中进行第一离子注入包括：
在所述衬底和凹槽形成的表面上形成图形化的第一掩膜层，定义第一离子注入的区域；
以所述图形化的第一掩膜层为掩膜，进行第一离子注入；
第一离子注入后，去除图形化的第一掩膜层。
3.如权利要求1所述的形成方法，其特征在于，所述在所述凹槽底部的第二阱区中进行第二离子注入包括：
在所述衬底和凹槽形成的表面上形成图形化的第二掩膜层，定义第二离子注入的区域；
以所述图形化的第二掩膜层为掩膜，进行第二离子注入；
第二离子注入后，去除图形化的第二掩膜层。
4.如权利要求2所述的形成方法，其特征在于，所述第一离子注入的浓度小于所述隔离结构发生击穿时的离子注入浓度。
5.如权利要求4所述的形成方法，其特征在于，所述第一离子注入的浓度小于1×1014atom/cm2。
6.如权利要求3所述的形成方法，其特征在于，所述第二离子注入的浓度小于所述隔离结构发生击穿时的离子注入浓度。
7.如权利要求6所述的形成方法，其特征在于，所述第二离子注入的浓度小于1×1014atom/cm2。
8.如权利要求1所述的形成方法，其特征在于，所述侧墙的材料为氧化硅或氮化硅。
9.如权利要求8所述的形成方法，其特征在于，所述侧墙的形成方法包括：
在所述凹槽表面沉积侧墙的材料层；
对所述侧墙的材料层进行回刻。
10.如权利要求1所述的形成方法，其特征在于，离子注入后，在所述凹槽内填充介质层形成隔离结构之前还包括步骤：去除所述侧墙。
11.如权利要求10所述的形成方法，其特征在于，去除所述侧墙的方法为湿法腐蚀。
12.如权利要求1所述的形成方法，其特征在于，在所述半导体衬底上形成凹槽的步骤之前还包括步骤：在所述衬底上形成垫氧层，在所述垫氧层上形成阻挡层。
13.如权利要求12所述的形成方法，其特征在于，所述垫氧层的材料为氧化硅，所述阻挡层的材料为氮化硅。
14.如权利要求1所述的形成方法，其特征在于，在所述凹槽侧壁形成侧墙前还包括步骤：在所述凹槽表面形成氧化硅层。
15.如权利要求14所述的形成方法，其特征在于，所述氧化硅层的形成方法为热氧化。
16.如权利要求1所述的形成方法，其特征在于，所述介质层的材料为氧化硅。
17.如权利要求1所述的形成方法，其特征在于，所述在所述半导体衬底上形成凹槽的方法包括：
在所述半导体衬底上形成图形化的第三掩膜层，定义凹槽的位置；
以所述图形化的第三掩膜层为掩膜对半导体衬底进行刻蚀。
18.一种半导体结构，其特征在于，包括：
具有凹槽的半导体衬底，所述凹槽的一侧半导体衬底为第一有源区，所述凹槽的另一侧半导体衬底为第二有源区；
位于凹槽侧壁的侧墙；
位于第一有源区内的第一阱区，位于第二有源区内的第二阱区，所述第一阱区与所述第二阱区在所述凹槽底部的连接处形成耗尽区；
所述凹槽底部的第一阱区的离子浓度大于第一阱区其它位置的浓度，所述凹槽底部的第二阱区的离子浓度大于第二阱区其它位置的浓度；
填充所述凹槽的介质层。
CN201310009786.9A 2013-01-10 2013-01-10 半导体结构的形成方法和半导体结构 Active CN103928383B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201310009786.9A CN103928383B (zh) 2013-01-10 2013-01-10 半导体结构的形成方法和半导体结构
TW102113280A TWI523115B (zh) 2013-01-10 2013-04-15 A semiconductor structure forming method and a semiconductor structure
KR1020130054966A KR101477606B1 (ko) 2013-01-10 2013-05-15 반도체 구조의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310009786.9A CN103928383B (zh) 2013-01-10 2013-01-10 半导体结构的形成方法和半导体结构

Publications (2)

Publication Number Publication Date
CN103928383A true CN103928383A (zh) 2014-07-16
CN103928383B CN103928383B (zh) 2017-05-24

Family

ID=51146561

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310009786.9A Active CN103928383B (zh) 2013-01-10 2013-01-10 半导体结构的形成方法和半导体结构

Country Status (3)

Country Link
KR (1) KR101477606B1 (zh)
CN (1) CN103928383B (zh)
TW (1) TWI523115B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105529250A (zh) * 2014-09-30 2016-04-27 中芯国际集成电路制造(上海)有限公司 高能离子注入方法及半导体结构
CN117316947A (zh) * 2023-11-27 2023-12-29 厦门科塔电子有限公司 一种esd保护器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336660B (zh) * 2014-07-30 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228726B1 (en) * 2000-03-06 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to suppress CMOS device latchup and improve interwell isolation
US20020135024A1 (en) * 2001-03-10 2002-09-26 International Business Machines Corporation Method and structure to reduce CMOS inter-well leakage
US20050142775A1 (en) * 2003-12-31 2005-06-30 Dongbuanam Semiconductor Inc. Method for isolating semiconductor devices
KR100511925B1 (ko) * 2003-12-23 2005-09-05 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
CN101233605A (zh) * 2005-07-27 2008-07-30 先进微装置公司 用于制造受应力的mos器件的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100561519B1 (ko) * 2003-12-30 2006-03-17 동부아남반도체 주식회사 반도체 제조 공정에 있어서의 웰 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228726B1 (en) * 2000-03-06 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to suppress CMOS device latchup and improve interwell isolation
US20020135024A1 (en) * 2001-03-10 2002-09-26 International Business Machines Corporation Method and structure to reduce CMOS inter-well leakage
KR100511925B1 (ko) * 2003-12-23 2005-09-05 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
US20050142775A1 (en) * 2003-12-31 2005-06-30 Dongbuanam Semiconductor Inc. Method for isolating semiconductor devices
CN101233605A (zh) * 2005-07-27 2008-07-30 先进微装置公司 用于制造受应力的mos器件的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105529250A (zh) * 2014-09-30 2016-04-27 中芯国际集成电路制造(上海)有限公司 高能离子注入方法及半导体结构
CN117316947A (zh) * 2023-11-27 2023-12-29 厦门科塔电子有限公司 一种esd保护器件
CN117316947B (zh) * 2023-11-27 2024-05-24 厦门科塔电子有限公司 一种esd保护器件

Also Published As

Publication number Publication date
CN103928383B (zh) 2017-05-24
TWI523115B (zh) 2016-02-21
TW201428856A (zh) 2014-07-16
KR20140090924A (ko) 2014-07-18
KR101477606B1 (ko) 2014-12-30

Similar Documents

Publication Publication Date Title
US9142446B2 (en) Semiconductor devices and fabrication methods thereof
CN101894741B (zh) 混合半导体基片的制造方法
CN112466886B (zh) 一种三维存储器及其制作方法
CN105428241A (zh) 具有屏蔽栅的沟槽栅功率器件的制造方法
CN103928383A (zh) 半导体结构的形成方法和半导体结构
CN105390497A (zh) 包括带电荷体侧墙的cmos器件及其制造方法
US9431286B1 (en) Deep trench with self-aligned sinker
US8610239B2 (en) Semiconductor device and method of manufacturing the same
CN105762103A (zh) 半导体结构及其形成方法
CN103296068B (zh) Cmos及其形成方法
US9000491B2 (en) Layer formation with reduced channel loss
CN103545207A (zh) 半导体器件制造方法
CN105405890B (zh) 包括带电荷体侧墙的半导体器件及其制造方法
CN115274841A (zh) 可调高维持电压、低触发电压的硅控整流器结构
CN109148370B (zh) 半导体结构及其形成方法
CN103187280A (zh) 鳍式场效应晶体管的制作方法
CN103077941B (zh) 垂直静电放电保护元件及其制作方法
CN106653599B (zh) 半导体装置及其制造方法
CN103928384A (zh) 半导体结构的形成方法和半导体结构
CN109817524B (zh) 半导体器件及其形成方法
KR20100001815A (ko) 반도체소자의 트랜지스터 및 그 형성방법
KR20120120682A (ko) 반도체 장치 및 그 제조방법
CN109994384B (zh) 半导体结构及其形成方法
CN110034022B (zh) 半导体结构及其形成方法
CN108630521A (zh) 一种半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant