CN105336660B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中半导体器件的形成方法包括：提供包括第一区域和第二区域的衬底；在衬底内形成包括第一部分和第二部分的沟槽；在沟槽的第一部分底部和侧壁表面形成第一阻挡层，第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；在所述沟槽的第二部分底部和侧壁表面形成第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且第一阻挡层和第二阻挡层捕获的缺陷类型不同；形成填充满沟槽的介质层；在第一区域衬底内形成第一阱区；在第二区域衬底内形成第二阱区，且第二阱区与第一阱区的掺杂类型相反。本发明有效的防止第一阱区内以及第二阱区内掺杂离子的扩散，使半导体器件具有良好的电隔离性能。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及一种半导体器件及其形成方法。
背景技术
在半导体制造技术中，为了使在半导体衬底上制造的不同的半导体器件之间电隔离，通常在半导体衬底上的不同半导体器件之间形成隔离结构。
隔离结构的形成方法包括：局部氧化隔离(LOCOS)方法和浅沟槽隔离(STI：Shallow Trench Isolation)方法。浅沟槽隔离方法与其他隔离方法相比有许多优点，主要包括：浅沟槽隔离方法可以获得较窄的半导体器件隔离宽度，减少占用半导体衬底的面积同时增加器件的有源区宽度，进而提高器件的密度；浅沟槽隔离方法可以提升表面平坦度，因而在光刻时有效控制最小线宽。
采用浅沟槽隔离方法形成浅沟槽隔离结构时，浅沟槽隔离结构的浅沟槽宽度越窄，纵宽比越大，则器件有源区宽度越大，有利于提高器件的驱动电流，优化器件的电学性能。
然而，随着半导体器件朝向小型化、微型化趋势发展，采用现有技术形成的半导体器件的电学性能有待提高。
发明内容
本发明解决的问题是既阻挡第一阱区内掺杂离子向隔离结构内扩散，又阻挡层第二阱区内掺杂离子向隔离结构内扩散，防止第一阱区和第二阱区内掺杂离子浓度降低，保证半导体器件的电隔离效果。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底包括第一区域和与所述第一区域相邻接的第二区域；在所述衬底内形成沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，所述沟槽的第一部分位于第一区域衬底内，所述沟槽的第二部分位于第二区域衬底内；对所述位于第一区域的沟槽进行第一掺杂处理，在所述沟槽的第一部分底部和侧壁表面形成第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；对所述位于第二区域的沟槽进行第二掺杂处理，在所述沟槽的第二部分底部和侧壁表面形成第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；形成填充满所述沟槽的介质层；对所述第一区域衬底进行第三掺杂处理，在第一区域衬底内形成第一阱区；对所述第二区域衬底进行第四掺杂处理，在第二区域衬底内形成第二阱区，且所述第二阱区与第一阱区的掺杂类型相反。
可选的，所述第一阱区为N型阱区，第二阱区为P型阱区。
可选的，所述第一阻挡层捕获衬底内的点阵空位缺陷，所述第二阻挡层捕获衬底内的填隙原子缺陷。
可选的，所述第一掺杂处理的掺杂离子为氟离子、氮离子、含氟离子或含氮离子。
可选的，所述第一掺杂处理的掺杂离子为氮离子时，第一掺杂处理的工艺参数为：离子注入能量为1kev至10kev，离子注入剂量为1E10atom/cm2至5E13atom/cm2。
可选的，所述第二掺杂处理的掺杂离子为碳离子或含碳离子。
可选的，所述第二掺杂处理的掺杂离子为碳离子时，第二掺杂处理的工艺参数为：离子注入能量为1kev至10kev，离子注入剂量为1E11atom/cm2至5E15atom/cm2。
可选的，形成所述沟槽的工艺步骤包括：在所述第一区域和第二区域衬底表面形成缓冲层以及位于缓冲层表面的掩膜层，所述缓冲层以及掩膜层内具有开口；以所述具有开口的掩膜层为掩膜，刻蚀去除部分厚度的衬底，在所述衬底内形成沟槽。
可选的，所述缓冲层的材料为氧化硅，所述缓冲层的厚度为100埃至400埃。
可选的，所述第一掺杂处理的工艺步骤包括：在所述沟槽第二部分表面形成第一光刻胶层，所述第一光刻胶层还覆盖于第二区域的掩膜层表面；以所述第一光刻胶层为掩膜，对所述沟槽第一部分进行第一掺杂处理，在所述沟槽第一部分表面形成第一阻挡层。
可选的，所述介质层包括位于沟槽表面的线性氧化层、以及位于线性氧化层表面且填充满沟槽的绝缘层。
可选的，在形成所述线性氧化层之前或之后，进行第一掺杂处理和第二掺杂处理。
可选的，采用第三离子注入工艺进行所述第三掺杂处理，第三离子注入工艺的工艺参数为：注入离子为P、As或Sb，离子注入能量为5kev至100kev，离子注入剂量为3E12atom/cm2至3E13atom/cm2。
可选的，采用第四离子注入工艺进行所述第四掺杂处理，第四离子注入工艺的工艺参数为：注入离子为B、BF2、Ga或In，离子注入能量为1kev至60kev，离子注入剂量为3E12atom/cm2至3E13atom/cm2。
可选的，还包括步骤：在第一区域衬底表面形成第一栅极结构；在所述第一栅极结构两侧的衬底内形成第一掺杂区，且所述第一掺杂区掺杂类型与第一阱区掺杂类型相反；在第二区域衬底表面形成第二栅极结构；在所述第二栅极结构两侧的衬底内形成第二掺杂区，且所述第二掺杂区的掺杂类型与第二阱区掺杂类型相反。
本发明还提供一种半导体器件，包括：衬底，所述衬底包括第一区域和与所述第一区域相邻接的第二区域；位于所述衬底内的沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，所述沟槽的第一部分位于第一区域衬底内，所述沟槽的第二部分位于第二区域衬底内；位于所述沟槽的第一部分底部和侧壁表面的第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；位于所述沟槽的第二部分底部和侧壁表面的第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；填充满所述沟槽的介质层；位于所述第一区域衬底内的第一阱区；位于所述第二区域衬底内的第二阱区，且所述第二阱区与第一阱区的掺杂类型相反。
可选的，所述第一阱区为N型阱区，所述第二阱区为P型阱区。
可选的，所述第一阻挡层捕获衬底内的点阵空位缺陷，所述第二阻挡层捕获衬底内的填隙原子缺陷。
可选的，所述第一阻挡层的掺杂离子为氟离子、氮离子、含氟离子或含氮离子；所述第二阻挡层的掺杂离子为碳离子或含碳离子。
可选的，还包括：位于第一区域衬底表面的第一栅极结构；位于第一栅极结构两侧衬底内的第一掺杂区，且所述第一掺杂区掺杂类型与第一阱区掺杂类型相反；位于第二区域衬底表面的第二栅极结构；位于第二栅极结构两侧衬底内的第二掺杂区，且所述第二掺杂区掺杂类型与第二阱区掺杂类型相反。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例中，在衬底内形成沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，沟槽的第一部分位于第一区域衬底内，沟槽的第二部分位于第二区域衬底内；在沟槽的第一部分表面形成第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；在沟槽的第二部分表面形成第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；形成填充满沟槽的介质层；在第一区域衬底内形成第一阱区；在第二区域衬底内形成第二阱区，且第二阱区与第一阱区的掺杂类型相反。由于第一阱区和第二阱区的掺杂类型相反，第一阱区和第二阱区内掺杂离子在衬底内扩散机制不同，扩散机制为利用点阵空位缺陷扩散或填隙原子缺陷扩散；而本发明实施例中，分别在沟槽第一部分和第二部分形成捕获缺陷类型不同的第一阻挡层和第二阻挡层，使得第一阻挡层阻挡第一阱区内掺杂离子的扩散，同时第二阻挡层阻挡第二阱区内掺杂离子的扩散；既防止了第一阱区内掺杂离子向介质层(即隔离结构)内扩散，又防止了第二阱区内掺杂离子向介质层内扩散，显著提高了半导体器件的电隔离效果，优化半导体器件的电学性能。
进一步，第一阱区为N型阱区，N型阱区内的掺杂离子主要通过衬底内的点阵空位缺陷扩散，而本发明实施例中第一阻挡层捕获衬底内的点阵空位缺陷，有效的阻挡第一阱区内掺杂离子向介质层扩散。第二阱区为P型阱区，P型阱区内掺杂离子主要通过衬底内的填隙原子缺陷扩散，而本发明实施例中第二阻挡层捕获衬底内的填隙原子缺陷，有效的阻挡第二阱区内掺杂离子向介质层扩散。
更进一步，所述第一掺杂处理的掺杂离子为氟离子或氮离子，所述氟离子或氮离子能够将点阵空位缺陷束缚在所述掺杂离子周围，通过限制点阵空位缺陷的移动，从而有效的阻止磷、砷或锑与点阵空位缺陷复合，进而抑制第一阱区内掺杂离子向介质层内扩散；第二掺杂处理的掺杂离子为碳离子，由于碳离子原子半径很小，容易挤进衬底的晶格间隙中，分布在填隙原子缺陷的四周，以阻挡填隙原子缺陷的移动，进而防止第二阱区内掺杂离子向介质层内扩散，提高半导体器件的电隔离效果。
本发明实施例还提供一种结构性能优越的半导体器件，包括：位于衬底内的沟槽，所述沟槽第一部分位于第一区域衬底内，沟槽第二部分位于衬底第二区域衬底内；位于沟槽第一部分表面的第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；位于沟槽第二部分表面的第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；填充满所述沟槽的介质层；位于所述第一区域衬底内的第一阱区；位于所述第二区域衬底内的第二阱区，且所述第二阱区与第一阱区的掺杂类型相反。第一阱区内掺杂离子扩散机制与第二阱区内掺杂离子扩散机制不同，而本发明实施例提供的半导体器件中，具有捕获缺陷类型不同的第一阻挡层和第二阻挡层，通过第一阻挡层阻挡第一阱区内掺杂离子向介质层内扩散，第二阻挡层阻挡第二阱区内掺杂离子向介质层内扩散，显著提高了半导体器件的电隔离效果，优化了半导体器件的电学性能。
附图说明
图1至图3为一实施例半导体器件形成过程的剖面结构示意图；
图4至图15为本发明另一实施例半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。
经研究发现，随着半导体器件尺寸的不断缩小，阱区内掺杂离子向隔离结构扩散所导致的问题越来越严重，造成半导体器件的阈值电压发生改变，阱区与重掺杂区之间的漏电流问题变得严重，半导体器件的电隔离效果很差。
为了减少阱区内掺杂离子向隔离结构内的扩散，提出一种半导体器件的形成方法：
请参考图1，提供衬底100，所述衬底100包括第一区域I’和第二区域II’，在所述衬底100表面形成图形化的掩膜层101；以所述图形化的掩膜层101为掩膜刻蚀所述衬底100，在所述衬底100内形成沟槽102，且同一沟槽102部分位于第一区域I’衬底100内，所述沟槽102剩余部分位于第二区域II’衬底100内。
请参考图2，在所述沟槽102侧壁形成线性氧化层103；对位于所述第一区域I’和第二区域II’衬底100内的沟槽102进行离子注入104，所述离子注入104的注入离子为氟、碳或氮。
所述氟离子、碳离子或氮离子用于阻挡后续形成的第一阱区和第二阱区内掺杂离子的扩散。
请参考图3，在所述线性氧化层103表面形成介质层，且所述介质层还覆盖于图形化的掩膜层101(请参考图2)表面；去除高于图形化的掩膜层101顶部表面的介质层；去除所述图形化的掩膜层101，形成填充满沟槽102(请参考图2)的隔离结构105。
还包括步骤：对第一区域I’衬底100进行第一掺杂处理形成第一阱区；对第二区域II’衬底100进行第二掺杂处理形成第二阱区；在第一区域I’衬底100内形成第一掺杂区，第一掺杂区与第一阱区掺杂类型相反；在第二区域I’衬底100内形成第二掺杂区，第二掺杂区与第二阱区掺杂类型相反。
采用上述方法形成半导体器件时，利用氟离子、碳离子或氮离子的阻挡作用，阻挡第一阱区和第二阱区中掺杂离子向隔离结构105扩散，期望防止第一阱区与第二掺杂区之间的电势场靠的过近，且防止第二阱区与第一掺杂区之间的电势场靠的过近，从而提高半导体器件的电隔离效果。
然而采用上述方法形成的半导体器件电隔离效果仍有待提高。
进一步研究发现，碳离子对硼、镓或铟的阻挡作用较好，而对磷、砷或锑的阻挡作用差，且还在一定程度上加速了磷、砷或锑的扩散；氟离子或氮离子对磷、砷或锑的阻挡作用较好，而对硼、镓或铟的阻挡作用差，且还在一定程度上加速了硼、镓或铟的扩散。当第一阱区和第二阱区的掺杂类型不同时，则上述方法仅能抑制第一阱区或者第二阱区内掺离子的扩散，而难以同时抑制第一阱区和第二阱区内掺杂离子的扩散。
为此，本发明提供一种半导体器件的形成方法，在沟槽第一部分表面形成第一阻挡层，所述第一阻挡层捕获衬底内点阵空位缺陷或填隙原子缺陷，在沟槽第二部分表面形成第二阻挡层，所述第二阻挡层捕获衬底内点阵空位缺陷或填隙原子缺陷，且第二阻挡层和第一阻挡层捕获缺陷类型不同；形成填充满所述沟槽的介质层；在第一区域衬底内形成第一阱区；在第二区域衬底内形成第二阱区，且第二阱区的掺杂类型与第一阱区的掺杂类型相反。本发明实施例第一阻挡层捕获第一阱区内的缺陷，阻挡第一阱区内掺杂离子向介质层内扩散，第二阻挡层捕获第二阱区内的缺陷，阻挡第二阱区内掺杂离子向介质层内扩散，防止第一阱区和第二阱区内掺杂离子浓度减小，从而有效的保证半导体器件的电隔离效果，提高半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图15为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
请参考图4，提供衬底200，所述衬底200包括第一区域I和与所述第一区域I相邻接的第二区域II。
所述衬底200的材料为硅、锗、锗化硅、砷化镓；所述衬底200的材料还可以为单晶硅、多晶硅、非晶硅或绝缘体上的硅；所述衬底200表面还可以形成有若干外延界面层或应变层以提高半导体器件的电学性能。
所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域，所述第一区域I和第二区域II的类型可以相同也可以相反。本实施例以所述第一区域I和第二区域II类型相反，且第一区域I为PMOS区域，第二区域II为NMOS区域为例做示范性说明。
请继续参考图4，在所述第一区域I和第二区域II衬底200表面形成缓冲层201以及位于缓冲层201表面的掩膜层202，所述缓冲层201以及掩膜层202内具有开口203，所述开口203底部暴露出衬底200表面。
所述掩膜层202的材料为氮化硅或氮氧化硅。
由于衬底200与掩膜层202的材料晶格常数相差较大，若直接在衬底200表面形成掩膜层202，会使衬底200受到不必要的应力作用；因此本实施例在形成掩膜层202之前，在衬底200表面形成缓冲层201，所述缓冲层201起到缓解掩膜层202与衬底200之间应力的作用。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述缓冲层201和掩膜层202。
作为一个具体实施例，所述缓冲层201的材料为氧化硅，缓冲层201的厚度为100埃至400埃；所述掩膜层202的材料为氮化硅，掩膜层202的厚度为1000埃至5000埃。
所述开口203包括第一部分、以及与所述第一部分相邻接的第二部分，其中，所述开口203的第一部分位于第一区域I衬底200上方，所述开口203的第二部分位于第二区域II衬底200上方。
本实施例中，所述具有开口203的掩膜层202以及缓冲层201的形成工艺步骤包括：在所述衬底200表面形成初始缓冲层；在所述初始缓冲层表面形成初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层以及初始缓冲层，直至暴露出衬底200表面，形成具有开口203的掩膜层202以及缓冲层201；去除所述图形化的光刻胶层。
请参考图5，以所述具有开口203的掩膜层202为掩膜，刻蚀去除部分厚度的衬底200，在所述衬底200内形成沟槽204。
所述沟槽204包括第一部分以及与所述第一部分相邻接第二部分，其中，所述沟槽204的第一部分位于第一区域I衬底200内，所述沟槽204的第二部分位于第二区域II衬底200内。
采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺刻蚀所述衬底200，在衬底200内形成沟槽204。
所述沟槽204的宽度为45纳米至100纳米；所述沟槽204的形状为倒梯形、U形或sigma形(Σ形)。本实施例以所述沟槽204的形状为倒梯形为例做示范性说明，采用干法刻蚀工艺刻蚀衬底200以形成沟槽204。
本实施例沟槽204形状为倒梯形，有利于降低后续的第一掺杂处理和第二掺杂处理的工艺难度，易于在沟槽204第一部分表面形成第一阻挡层，在沟槽204第二部分表面形成第二阻挡层。
在其他实施例中，沟槽的形状为sigma形时，形成沟槽的工艺步骤包括：采用干法刻蚀工艺刻蚀去除部分厚度的衬底，形成方形或倒梯形预沟槽；采用TMAH(四甲基氢氧化铵)或NH4OH(氨水)来进行湿法刻蚀工艺，继续刻蚀所述预沟槽，形成Σ形的沟槽。
请参考图6，在所述沟槽204第二部分表面形成第一光刻胶层205，所述第一光刻胶层205还覆盖于第二区域II的掩膜层202表面。
所述第一光刻胶层205为后续进行第一掺杂处理的掩膜。所述第一光刻胶层205的厚度为1微米至3.5微米。
作为一个具体实施例，形成所述第一光刻胶层205的工艺步骤包括：在所述掩膜层202表面以及沟槽204表面形成初始光刻胶层；对所述初始光刻胶层进行曝光处理以及显影处理，去除位于第一区域I掩膜层202表面以及沟槽204第一部分表面的初始光刻胶层，形成位于沟槽204第二部分表面、以及第二区域II的掩膜层202表面的第一光刻胶层205。
请参考图7，以所述第一光刻胶层205为掩膜，对所述沟槽204第一部分进行第一掺杂处理206，在所述沟槽204第一部分底部和侧壁表面形成第一阻挡层207，所述第一阻挡层207捕获衬底200内的点阵空位缺陷或填隙原子缺陷。
本实施例中，以第一区域I为PMOS区域、第二区域II为NMOS区域为例做示范性说明，后续会对第一区域I进行第三掺杂处理，在第一区域I衬底200内形成第一阱区，所述第一阱区为N型阱区。
由于N型阱区的掺杂离子为磷、砷或锑，后续第三掺杂处理的掺杂离子为磷、砷或锑。而磷、砷或锑在衬底200内具有一定的扩散速度，若后续在形成填充满沟槽204的介质层后，磷、砷或锑从第一阱区内扩散进入介质层中，则第一阱区内的掺杂离子浓度降低；所述第一阱区内掺杂离子浓度降低后，容易导致半导体器件的漏电流增加，电隔离性能变差。
为此，本实施例在沟槽204第一部分表面形成第一阻挡层207，以阻挡后续形成的第一阱区内的掺杂离子向不期望区域扩散。
所述第一阱区内的掺杂离子借助衬底200内的缺陷进行扩散，所述缺陷为点阵空位缺陷和填隙原子缺陷，所述缺陷通常为离子注入工艺带来的。对于磷、砷或锑而言，衬底200内的点阵空位缺陷为主要的扩散增强剂，磷、砷或锑与点阵空位缺陷相遇后，磷、砷或锑落入点阵空位缺陷中，直至磷、砷或锑落入下一个点阵空位缺陷中。因此本实施例中第一阻挡层207捕获衬底200内的点阵空位缺陷。
为了尽量的减少后续第一阱区内的磷、砷或锑的扩散，本实施例形成的第一阻挡层207的掺杂离子应该能够有效的捕获点阵空位缺陷，将点阵空位缺陷束缚在所述掺杂离子周围，通过限制点阵空位缺陷的移动，从而有效的阻止磷、砷或锑与点阵空位缺陷的复合，进而抑制磷、砷或锑的扩散。
同时，所述第一阻挡层207的掺杂离子还需要满足以下要求：后续在形成第一阱区后，所述掺杂离子对第一阱区的掺杂离子的激活状态影响小，避免由于所述掺杂离子的存在而造成第一阱区的掺杂离子难以激活。
由于氟离子或氮离子具有较强的捕获衬底200中的点阵空位缺陷的作用，且氟离子或氮离子对激活磷、砷或锑的不良影响小，因此本实施例第一掺杂处理206的掺杂离子为氟离子、氮离子、含氟离子或含氮离子。
采用第一离子注入工艺进行所述第一掺杂处理206，作为一个具体实施例，所述第一掺杂处理206的掺杂离子为氮离子时，所述第一掺杂处理的工艺参数为：离子注入能量为1kev至10kev，离子注入剂量为1E10atom/cm2至5E13atom/cm2。
在所述第一掺杂处理206后，还可以包括步骤：对所述衬底200进行第一退火处理，激活所述第一掺杂处理206的掺杂离子。在其他实施例中，也可以在后续形成第一阱区后，对第一阱区以及第一阻挡层207同时进行退火处理。
还包括步骤：去除所述第一光刻胶层205。作为一个具体实施例，采用灰化工艺去除所述第一光刻胶层205，灰化工艺的工艺参数为：反应气体为O2，O2流量为20sccm至200sccm，反应腔室温度为300度至500度。
请参考图8，在所述沟槽204第一部分表面形成第二光刻胶层208，所述第二光刻胶层208还覆盖于第一区域I的掩膜层202表面；以所述第二光刻胶层208为掩膜，对所述沟槽204第二部分进行第二掺杂处理209，在所述沟槽204第二部分底部和侧壁表面形成第二阻挡层210，所述第二阻挡层210捕获衬底200内的填隙原子缺陷或点阵空位缺陷，且第二阻挡层210和第一阻挡层207捕获的缺陷类型不同。
所述第二光刻胶层208的形成工艺步骤可参考第一光刻胶层的形成工艺步骤，本实施例中，所述第二光刻胶层208的厚度为1微米至3.5微米。
本实施例以第二区域II为NMOS区域为例做示范性说明，后续会对第二区域II进行第四掺杂处理，在第二区域II衬底200内形成第二阱区，所述第二阱区为P型阱区。
所述P型阱区的掺杂离子为硼、镓或铟；后续在形成第二阱区后，通常采用离子注入工艺进行所述第三掺杂处理，所述离子注入工艺会使第二区域II衬底200内形成缺陷，所述缺陷为点阵空位缺陷和填隙原子缺陷。对于硼、镓或铟而言，衬底200内的填隙原子缺陷为主要的扩散增强剂，因此，所述第二阻挡层210和第一阻挡层207捕获的缺陷类型不同，所述第二阻挡层210捕获衬底200内的填隙原子缺陷。
为了尽量的减少后续第二阱区内的硼、镓或铟的扩散，本实施例形成的第二阻挡层210的掺杂离子应该能够阻挡填隙原子缺陷的移动，防止由于填隙原子缺陷的移动而使硼、镓或铟占据填隙原子留下的位置，通过限制填隙原子缺陷的移动，从而有效的阻止硼、镓或铟的移动，进而抑制硼、镓或铟的扩散。
同时，所述第二阻挡层210的掺杂离子还需要满足以下要求：后续在形成第二阱区后，所述掺杂离子对第二阱区的掺杂离子的激活状态影响小，避免由于所述掺杂离子的存在而造成第二阱区的掺杂离子难以激活。
由于相对于硅原子而言，碳原子的原子半径很小，所述碳原子能够分布在填隙原子缺陷的四周，以阻挡填隙原子缺陷的移动，且碳原子对激活硼、镓或铟的不良影响小，因此本实施例第二掺杂处理209的掺杂离子为碳离子或含碳离子。
采用第二离子注入工艺进行所述第二掺杂处理209。作为一个具体实施例，所述第二掺杂处理209的掺杂离子为碳离子时，第二掺杂处理209的工艺参数为：离子注入能量为1kev至10kev，离子注入剂量为1E11atom2至5E15atom/cm2。
还包括步骤：去除所述第二光刻胶层208。作为一个具体实施例，采用灰化工艺去除所述第二光刻胶层208，灰化工艺的工艺参数为：反应气体为O2、O2流量为20sccm至200sccm，反应腔室温度为300度至500度。
在进行第二掺杂处理209后，还可以包括步骤：对所述衬底200进行第二退火处理，激活所述第二掺杂处理209的掺杂离子。在其他实施例中，也可以在后续形成第二阱区后，对第二阱区以及第二阻挡层210同时进行退火处理。
请参考图9，在所述沟槽204表面形成线性氧化层211。
所述线性氧化层211在一定程度上可以起到尖角圆化(corner roundingprofile)的作用，且所述线性氧化层211为后续形成绝缘层的形成提供良好的界面态，有助于提高形成的绝缘层的质量；所述线性氧化层211还可以避免绝缘层与沟槽204侧壁的材料晶格不匹配而造成较大应力，并且，所述线性氧化层211还可以修复刻蚀形成沟槽204过程中，对沟槽204侧壁造成的损伤，提高后续形成的隔离结构的隔离效果。
本实施例中，所述线性氧化层211的材料为氧化硅，采用热氧化工艺形成所述线性氧化层211。在其他实施例中，线性氧化层211的材料还可以为氮化硅或氮氧化硅，采用化学气相沉积或原子层沉积工艺形成。
需要说明的是，本实施例中，在形成所述线性氧化层211之前形成第一阻挡层207和第二阻挡层210，避免形成第一阻挡层207以及第二阻挡层210的工艺对线性氧化层211表面造成损伤，进而使线性氧化层211表面保持有较高的质量。在其他实施例中，也可以先形成线性氧化层，然后沟槽第一部分进行第一掺杂处理，在沟槽第一部分表面形成第一阻挡层，对沟槽第二部分进行第二掺杂处理，在沟槽第二部分表面形成第二阻挡层。
请参考图10，在所述线性氧化层211表面形成绝缘层212，所述绝缘层212填充满所述沟槽204(请参考图9)以及开口203(请参考图9)，且所述绝缘层212还位于掩膜层202表面。
所述绝缘层212的材料为氧化硅或氮氧化硅。
为了提高绝缘层212的填充效果，避免在沟槽204内出现孔洞，采用高纵宽比化学气相沉积工艺(HARP CVD)或流动性化学气相沉积工艺(FCVD)形成所述绝缘层212。
作为一个具体实施例，所述绝缘层212的材料为氧化硅，采用高纵宽比化学气相沉积工艺形成所述绝缘层212。
请参考图11，去除高于掩膜层202(请参考图10)顶部表面的绝缘层212；去除所述掩膜层202。
采用化学机械抛光工艺，去除高于掩膜层202顶部表面的绝缘层212，所述化学机械抛光工艺的停止位置为暴露出掩膜层202顶部表面。
采用湿法刻蚀工艺，刻蚀去除所述掩膜层202。作为一个具体实施例，所述湿法刻蚀工艺的工艺参数为：刻蚀液体为磷酸溶液，磷酸质量百分比为60％至85％，溶液温度为60度至120度。
本实施例中，形成填充满沟槽204(请参考图9)的介质层，所述介质层为半导体器件的隔离结构，所述介质层包括：位于沟槽204表面的线性氧化层211、以及位于线性氧化层211表面且填充满沟槽204的绝缘层212。在其他实施例中，所述介质层也可以为单层结构，所述介质层包括填充满沟槽的绝缘层。
本实施例中，在去除掩膜层202之后保留缓冲层201，在后续的第三掺杂处理和第四掺杂处理工艺过程中，所述缓冲层201可以起到保护衬底200表面的作用，减少第三掺杂处理和第四掺杂处理对衬底200表面造成的损伤。
请参考图12，在所述第二区域II的绝缘层212表面以及缓冲层201表面形成第三光刻胶层213；以所述第三光刻胶层213为掩膜，对第一区域I衬底200进行第三掺杂处理214，在第一区域I衬底200内形成第一阱区215。
所述第三光刻胶层213的形成工艺步骤可参考第一光刻胶层的形成工艺步骤，在此不再赘述。
本实施例中，所述第一区域I为PMOS区域，第一阱区215为N型阱区，所述第三掺杂处理214的掺杂离子为磷、砷或锑。
采用第三离子注入工艺进行所述第三掺杂处理214。作为一个具体实施例，所述第三离子注入工艺的工艺参数为：注入离子为磷离子，离子注入能量为5kev至100kev，离子注入剂量为3E12atom/cm2至3E13atom/cm2。
在第三离子注入工艺过程中，所述离子注入工艺会对第一区域I衬底200造成一定程度的晶格损伤，使得衬底200内出现晶格缺陷，所述晶格缺陷为点阵空位缺陷和填隙原子缺陷。对于磷、砷或锑而言，衬底200内的点阵空位缺陷是主要的扩散增强剂，当磷、砷或锑与衬底200内的点阵空位缺陷相遇时，磷、砷或锑将落入所述点阵空位缺陷所在的位置，这一过程称为复合，磷、砷或锑遇见下一个点阵空位缺陷时则继续发生复合现象，使得磷、砷或锑得以在衬底200内扩散。若磷、砷或锑在线性氧化层211和衬底200交界的界面处扩散能力也较强时，磷、砷或锑容易扩散进入线性氧化层211和绝缘层212内，导致第一阱区215内的磷、砷或锑浓度下降，进而造成半导体器件的电隔离性能变差。
而本实施例中，在沟槽204(请参考图9)第一部分表面形成有第一阻挡层207，所述第一阻挡层207的掺杂离子为氮离子、氟离子、含氮离子或含氟离子，所述氮离子、氟离子、含氮离子或含氟离子具有捕获点阵空位缺陷的作用，将所述点阵空位缺陷固定在氮离子、氟离子、含氮离子或含氟离子周围，减少点阵空位缺陷与磷、砷或锑相遇的概率，进而减少点阵空位缺陷与磷、砷或锑发生复合过程的概率，从而有效的抑制磷、砷或锑向线性氧化层211以及绝缘层212内扩散，防止第一阱区215内磷、砷或锑浓度减小，有效的保证半导体器件的电隔离效果。
在第三掺杂处理214之后，还包括步骤：对所述衬底200进行第三退火处理，所述第三退火处理能够在一定程度上修复第三离子注入工艺损伤，所述第三退火处理还能够激活第一阱区215内的掺杂离子。
本实施例中，在形成第一阱区215之前，对第一阻挡层207进行了第一退火处理。在其他实施例中，为了减少工艺成本，降低热预算，也可以在进行第三退火处理的同时对第一阻挡层进行第一退火处理。
还包括步骤：去除所述第三光刻胶层214。
请参考图13，在所述第一区域I的绝缘层212表面以及缓冲层201表面形成第四光刻胶层216；以所述第四光刻胶层214为掩膜，对第二区域II衬底200进行第四掺杂处理217，在第二区域II衬底200内形成第二阱区218。
所述第四光刻胶层216的形成工艺步骤可参考第一光刻胶层的形成工艺步骤，在此不再赘述。
本实施例中，所述第二区域II为NMOS区域，第二阱区218为P型阱区，所述第四掺杂处理217的掺杂离子为硼、镓或铟。
采用第四离子注入工艺进行所述第四掺杂处理217。作为一个具体实施例，所述第四离子注入工艺的工艺参数为：注入离子为硼离子，离子注入能量为1kev至60kev，离子注入剂量为3E12atom/cm2至3E13atom/cm2。
在第四离子注入工艺过程中，所述第四离子注入工艺会对第二区域II衬底200造成一定程度的晶格损伤，使得第二区域II衬底200内出现晶格缺陷，所述晶格缺陷为点阵空位缺陷和填隙原子缺陷。对于硼、镓或铟而言，衬底200内的填隙原子缺陷是主要的扩散增强剂。当衬底200内的填隙原子缺陷移动时，硼、镓或铟将进入填隙原子所在的原始位置，当相邻的填隙原子缺陷继续移动时，则硼、镓或铟将继续移动至相邻的填隙原子缺陷所在的原始位置，使得硼、镓或铟在衬底200内扩散。若硼、镓或铟在线性氧化层211和衬底200交界的界面处扩散能力也较强时，硼、镓或铟容易扩散进入线性氧化层211和绝缘层212内，导致第二阱区218内的硼、镓或铟浓度下降，进而造成半导体器件的电隔离性能变差。
而本实施例中，在沟槽204(请参考图9)第二部分内形成有第二阻挡层210，所述第二阻挡层210的掺杂离子为碳离子或含碳离子，由于碳离子的原子半径很小，所述碳离子容易挤进衬底200相邻原子之间，阻挡填隙原子缺陷的移动，进而减少硼、镓或铟占据填隙原子缺陷所在位置的概率，从而有效的抑制硼、镓或铟向线性氧化层211和绝缘层212内扩散，防止第二阱区218内硼、镓或铟浓度减小，有效的保证半导体器件的电隔离效果。
在第四掺杂处理217之后，还包括步骤：对所述衬底200进行第四退火处理，在所述第四退火处理能够在一定程度上修复第四离子注入工艺损伤，所述第四退火处理还能够激活第二阱区218内的掺杂离子。
本实施例中，在形成第二阱区218之前，对第二阻挡层210进行了第二退火处理。在其他实施例中，为了减少工艺成本，降低热预算，也可以在进行第四退火处理的同时对第二阻挡层进行第二退火处理。
还包括步骤：去除第四光刻胶层216；去除所述缓冲层201。
请参考图14，在所述第一区域I衬底200表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层221、以及位于第一栅介质层221表面的第一栅电极层222；在所述第一栅极结构两侧的衬底200内形成第一掺杂区223，所述第一掺杂区223的掺杂类型与第一阱区215的掺杂类型相反。
所述第一栅极结构可以为替代栅结构、金属栅极结构或多晶硅栅极结构。所述第一栅介质层221的材料为氧化硅或高k介质材料，所述第二栅电极层222的材料为多晶硅、掺杂的多晶硅或导电金属。
本实施例中，第一区域I为PMOS区域，第一掺杂区223的掺杂类型为P型掺杂，所述第一掺杂区223的掺杂离子为硼、镓或铟。
所述隔离结构(即线性氧化层211和绝缘层212的叠层结构)电隔离第一掺杂区223以及第二阱区218。本实施例中，由于第二阻挡层210阻挡第二阱区218内的掺杂离子向隔离结构扩散，避免第二阱区218内的掺杂离子浓度降低，避免第二阱区218的电势场与第一掺杂区223的电势场之间的距离过近，从而提高半导体器件的电隔离效果。
若第二阱区218内的掺杂离子浓度减小，第二阱区218的掺杂离子向隔离结构扩散，则当半导体器件处于工作状态时，第二阱区218的电势场与第一掺杂区223的电势场之间的距离将变得很近，容易造成第二阱区218与第一掺杂区223发生漏电现象，造成半导体器件的电隔离效果变差。
请参考图15，在所述第二区域II衬底200表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层231、以及位于第二栅介质层231表面的第二栅电极层232；在所述第二栅极结构两侧的第二区域II衬底200内形成第二掺杂区233，所述第二掺杂区233的掺杂类型与第二阱区218的掺杂类型相反。
所述第二栅极结构的材料可参考第一栅极结构的材料，在此不再赘述。
本实施例中，第二区域II为NMOS区域，第二掺杂区233的掺杂类型为N型掺杂，所述第二掺杂区233的掺杂离子为磷、砷或锑。
所述隔离结构(即线性氧化层211和绝缘层212的叠层结构)电隔离第二掺杂区233以及第一阱区215。由于第一阻挡层207阻挡第一阱区215内的掺杂离子向隔离结构扩散，避免第一阱区215内的掺杂离子浓度降低，避免第一阱区215的电势场与第二掺杂区233的电势场之间的距离过近，从而提高半导体器件的电隔离效果。
若第一阱区215内的掺杂离子浓度减少，第一阱区215的掺杂离子向隔离结构扩散，则当半导体器件处于工作状态时，第一阱区215的电势场与第二掺杂区233的电势场之间的距离将变得很近，容易造成第一阱区215与第二掺杂区233发生漏电现象，造成半导体器件的电隔离效果变差。
本实施例还提供一种半导体器件，请参考图15，所述半导体器件包括：
衬底200，所述衬底200包括第一区域I和与所述第一区域I相邻接的第二区域II；
位于所述衬底200内的沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，所述沟槽的第一部分位于第一区域I衬底200内，所述沟槽的第二部分位于第二区域II衬底200内；
位于所述沟槽的第一部分底部和侧壁表面的第一阻挡层207，所述第一阻挡层207捕获衬底200内的点阵空位缺陷或填隙原子缺陷；
位于所述沟槽的第二部分底部和侧壁表面的第二阻挡层210，所述第二阻挡层210捕获衬底200内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层210和第一阻挡层207捕获的缺陷类型不同；
填充满所述沟槽的介质层；
位于所述第一区域I衬底200内的第一阱区215；
位于所述第二区域II衬底200内的第二阱区218，且所述第二阱区218与第一阱区215的掺杂类型相反。
所述衬底200的材料为硅、锗、锗化硅或砷化镓；所述衬底200还可以为绝缘体上的硅。所述第一区域I为PMOS区域或NMOS区域，所述第二区域II为PMOS区域或NMOS区域，本实施例以第一区域I为PMOS区域，第二区域II为NMOS区域为例做示范性说明，所述第一阱区215为N型阱区，所述第二阱区218为P型阱区。
所述介质层包括：线性氧化层211以及位于线性氧化层211表面且填充满沟槽的绝缘层212。所述介质层作为半导体器件的隔离结构。
所述第一阻挡层207捕获衬底200内的点阵空位缺陷，所述第一阻挡层207的掺杂离子为氟离子、氮离子、含氟离子或含氮离子。所述氟离子或氮离子位于点阵空位缺陷四周，防止点阵空位缺陷移动，从而避免点阵空位缺陷与第一阱区215内的掺杂离子复合，进而阻挡第一阱区215内的掺杂离子向介质层内扩散。具体的，所述第一阱区215的掺杂离子为磷、砷或锑。
所述第二阻挡层210捕获衬底200内的填隙原子缺陷，所述第二阻挡层210的掺杂离子为碳离子或含碳离子。所述碳离子位于填隙原子缺陷四周，阻挡填隙原子缺陷的移动，从而防止第二阱区218的掺杂离子占据填隙原子缺陷所在的位置，抑制第二阱区218掺杂离子向介质层内扩散。具体的，所述第二阱区218的掺杂离子为硼、镓或铟。
还包括：位于第一区域I衬底200表面的第一栅极结构；位于第一栅极结构两侧衬底200内的第一掺杂区223，且所述第一掺杂区223掺杂类型与第一阱区215掺杂类型相反；位于第二区域II衬底200表面的第二栅极结构；位于第二栅极结构两侧衬底200内的第二掺杂区233，且所述第二掺杂区233掺杂类型与第二阱区218掺杂类型相反。
所述第一栅极结构包括：第一栅氧化层221、以及位于第一栅氧化层221表面的第一栅电极层222；所述第二栅极结构包括：第二栅氧化层231、以及位于第二栅氧化层231表面的第二栅电极层232。
本实施例中第一阻挡层207阻挡第一阱区215内掺杂离子向隔离结构内扩散，防止第一阱区215内掺杂离子浓度减少，避免第一阱区215的电势场与第二掺杂区233的电势场过于接近，从而提高半导体器件的电隔离效果；且第二阻挡层210阻挡第二阱区218内掺杂离子向隔离结构内扩散，防止第二阱区218内掺杂离子浓度减少，避免第二阱区218的电势场与第一掺杂区223的电势场过于接近，进一步提高半导体器件的电隔离效果。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和与所述第一区域相邻接的第二区域；
在所述衬底内形成沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，所述沟槽的第一部分位于第一区域衬底内，所述沟槽的第二部分位于第二区域衬底内；
对所述位于第一区域的沟槽进行第一掺杂处理，在所述沟槽的第一部分底部和侧壁表面形成第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；
对所述位于第二区域的沟槽进行第二掺杂处理，在所述沟槽的第二部分底部和侧壁表面形成第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；
形成填充满所述沟槽的介质层；
对所述第一区域衬底进行第三掺杂处理，在第一区域衬底内形成第一阱区；
对所述第二区域衬底进行第四掺杂处理，在第二区域衬底内形成第二阱区，且所述第二阱区与第一阱区的掺杂类型相反。
2.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一阱区为N型阱区，第二阱区为P型阱区。
3.如权利要求2所述半导体器件的形成方法，其特征在于，所述第一阻挡层捕获衬底内的点阵空位缺陷，所述第二阻挡层捕获衬底内的填隙原子缺陷。
4.如权利要求3所述半导体器件的形成方法，其特征在于，所述第一掺杂处理的掺杂离子为氟离子、氮离子、含氟离子或含氮离子。
5.如权利要求4所述半导体器件的形成方法，其特征在于，所述第一掺杂处理的掺杂离子为氮离子时，第一掺杂处理的工艺参数为：离子注入能量为1kev至10kev，离子注入剂量为1E10atom/cm2至5E13atom/cm2。
6.如权利要求3所述半导体器件的形成方法，其特征在于，所述第二掺杂处理的掺杂离子为碳离子或含碳离子。
7.如权利要求6所述半导体器件的形成方法，其特征在于，所述第二掺杂处理的掺杂离子为碳离子时，第二掺杂处理的工艺参数为：离子注入能量为1kev至10kev，离子注入剂量为1E11atom/cm2至5E15atom/cm2。
8.如权利要求1所述半导体器件的形成方法，其特征在于，形成所述沟槽的工艺步骤包括：在所述第一区域和第二区域衬底表面形成缓冲层以及位于缓冲层表面的掩膜层，所述缓冲层以及掩膜层内具有开口；以所述具有开口的掩膜层为掩膜，刻蚀去除部分厚度的衬底，在所述衬底内形成沟槽。
9.如权利要求8所述半导体器件的形成方法，其特征在于，所述缓冲层的材料为氧化硅，所述缓冲层的厚度为100埃至400埃。
10.如权利要求8所述半导体器件的形成方法，其特征在于，所述第一掺杂处理的工艺步骤包括：在所述沟槽第二部分表面形成第一光刻胶层，所述第一光刻胶层还覆盖于第二区域的掩膜层表面；以所述第一光刻胶层为掩膜，对所述沟槽第一部分进行第一掺杂处理，在所述沟槽第一部分表面形成第一阻挡层。
11.如权利要求2所述半导体器件的形成方法，其特征在于，所述介质层包括位于沟槽表面的线性氧化层、以及位于线性氧化层表面且填充满沟槽的绝缘层。
12.如权利要求11所述半导体器件的形成方法，其特征在于，在形成所述线性氧化层之前或之后，进行第一掺杂处理和第二掺杂处理。
13.如权利要求2所述半导体器件的形成方法，其特征在于，采用第三离子注入工艺进行所述第三掺杂处理，第三离子注入工艺的工艺参数为：注入离子为P、As或Sb，离子注入能量为5kev至100kev，离子注入剂量为3E12atom/cm2至3E13atom/cm2。
14.如权利要求2所述半导体器件的形成方法，其特征在于，采用第四离子注入工艺进行所述第四掺杂处理，第四离子注入工艺的工艺参数为：注入离子为B、BF2、Ga或In，离子注入能量为1kev至60kev，离子注入剂量为3E12atom/cm2至3E13atom/cm2。
15.如权利要求2所述半导体器件的形成方法，其特征在于，还包括步骤：在第一区域衬底表面形成第一栅极结构；在所述第一栅极结构两侧的衬底内形成第一掺杂区，且所述第一掺杂区掺杂类型与第一阱区掺杂类型相反；在第二区域衬底表面形成第二栅极结构；在所述第二栅极结构两侧的衬底内形成第二掺杂区，且所述第二掺杂区的掺杂类型与第二阱区掺杂类型相反。
16.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括第一区域和与所述第一区域相邻接的第二区域；
位于所述衬底内的沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，所述沟槽的第一部分位于第一区域衬底内，所述沟槽的第二部分位于第二区域衬底内；
位于所述沟槽的第一部分底部和侧壁表面的第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；
位于所述沟槽的第二部分底部和侧壁表面的第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；
填充满所述沟槽的介质层；
位于所述第一区域衬底内的第一阱区；
位于所述第二区域衬底内的第二阱区，且所述第二阱区与第一阱区的掺杂类型相反。
17.如权利要求16所述半导体器件，其特征在于，所述第一阱区为N型阱区，所述第二阱区为P型阱区。
18.如权利要求17所述半导体器件，其特征在于，所述第一阻挡层捕获衬底内的点阵空位缺陷，所述第二阻挡层捕获衬底内的填隙原子缺陷。
19.如权利要求18所述半导体器件，其特征在于，所述第一阻挡层的掺杂离子为氟离子、氮离子、含氟离子或含氮离子；所述第二阻挡层的掺杂离子为碳离子或含碳离子。
20.如权利要求16所述半导体器件，其特征在于，还包括：位于第一区域衬底表面的第一栅极结构；位于第一栅极结构两侧衬底内的第一掺杂区，且所述第一掺杂区掺杂类型与第一阱区掺杂类型相反；位于第二区域衬底表面的第二栅极结构；位于第二栅极结构两侧衬底内的第二掺杂区，且所述第二掺杂区掺杂类型与第二阱区掺杂类型相反。
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- 2014-07-30 CN CN201410369864.0A patent/CN105336660B/zh active Active
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