KR20140090924A - 반도체 구조의 형성방법 - Google Patents

반도체 구조의 형성방법 Download PDF

Info

Publication number
KR20140090924A
KR20140090924A KR1020130054966A KR20130054966A KR20140090924A KR 20140090924 A KR20140090924 A KR 20140090924A KR 1020130054966 A KR1020130054966 A KR 1020130054966A KR 20130054966 A KR20130054966 A KR 20130054966A KR 20140090924 A KR20140090924 A KR 20140090924A
Authority
KR
South Korea
Prior art keywords
concave groove
forming
ion implantation
well region
region
Prior art date
Application number
KR1020130054966A
Other languages
English (en)
Other versions
KR101477606B1 (ko
Inventor
츠-윈 치우
키안 롱 유
지안 시앙 차이
섀넌 푸
Original Assignee
세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션
세미컨덕터 매뉴팩춰링 인터내셔널 (베이징) 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션, 세미컨덕터 매뉴팩춰링 인터내셔널 (베이징) 코포레이션 filed Critical 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션
Publication of KR20140090924A publication Critical patent/KR20140090924A/ko
Application granted granted Critical
Publication of KR101477606B1 publication Critical patent/KR101477606B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 구조의 형성방법 및 반도체 구조를 제공한다. 본 발명의 반도체 구조의 형성방법은, 반도체 기판을 제1 활성 영역 및 제2 활성 영역으로 나누는 오목홈을 반도체 기판 내에 형성하는 단계; 오목홈의 측벽에 사이드윌을 형성하는 단계; 제1 활성 영역 내에 제1 웰 영역을 형성하고, 상기 제2 활성 영역 내에 제2 웰 영역을 형성하고, 상기 제1 웰 영역과 제2 웰 영역의 연결부에 공핍 영역을 형성하는 단계; 사이드윌 형성 후, 오목홈의 바닥부의 제1 웰 영역에서 제1 웰 영역의 유형과 같은 유형의 제1차 이온 주입을 진행하고, 오목홈의 바닥부의 제2 웰 영역에서 제2 웰 영역의 유형과 같은 유형의 제2차 이온 주입을 진행하는 단계; 및 이온 주입 후, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하는 단계를 포함한다. 본 발명의 방법으로 격리구조의 크기를 줄일 수 있고, 나아가 격리구조가 칩에서 차지하는 면적을 줄일 수 있다. 또한 반도체 소자가 손상되지 않게 보호하도록 정전기 보호 회로를 비교적 쉽게 트리거할 수 있다.

Description

반도체 구조의 형성방법{A METHOD FOR FORMING A SEMICONDUCTOR STRUCTURE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 구조의 형성방법 및 반도체 구조에 관한 것이다.
반도체 기술의 끊임없는 발전에 따라, 칩 상의 반도체 소자의 크기 또한 갈수록 작아지고 있다. 이와 상응하여, 반도체 소자를 격리하는 격리구조도 끊임없이 축소되어야만 한다. 특허번호 US6171910B1인 미국 특허 문헌에서는 반도체 소자의 크기를 축소하는 방법을 공개하고 있다.
도 1 내지 도 3을 참고하면, 종래의 반도체 구조에서의 셀로우 트렌치 격리구조의 제조 방법은 다음과 같다.
도 1을 참고하면, 반도체 기판(100)을 제공하고, 상기 반도체 기판 상에 오목홈(102)을 형성한다.
도 2를 참고하면, 상기 오목홈(102) 내부와 기판(100)의 표면에 유전체층을 형성하고, 오목홈(102)의 표면보다 높은 유전체층을 제거하여, 셀로우 트렌치 격리구조(104)(STI)를 형성한다. 셀로우 트렌치 격리구조(104)를 형성한 후, 상기 셀로우 트렌치 격리구조(104) 양측의 기판 내에 각각 이온을 주입하여, N-웰 영역(105)과 P-웰 영역(106)을 형성한다.
도 3을 참고하면, N-웰 영역(105)과 P-웰 영역(106)을 형성한 후, N-웰 영역(105)에 P형의 소스 전극(108)과 드레인 전극(109)이 형성되어 있는 PMOS트랜지스터(107)를 형성한다. P-웰 영역(106)에는 N형의 소스 전극(111)과 드레인 전극(112)이 형성되어 있는 NMOS트랜지스터(110)를 형성한다.
종래 기술에서의 셀로우 트렌치 격리구조는 더 이상 축소할 수가 없으며, 칩에서 차지하는 면적이 비교적 크다.
본 발명이 해결하고자 하는 기술적 문제는, 종래 기술에서의 셀로우 트렌치 격리구조는 더 이상 축소할 수 없고, 칩에서 차지하는 면적이 비교적 크다는 점이다.
상기 문제를 해결하기 위하여, 본 발명은, 반도체 기판을 제공함과 동시에, 상기 반도체 기판을 제1 활성 영역 및 제2 활성 영역으로 나누는 오목홈을 반도체 기판 내에 형성하는 단계; 상기 오목홈의 측벽에 사이드윌(side will)을 형성하는 단계; 상기 제1 활성 영역 내에 제1 웰 영역을 형성하고, 상기 제2 활성 영역 내에 제2 웰 영역을 형성하고, 상기 제1 웰 영역과 제2 웰 영역의 연결부에 공핍 영역을 형성하는 단계; 사이드윌 형성 후, 상기 오목홈의 바닥부의 제1 웰 영역에서 제1 웰 영역의 유형과 같은 유형의 제1차 이온 주입을 진행하고, 상기 오목홈의 바닥부의 제2 웰 영역에서 제2 웰 영역의 유형과 같은 유형의 제2차 이온 주입을 진행하는 단계; 및 이온 주입 후, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하는 단계를 포함하는 반도체 구조의 형성방법을 제공한다.
선택적으로, 상기 오목홈의 바닥부의 제1 웰 영역에서 제1차 이온 주입을 진행하는 단계는, 상기 기판과 오목홈으로 형성된 표면에 패턴화된 제1 마스크층을 형성하여, 제1차 이온 주입 영역을 정의하는 단계; 상기 패턴화된 제1 마스크층을 마스크로 하여, 제1차 이온 주입을 진행하는 단계; 및 제1차 이온 주입 후, 패턴화된 제1 마스크층을 제거하는 단계를 포함한다.
선택적으로, 상기 오목홈의 바닥부의 제2 웰 영역에서 제2차 이온 주입을 진행하는 단계는, 상기 기판과 오목홈으로 형성된 표면에 패턴화된 제2 마스크층을 형성하여, 제2차 이온 주입 영역을 정의하는 단계; 상기 패턴화된 제2 마스크층을 마스크로 하여, 제2차 이온 주입을 진행하는 단계; 및 제2차 이온 주입 후, 패턴화된 제2 마스크층을 제거하는 단계를 포함한다.
선택적으로, 상기 제1차 이온 주입의 농도는 상기 격리구조가 파괴될 때의 이온 주입 농도보다 작다.
선택적으로, 상기 제1차 이온 주입 농도는 1×1014atom/cm2보다 작다.
선택적으로, 상기 제2차 이온 주입 농도는 상기 격리구조가 파괴될 때의 이온 주입 농도보다 작다.
선택적으로, 상기 제2차 이온 주입 농도는 1×1014atom/cm2보다 작다.
선택적으로, 상기 사이드윌의 재료는 산화규소 또는 질화규소이다.
선택적으로, 상기 사이드윌의 형성방법은, 상기 오목홈 표면에 사이드윌의 재료층을 증착하는 단계; 및 상기 사이드윌의 재료층에 대해 에치백을 진행하는 단계를 포함한다.
선택적으로, 이온 주입 후, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하기 전에 상기 사이드윌을 제거하는 단계를 더 포함한다.
선택적으로, 상기 사이드윌을 제거하는 방법은 습식 부식이다.
선택적으로, 상기 반도체 기판 상에 오목홈을 형성하기 전에 차단층이 형성된 패드산화층을 상기 기판 상에 형성하는 단계를 더 포함한다.
선택적으로, 상기 패드산화층의 재료는 산화규소이며, 상기 차단층의 재료는 질화규소이다.
선택적으로, 상기 오목홈의 측벽에 사이드윌을 형성하기 전에 상기 오목홈의 표면에 산화규소층을 형성하는 단계를 더 포함한다.
선택적으로, 상기 산화규소층의 형성방법은 열산화법이다.
선택적으로, 상기 유전체층의 재료는 산화규소이다.
선택적으로, 상기 반도체 기판 상에 오목홈을 형성하는 방법은, 상기 반도체 기판 상에 패턴화된 제3 마스크층을 형성하여, 오목홈의 위치를 정의하는 단계; 및 상기 패턴화된 제3 마스크층을 마스크로 하여 반도체 기판에 대해 식각을 진행하는 단계를 포함한다.
본 발명은, 오목홈을 구비한 반도체 기판; 오목홈 측벽에 위치하는 사이드윌; 제1 활성 영역 내에 위치하는 제1 웰 영역; 제2 활성 영역 내에 위치하는 제2 웰 영역; 및 상기 오목홈에 충전된 유전체층을 포함하고, 상기 오목홈의 한쪽에 있는 반도체 기판은 제1 활성 영역이고, 상기 오목홈의 다른 한쪽에 있는 반도체 기판은 제2 활성 영역이며, 상기 제1 웰 영역과 상기 제2 웰 영역은 상기 오목홈의 바닥부의 연결부에 공핍 영역을 형성하고, 상기 오목홈의 바닥부의 제1 웰 영역의 이온 농도가 제1 웰 영역 기타 위치의 농도보다 크고, 상기 오목홈의 바닥부의 제2 웰 영역의 이온 농도가 제2 웰 영역 기타 위치의 농도보다 큰 반도체 구조를 더 제공한다.
종래 기술과 비교하면, 본 발명의 기술 방안은 다음과 같은 장점을 가진다.
상기 오목홈의 바닥부의 제1 웰 영역에서 제1 웰 영역의 유형과 같은 유형의 제1차 이온 주입을 진행하고, 상기 오목홈의 바닥부의 제2 웰 영역에서 제2 웰 영역의 유형과 같은 유형의 제2차 이온 주입을 진행함으로써, 오목홈의 바닥부의 제1 웰 영역과 제2 영역의 이온 주입 농도를 모두 증가시켜, 제1 웰 영역과 제2 웰 영역이 오목홈의 바닥부에서 형성한 공핍 영역의 폭을 감소시킨다. 이온 주입 후, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성한다. 그 다음, 상기 격리구조의 양측에 드레인 전극과 소스 전극을 형성하는데, 여기서 드레인 전극은 제1 웰 영역 내에서 형성된 상기 격리구조와 인접하는 트랜지스터의 드레인 전극이며, 상기 소스 전극은 제2 웰 영역 내에서 상기 격리구조와 인접하는 트랜지스터의 소스 전극이다.
상기 격리구조의 크기를 축소하면, 상기 격리구조 양측의 드레인 전극과 소스 전극 간의 거리도 상응하게 축소되나, 상기 격리구조의 크기를 축소하는 상황에서, 소스 전극 또는 드레인 전극에 전압을 인가하여도, 소스 전극, 드레인 전극과 동일 유형의 웰 영역 간의 펀치스루(punchthrough)는 발생하지 않는다. 즉, 제1 웰 영역에 있는 드레인 전극은 제2 웰 영역과 펀치스루가 발생하지 않고, 제2 웰 영역에 있는 소스 전극은 제1 웰 영역과 펀치스루가 발생하지 않는다. 따라서, 상기 오목홈의 바닥부에 대해 상기 이온 주입을 진행할 경우, 상기 격리구조의 크기를 축소할 수 있어, 칩 상에서 상기 격리구조가 차지하는 면적을 축소할 수 있다.
또한, 본 발명은 상기 오목홈의 측벽에 사이드윌을 형성하여, 오목홈 측벽이 위치하는 곳의 반도체 기판에 이온이 주입되는 것을 방지하고, 특히 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터 중의 게이트 전극 부근에 이온이 주입되는 것을 방지할 수 있다. 오목홈 측벽이 위치하는 곳의 반도체 기판에 이온이 주입되지 않으면, 후속 공정에서 형성되는 격리구조의 파괴 전압(Breakdown Voltage)을 증가시킬 수 있으므로, 후속 공정에서 형성되는 격리구조의 격리 효과를 향상시킬 수 있다. 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터 중의 게이트 전극 부근에서 이온이 주입되지 않으면, 반도체 소자의 임계 전압(vt)을 감소시키고, 포화전류(Idsat)를 증가시켜, 반도체 소자의 턴온에 필요한 에너지를 줄일 수 있어, 즉 에너지 소모를 줄이는 것과 같게 되므로, 협폭 효과(Narrow Width Effect)의 발생을 방지할 수 있다.
더욱이, 상기 오목홈의 바닥부에 상기 이온 주입을 진행함으로써, 제1 웰 영역과 제2 웰 영역의 농도를 모두 증가시키게 되므로, 정전기 방전 회로의 트리거 전압(Trigger Voltage)을 감소시킬 수 있고, 정전기 방전 현상이 발생할 경우, 본 발명은 정전기 보호회로를 비교적 쉽게 트리거 함으로써, 반도체 소자가 손상 또는 훼손되는 것을 방지할 수 있다.
도 1 내지 도 3은 종래 기술의 반도체 구조 사이에 있는 트렌치 격리구조의 제조방법을 개략적으로 나타낸 단면 구조도이다.
도 4는 본 발명의 실시예에 따른 반도체 구조의 형성방법을 개략적으로 나타낸 흐름도이다.
도 5 내지 도 10은 본 발명 실시예에 따른 반도체 구조의 형성과정을 개략적으로 나타낸 단면 구조도이다.
본 발명자는, 종래 기술에서의 트렌치 격리구조는 더 이상 축소할 수 없어서, 칩에서 차지하는 면적이 비교적 크다는 것을 그 원인과 함께 발견 및 분석하였다.
도 3을 참고하면, 종래 기술에서, P-웰 영역(106)의 정공(positive hole)은 N-웰 영역(105)으로 확산되고, N-웰 영역(105)의 전자는 P-웰 영역(106)으로 확산되므로, N-웰 영역(105)으로 확산된 정공과 P-웰 영역(106)으로 확산된 전자는 셀로우 트렌치 격리구조(104)의 바닥부에서 재결합되어 공핍 영역을 형성한다. 소자 작동 시 PMOS트랜지스터, NMOS트랜지스터의 소스 전극과 드레인 전극에 전압을 인가해야 하고, 공핍 영역의 폭은 인가 전압의 작용 하에서 증가되는데, 이때 트렌치 격리구조(104)의 크기를 축소하면, NMOS트랜지스터의 드레인 전극(112)과 PMOS트랜지스터의 소스 전극(108) 간의 거리를 축소하는 것과 같으며, 폭이 증가된 공핍 영역은 NMOS트랜지스터의 드레인 전극(112)과 PMOS트랜지스터의 소스 전극(108)에 쉽게 진입하게 되므로, 소스 전극(108), 드레인 전극(112)과 동일 유형으로 도핑된 웰 영역 간의 펀치스루를 초래하여, 반도체 소자가 작동될 수 없게 한다. 구체적으로, 폭이 증가된 공핍 영역 중의 전자가 NMOS트랜지스터 중의 드레인 전극(112)에 진입하여, NMOS트랜지스터의 드레인 전극(112)과 N-웰 영역(105) 간의 펀치스루를 발생시킨다. 폭이 증가된 공핍 영역 중의 정공이 PMOS트랜지스터의 소스 전극(108)에 진입하여, PMOS트랜지스터의 소스 전극(108)과 P-웰 영역(106) 간의 펀치스루를 발생시킨다. 따라서, 트렌치 격리구조의 크기는 더 이상 축소할 수 없고, 칩에서 차지하는 면적이 비교적 크다.
이 때문에, 본 발명자는 연구를 통해, 반도체 구조의 형성방법을 안출하였고, 도 4는 본 발명의 실시예에 따른 반도체 구조의 형성방법을 개략적으로 나타낸 흐름도이다. 도 5 내지 도 8은 본 발명 실시예에 따른 반도체 구조의 형성과정을 개략적으로 나타낸 단면 구조도이다. 이하에서는, 도 5 내지 도 8에 도 4를 참조하여 본 발명의 반도체 구조의 형성방법에 대해 상세하게 설명한다.
도 5를 참고하면, 도 4의 단계 S11을 실행하여 반도체 기판(200)을 제공하고, 상기 반도체 기판을 제1 활성 영역(I) 및 제2 활성 영역(II)으로 나누는 오목홈을 반도체 기판 내에 형성한다.
기판(200) 재료는 실리콘 기판, 실리콘 게르마늄 기판, III-V족 원소 화합물 기판, 탄화규소 기판 또는 이들의 적층구조, 또는 실리콘-온-인슐레이터 구조, 또는 금강석 기판, 또는 당해 기술분야에서의 통상의 기술자가 공지하는 기타 반도체 재료 기판일 수 있다.
본 실시예에서는, 반도체(200) 상에 패드산화층(202)이 더 형성되어 있고, 패드산화층(202) 상에 차단층(203)이 형성된다. 차단층(203)의 작용은 반도체 기판 표면을 보호하는 것이다. 상기 차단층(203)의 재료는 질화규소이며, 형성방법은 화학 기상 증착법이다. 패드산화층(202)의 역할은, 차단층(203)과 반도체 기판(200) 간에 서로 다른 열팽창 계수로 인해 응력이 발생 되어 파괴되는 것을 방지하는 것이다. 패드산화층(202)의 재료는 산화규소이며, 형성방법은 화학 기상 증착법이다.
차단층(203)을 형성한 후, 상기 차단층(203)의 표면에 패턴화된 마스크층(미도시)을 형성함으로써, 상기 패턴화된 마스크층을 마스크로 하여, 차단층(203), 패드산화층(202)과 기판(202)을 순차적으로 식각하여, 기판(200) 내에 오목홈(201)을 형성한다. 상기 오목홈(201)은 반도체 기판을 제1 활성 영역(I)과 제2 활성 영역(II)으로 나눈다.
오목홈(201)을 형성한 후, 상기 오목홈(201) 표면에 산화규소층(213)을 형성하고, 상기 산화규소층(213)의 형성방법은 열산화법이다. 오목홈(201)의 표면에 산화규소층(203)을 형성하는 작용은 다음과 같다: 첫째, 식각 공정을 거쳐 오목홈(201)을 형성하는 과정에서, 오목홈(201) 표면의 실리콘이 손상되는데, 표면이 손상된 실리콘을 열산화 공정에 의해 산화규소로 변하게 함으로써, 후속 공정에서 형성되는 트렌치 격리구조의 격리효과를 더 좋도록 한다. 둘째, 식각 공정에 의해 형성된 오목홈의 바닥부의 모서리부분의 각도가 비교적 예리하여, 전하를 첨단에 쉽게 축적시키므로, 첨단 방전을 형성하여, 후속 공정의 트렌치 격리구조에서 파괴 전압을 발생시킨다. 따라서, 상기 오목홈의 표면에 산화규소층을 형성하면, 오목홈의 바닥부의 모서리부분을 부드럽게 만들어, 첨단 방전 현상의 발생을 감소시킨다.
또한, 당연히, 기타 실시예에서 오목홈(201)의 표면에 산화규소층(213)을 형성하지 않을 수도 있다.
그리고, 도 6을 참고하면, 도 3의 단계 S12를 실행하여, 상기 오목홈(201)의 측벽에 사이드윌(214)을 형성한다.
여기서, 사이드윌(214)의 재료는 산화규소 또는 질화규소일 수 있다. 사이드윌(214)의 형성방법은 먼저 화학 기상 증착법을 이용하여 상기 오목홈(201)의 산화규소층(213) 표면에 사이드윌의 재료층을 형성한 다음, 사이드윌의 재료층을 에치백하여, 사이드윌(214)을 형성한다. 본 실시예에서, 사이드윌(214)의 재료는 산화규소이다. TEOS(테트라에틸오소실리케이트, Tetraethyl orthosilicate)와 오존(O3)의 반응을 이용하여 산화규소를 증착시킨다. TEOS와 오존의 반응을 이용하여 산화규소를 증착시키는 이유는, TEOS와 오존의 반응을 이용하여 산화규소를 증착시키면 양호한 충전능력을 가지므로, 높은 종횡비를 갖는 홈을 충전하는데 적합하며, 다른 한편으로, TEOS와 오존을 사용하여 열화학 기상 증착 공정을 이용해 산화규소를 증착시키면, 플라즈마 감압 화학 기상 증착(HDPCVD)와 같이 반도체 기판의 모서리에 손상을 주지 않기 때문이다. 그리고, TEOS와 오존을 사용하여 형성된 사이드윌(214)은 후속 공정에서 쉽게 제거된다.
후속 공정의 이온 주입 단계에서, 사이드윌(214)은 오목홈(21) 측벽에 이온 주입이 되지 않게 보호할 수 있으며, 또한 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터 중의 게이트 전극 부근에 이온 주입이 되지 않게 보호할 수 있다.
계속하여 도 6을 참고하면, 도 4의 단계 S13을 실행하여, 상기 제1 활성 영역(I) 내에 제1 웰 영역(204)을 형성하고, 상기 제2 활성 영역(II) 내에 제2 웰 영역(205)을 형성하고, 상기 제1 웰 영역(204)과 제2 웰 영역(205)의 연결부에 공핍 영역을 형성한다.
제1 활성 영역(I) 내의 트랜지스터가 NMOS트랜지스터일 경우, 제1 활성 영역(I)에 3가 도핑제를 도핑하여 P-웰 영역을 형성하며, 3가 도핑제는 붕소이온이다. 제1 활성 영역(I) 내의 트랜지스터가 PMOS트랜지스터일 경우, 제1 활성 영역(I)에 5가 도핑제를 도핑하여 N-웰 영역을 형성하며, 5가 도핑제는 인이온, 비소이온 또는 안티몬이온이다. 제1 활성 영역(I) 내에 제1 웰 영역(204)을 형성하는 방법은 당해 기술분야에서의 통상의 기술자의 공지 기술이므로, 여기서 상세하게 설명하지는 않는다. 제1 활성 영역(I) 내의 트랜지스터가 NMOS트랜지스터이고, 제1 활성 영역(I)에 3가 도핑제를 도핑하여 P-웰 영역을 형성할 경우, 제2 활성 영역(II)에 5가 도핑제를 도핑하여 N-웰 영역을 형성한다.
제1 활성 영역(I) 내의 트랜지스터가 PMOS트랜지스터이며, 제1 활성 영역(I)에 5가 도핑제를 도핑하여 N-웰 영역을 형성할 경우, 제2 활성 영역(II)에 3가 도핑제를 도핑하여 P-웰 영역을 형성한다. 제2 활성 영역(II) 내에 제2 웰 영역(205)를 형성하는 방법은 당해 기술분야에서의 통상의 기술자의 공지 기술이므로, 여기서 상세하게 설명하지는 않는다. 본 실시예에서, 제1 활성 영역(I) 내의 트랜지스터는 NMOS트랜지스터이고, 제1 활성 영역(I)에 3가 도핑제를 도핑하여 P-웰 영역을 형성하고, 제2 활성 영역(II)에 5가 도핑제를 도핑하여 N-웰 영역을 형성한다. N-웰 영역을 형성한 후, 상기 N-웰 영역과 제1 활성 영역(I)에 형성된 P-웰 영역의 연결부에 공핍 영역을 형성한다.
기타 실시예에서, 제1 활성 영역(I)에 5가 도핑제를 도핑하여 N-웰 영역을 형성하고, 제2 활성 영역(II) 내에 3가 도핑제를 도핑하여 P-웰 영역을 형성할 수도 있으며, 이 또한 본 발명을 실시할 수 있다.
그리고, 도 7 및 도 8을 참고하면, 도 4의 단계 S14를 실행하여 사이드윌(214)을 형성한 후, 상기 오목홈(201) 바닥부의 제1 웰 영역(204)에서 제1 웰 영역(204)의 유형과 같은 유형의 제1차 이온 주입을 진행하고, 상기 제1 오목홈의 바닥부(201)의 제2 웰 영역(205)에서 제2 웰 영역(205)의 유형과 같은 유형의 제2차 이온 주입을 진행한다.
구체적으로 도 7을 참고하면, 상기 기판(200)과 오목홈(201)으로 형성된 표면 상에 패턴화된 제1 마스크층(207)을 형성함으로써, 제1차 이온 주입 영역을 정의한다. 그 다음, 상기 패턴화된 제1 마스크층을 마스크로 하여, 제1차 이온 주입을 진행한다. 제1차 이온 주입의 유형은 제1 웰 영역(204)의 유형과 같다.
여기서, 제1 마스크층(207)은 포토레지스트, 산화규소, 질산화규소, 질화탄탈 또는 질화티타늄일 수 있다. 본 실시예에서는 포토레지스트를 선택하는 것이 바람직하다.
본 실시예에서, 제1 웰 영역(204)는 P-웰 영역이다. 오목홈의 바닥부의 P-웰 영역에 대해 제1차 이온 주입을 진행하여, P+영역(208)을 형성하며, 주입된 이온은 인이온, 비소이온 또는 안티몬이온이다. 상기 인이온 주입량은 1×1014atom/cm2보다 작고, 인이온 주입 에너지는 1000Kev보다 작다. 상기 인이온 주입 시의 RF전압과 인이온 주입 시간은, 이온 주입 공정 시 사용하는 스퍼터링 장치에 따라 정해지므로, 인이온 주입 시의 RF전압과 인이온 주입 시간은 구체적인 이온 주입 공정에 따라 서로 다르다.
P+영역(208)을 형성한 후, 제1 마스크층(207)을 제거하는데, 제1 마스크층(207)을 제거하는 방법은 에싱(ASHING)이다.
그리고, 도 8을 참고하면, 상기 기판(200)과 오목홈(201)으로 형성된 표면 상에 패턴화된 제2 마스크층(209)을 형성하고, 제2차 이온 주입 영역을 정의한 후, 상기 패턴화된 제2 마스크층(209)을 마스크로 하여, 제2차 이온 주입을 진행한다. 제2차 이온 주입의 유형은 제2 웰 영역(205)의 유형과 같다.
여기서, 제2 마스크층(209)는 포토레지스트, 산화규소, 질산화규소, 질화 탄탈 또는 질화티타늄일 수 있다. 본 실시예에서 포토레지스트를 선택하는 것이 바람직하다.
본 실시예에서, 제2 웰 영역(205)은 N-웰 영역이다. 오목홈의 바닥부의 N-웰 영역에 대해 제2차 이온 주입을 진행하여, N+영역(210)을 형성하며, 주입된 이온은 붕소이온이다. 상기 붕소이온의 주입량은 1×1014atom/cm2보다 작으며, 붕소이온 주입 에너지는 1000Kev보다 작다. 상기 붕소이온 주입 시의 RF전압과 붕소이온 주입 시간은 이온 주입 공정 시 사용한 스퍼터링 장치에 따라 정해지므로, 붕소이온 주입 시의 RF전압과 붕소이온 주입 시간은 구체적인 이온 주입 공정에 따라 서로 다르다.
N+영역(201)을 형성한 후, 제2 마스크층(209)를 제거하고, 제2 마스크층(209)의 제거 방법은 에싱방법이다.
본 실시예에서, 오목홈(201) 바닥부에 대해 제1차 이온 주입과 제2차 이온 주입을 진행한 후, P-웰 영역에 P+영역(208)을 형성하고, N-웰 영역에 N+영역(210)을 형성한다. P+영역(208)과 N+영역(201)의 형성은, 오목홈(201) 바닥부의 공핍 영역에서의 이온과 정공의 농도를 증가시켜, 공핍 영역의 폭을 좁게 한다. 따라서, 기판에 형성하는 오목홈의 폭은 상응하게 축소될 수 있고, 후속 공정에서 P-웰 영역 내에 형성하는 NMOS트랜지스터의 드레인 전극과 N-웰 영역 내에 형성하는 PMOS트랜지스터의 소스 전극 사이의 거리 또한 상응하게 축소되고, 또한 소스 전극 또는 드레인 전극과 동일 유형으로 도핑된 웰 영역 간의 펀치스루가 발생하지 않는다. 즉, 후속 공정에서 형성되는 NMOS트랜지스터의 드레인 전극과 N-웰 영역 간의 펀치스루, 후속 공정에서 형성되는 PMOS트랜지스터 중의 소스 전극과 P-웰 영역 간의 펀치스루가 발생하지 않는다.
여기서 설명해야 할 점은, P+영역(208)의 인이온 주입량은 1×1014atom/cm2보다 작으며, 여기서 1×1014atom/cm2는 후속 공정에서 P-웰 영역에 NMOS트랜지스터 중의 드레인 전극 또는 소스 전극을 형성하는 농도이다. N+영역(210)에서 붕소이온 주입량은 1×1014atom/cm2보다 작다. 여기서 1×1014atom/cm2는 후속 공정에서 P-웰 영역에 NMOS트랜지스터 중의 드레인 전극 또는 소스 전극을 형성하는 농도이다. 1×1014atom/cm2는 격리구조가 파괴될 때의 이온 주입 농도이기도 하다. P+영역에서의 인이온 주입량과 N+영역에서의 붕소이온 주입량이 1×1014atom/cm2보다 작은 이유는 이온 주입량이 너무 크면, 후속 공정에서 형성되는 격리구조가 쉽게 파괴되어 격리작용을 하지 못하여 반도체 소자가 작동하지 않기 때문이다.
또한, 더 설명해야 할 점은, 단계 S12에서 상기 오목홈의 측벽에 사이드윌(214)을 형성하지 않으면, 오목홈(201)의 측벽에도 이온이 주입되며, 특히 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터의 게이트 전극 부근에서 주입된다. 오목홈(201)의 측벽에 이온이 주입되면, 후속 공정에서 형성되는 격리구조의 파괴 전압(Breakdown Voltage)이 작아지므로, 후속 공정에서 형성되는 격리구조의 격리효과가 좋지 않아 쉽게 파괴된다. 후속 공정에서 형성되는 PMOS트랜지스터 또는 NMOS트랜지스터 중의 게이트 전극 부근에서 주입되면, 반도체 소자의 임계 전압(vt)이 증가되고, 포화전류(Idsat)가 작아져, 반도체 소자의 턴온에 필요한 에너지를 증가시켜 결국 에너지 소모가 커지는 것과 같으므로, 협폭 효과(Narrow Width Effect)가 쉽게 발생한다. 상기 2가지 현상은 특히 오목홈 크기가 작아질 경우에 더욱 명확하다.
기타 실시예에서는, 먼저 오목홈(201) 바닥부의 제2 웰 영역(205)에 대해 이온 주입을 진행한 다음, 오목홈(201) 바닥부의 제1 웰 영역(204)에 대해 이온 주입을 진행할 수도 있다.
도 8 및 도 9를 참고하면, 이온 주입 후, 상기 사이드윌(214)을 제거한다.
사이드윌(214)을 제거하는 방법은 습식 부식이며, 당해 기술분야에서의 통상의 기술자의 공지 기술에 속하므로, 여기서 상세하게 설명하지는 않는다.
기타 실시예에서는 사이드윌(241)을 제거하지 않을 수도 있다.
그리고, 도 9 및 도 10을 참고하면, 도 4의 단계 S15를 실행하여 상기 사이드윌(214)을 제거한 후, 상기 오목홈(201) 내에 유전체층(211)을 충전하여 격리구조(212)를 형성한다.
여기서, 유전체층(211)의 재료는 산화규소이다. 본 실시예에서, 화학 기상 증착 방법을 이용하여 상기 오목홈(201) 내 및 차단층(203)의 표면에 산화규소를 형성한다. 예를 들면, TEOS와 오존의 반응을 이용하여 산화규소를 증착시킨다(단계 S12 참고). 그 다음, 화학 기계 연마법(CMP)을 이용하여 차단층(203) 표면의 산화규소층을 제거하여, 격리구조(212)를 형성한다. 본 실시예의 격리구조(212)는 셀로우 트렌치 격리(STI)구조이다. 여기서, 차단층(203)은 화학 기계 연마의 정지층으로서, 기판이 손상되지 않도록 보호한다.
기타 실시예에서는, 오목홈(201) 내에 열 성장 방법을 이용하여 산화규소를 형성할 수도 있다. 형성된 격리구조(212)는 부분 산화 격리(LOCOS)구조이다.
후속 공정에서 형성되는 반도체 소자의 공정은 당해 기술분야에서의 통상의 기술자의 공지 분야이다.
여기서 설명해야 할 점은, 본 실시예에서, 상기 셀로우 트렌치 격리구조의 하측에 P+영역(208)과 N+영역(210)이 형성되고, 또한 정전기 방전 보호 회로가 더욱 쉽게 트리거될 수 있도록 하여, 반도체 소자의 정상 작동을 보호한다는 것이다.
구체적으로, 정전기 방전(electrostatic discharge, ESD)은, 짧은 시간에 대량으로 반도체 소자에 전류가 흐르는 것을 말한다. 이 대전류의 공급원은 많은 종류가 있다. 예를 들면 인체와 기계 방전으로서, 각각 인체 방전 모델(Human Body Model, HBM)과 기계 방전 모델(machine model, MM)이라고 불린다. 반도체 소자는 정전기 방전의 영향을 쉽게 받아 손상되거나 또는 파괴된다. 특히 반도체 소자의 크기가 딥 서브 마이크론의 범위까지 축소될 경우, 정전기 방전은 반도체 소자를 더욱 쉽게 손상시킨다.
본 실시예에서, 셀로우 트렌치 격리구조의 하측에 P+영역(208)과 N+영역(210)을 형성함으로써 P-웰 영역과 N-웰 영역의 농도를 모두 증가시켜, 정전기 방전 보호 회로의 트리거 전압(Trigger Voltage)를 감소시킨다. 정전기 방전 현상이 발생할 경우, 본 발명은 정전기 보호회로를 더욱 쉽게 작동시킴으로써, 반도체 소자가 손상되거나 파괴되지 않게 보호한다.
도 10을 참고하면, 본 발명은, 오목홈(201)을 구비한 반도체 기판(200, 도 5를 참고); 오목홈(201)의 측벽에 위치하는 사이드윌(214); 제1 활성 영역(I) 내에 위치하는 제1 웰 영역(204); 제2 활성 영역(II) 내에 위치하는 제2 웰 영역(205); 상기 오목홈에 충전된 유전체층(212)을 포함하고, 상기 오목홈(201)의 한쪽에 있는 반도체 기판은 제1 활성 영역(I)이고, 상기 오목홈의 다른 한쪽에 있는 반도체 기판은 제2 활성 영역(II)이며; 상기 제1 웰 영역(204)과 제2 웰 영역(205)은 상기 오목홈의 바닥부의 연결부에 공핍 영역을 형성하고; 상기 오목홈(201) 바닥부의 제1 웰 영역(204)의 이온 농도가 제1 웰 영역(204) 기타 위치의 농도보다 크고, 상기 오목홈(201) 바닥부의 제2 웰 영역(205)의 이온 농도가 제2 웰 영역(205) 기타 위치의 농도보다 큰 반도체 구조를 더 제공한다.
본 발명은, 바람직한 실시예들을 통해 상기와 같이 제공되었으나, 이는 본 발명을 한정하기 위한 것이 아니며, 당해 기술분야에서의 통상의 기술자는 본 발명의 정신을 위배하지 않는 범위 내에서, 상기 공개된 방법 및 기술 내용을 이용하여 본 발명의 기술 방안에 대해 가능한 변경 및 수정할 수 있다. 따라서, 본 발명의 기술 방안의 내용을 벗어나지 않는 범위에서, 본 발명의 기술적 본질에 따라 상기 실시예에 대해 행한 간단한 수정, 균등한 변화 및 수식은, 모두 본 발명의 기술적 보호범위 내에 속한다.

Claims (18)

  1. 반도체 기판에 있어서, 상기 반도체 기판을 제1 활성 영역 및 제2 활성 영역으로 나누는 오목홈을 상기 반도체 기판 내에 형성하는 단계;
    상기 오목홈의 측벽에 사이드윌을 형성하는 단계;
    상기 제1 활성 영역 내에 제1 웰 영역을 형성하고, 상기 제2 활성 영역 내에 제2 웰 영역을 형성하며, 상기 제1 웰 영역과 제2 웰 영역의 연결부에 공핍 영역을 형성하는 단계;
    상기 사이드윌의 형성 후에, 상기 오목홈의 바닥부의 제1 웰 영역에서 상기 제1 웰 영역의 유형과 같은 유형의 제1차 이온 주입을 진행하고, 상기 오목홈의 바닥부의 제2 웰 영역에서 제2 웰 영역의 유형과 같은 유형의 제2차 이온 주입을 진행하는 단계; 및
    상기 이온 주입 후에, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하는 단계
    를 포함하는 반도체 구조의 형성방법.
  2. 제1항에 있어서,
    상기 오목홈의 바닥부의 제1 웰 영역에서 제1차 이온 주입을 진행하는 단계는,
    상기 반도체 기판과 상기 오목홈으로 형성된 표면에 패턴화된 제1 마스크층을 형성하여, 제1차 이온 주입 영역을 정의하는 단계;
    상기 패턴화된 제1 마스크층을 마스크로 하여, 제1차 이온 주입을 진행하는 단계; 및
    상기 제1차 이온 주입 후에, 상기 패턴화된 제1 마스크층을 제거하는 단계
    를 포함하는, 반도체 구조의 형성방법.
  3. 제1항에 있어서,
    상기 오목홈의 바닥부의 제2 웰 영역에서 제2차 이온 주입을 진행하는 단계는,
    상기 반도체 기판과 상기 오목홈으로 형성된 표면에 패턴화된 제2 마스크층을 형성하여, 제2차 이온 주입 영역을 정의하는 단계;
    상기 패턴화된 제2 마스크층을 마스크로 하여, 제2차 이온 주입을 진행하는 단계; 및
    상기 제2차 이온 주입 후에, 상기 패턴화된 제2 마스크층을 제거하는 단계
    를 포함하는, 반도체 구조의 형성방법.
  4. 제2항에 있어서,
    상기 제1차 이온 주입의 농도는, 상기 격리구조가 파괴될 때의 이온 주입 농도보다 작은, 반도체 구조의 형성방법.
  5. 제4항에 있어서,
    상기 제1차 이온 주입의 농도는, 1×1014atom/cm2보다 작은, 반도체 구조의 형성방법.
  6. 제3항에 있어서,
    상기 제2차 이온 주입의 농도는, 상기 격리구조가 파괴될 때의 이온 주입 농도보다 작은, 반도체 구조의 형성방법.
  7. 제6항에 있어서,
    상기 제2차 이온 주입의 농도는, 1×1014atom/cm2보다 작은, 반도체 구조의 형성방법.
  8. 제1항에 있어서,
    상기 사이드윌의 재료는 산화규소 또는 질화규소인, 반도체 구조의 형성방법.
  9. 제8항에 있어서,
    상기 사이드윌의 형성방법은,
    상기 오목홈의 표면에 사이드윌의 재료층을 증착하는 단계; 및
    상기 사이드윌의 재료층에 대해 에치백을 진행하는 단계
    를 포함하는, 반도체 구조의 형성방법.
  10. 제1항에 있어서,
    상기 이온 주입 후에, 상기 오목홈 내에 유전체층을 충전하여 격리구조를 형성하는 단계 이전에, 상기 사이드윌을 제거하는 단계를 더 포함하는, 반도체 구조의 형성방법.
  11. 제10항에 있어서,
    상기 사이드윌을 제거하는 방법은 습식 부식인, 반도체 구조의 형성방법.
  12. 제1항에 있어서,
    상기 오목홈을 반도체 기판 내에 형성하는 단계 이전에, 차단층이 형성된 패드산화층을 상기 반도체 기판 상에 형성하는 단계를 더 포함하는, 반도체 구조의 형성방법.
  13. 제12항에 있어서,
    상기 패드산화층의 재료는 산화규소이며,
    상기 차단층의 재료는 질화규소인, 반도체 구조의 형성방법.
  14. 제1항에 있어서,
    상기 오목홈의 측벽에 사이드윌을 형성하는 단계 이전에, 상기 오목홈의 표면에 산화규소층을 형성하는 단계를 더 포함하는, 반도체 구조의 형성방법.
  15. 제14항에 있어서,
    상기 산화규소층의 형성방법은 열산화법인, 반도체 구조의 형성방법.
  16. 제1항에 있어서,
    상기 유전체층의 재료는 산화규소인, 반도체 구조의 형성방법.
  17. 제1항에서,
    상기 반도체 기판 상에 오목홈을 형성하는 방법은,
    상기 반도체 기판 상에 패턴화된 제3 마스크층을 형성하여, 상기 오목홈의 위치를 정의하는 단계; 및
    상기 패턴화된 제3 마스크층을 마스크로 하여 상기 반도체 기판에 대해 식각을 진행하는 단계
    를 포함하는, 반도체 구조의 형성방법.
  18. 오목홈을 구비한 반도체 기판;
    상기 오목홈의 측벽에 위치하는 사이드윌;
    제1 활성 영역 내에 위치하는 제1 웰 영역과, 제2 활성 영역 내에 위치하는 제2 웰 영역; 및
    상기 오목홈에 충전된 유전체층
    을 포함하고,
    상기 오목홈의 한쪽에 있는 반도체 기판은 제1 활성 영역이고, 상기 오목홈의 다른 한쪽에 있는 반도체 기판은 제2 활성 영역이며,
    상기 제1 웰 영역과 상기 제2 웰 영역은 상기 오목홈의 바닥부의 연결부에 공핍 영역을 형성하고,
    상기 오목홈의 바닥부의 제1 웰 영역의 이온 농도가 상기 제1 웰 영역 외의 기타 위치의 농도보다 크고, 상기 오목홈의 바닥부의 제2 웰 영역의 이온 농도가 제2 웰 영역 외의 기타 위치의 농도보다 큰,
    반도체 구조.
KR1020130054966A 2013-01-10 2013-05-15 반도체 구조의 형성방법 KR101477606B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310009786.9A CN103928383B (zh) 2013-01-10 2013-01-10 半导体结构的形成方法和半导体结构
CN201310009786.9 2013-01-10

Publications (2)

Publication Number Publication Date
KR20140090924A true KR20140090924A (ko) 2014-07-18
KR101477606B1 KR101477606B1 (ko) 2014-12-30

Family

ID=51146561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130054966A KR101477606B1 (ko) 2013-01-10 2013-05-15 반도체 구조의 형성방법

Country Status (3)

Country Link
KR (1) KR101477606B1 (ko)
CN (1) CN103928383B (ko)
TW (1) TWI523115B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336660A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105529250B (zh) * 2014-09-30 2020-10-09 中芯国际集成电路制造(上海)有限公司 高能离子注入方法及半导体结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228726B1 (en) * 2000-03-06 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to suppress CMOS device latchup and improve interwell isolation
US6686252B2 (en) * 2001-03-10 2004-02-03 International Business Machines Corporation Method and structure to reduce CMOS inter-well leakage
KR100511925B1 (ko) * 2003-12-23 2005-09-05 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR100561519B1 (ko) * 2003-12-30 2006-03-17 동부아남반도체 주식회사 반도체 제조 공정에 있어서의 웰 형성 방법
KR100523648B1 (ko) * 2003-12-31 2005-10-24 동부아남반도체 주식회사 반도체소자의 소자 분리 방법
US20070026599A1 (en) * 2005-07-27 2007-02-01 Advanced Micro Devices, Inc. Methods for fabricating a stressed MOS device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336660A (zh) * 2014-07-30 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN105336660B (zh) * 2014-07-30 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
KR101477606B1 (ko) 2014-12-30
CN103928383A (zh) 2014-07-16
CN103928383B (zh) 2017-05-24
TW201428856A (zh) 2014-07-16
TWI523115B (zh) 2016-02-21

Similar Documents

Publication Publication Date Title
US8148774B2 (en) Method of fabricating semiconductor device with a high breakdown voltage between neighboring wells
US10103244B2 (en) Drain extended MOS transistors with split channel
US10008532B2 (en) Implant isolated devices and method for forming the same
KR20160012459A (ko) 반도체 소자 및 그 제조 방법
KR20020094955A (ko) 쉘로우 트렌치 분리부의 측벽에 임플란트한 반도체디바이스
US9337266B2 (en) Methods and apparatuses including an active area of a tap intersected by a boundary of a well
CN112970111A (zh) 包含在分接头的有源区域下方的阱边界的方法及设备
US6686252B2 (en) Method and structure to reduce CMOS inter-well leakage
JP4501183B2 (ja) 半導体装置の製造方法
KR101477606B1 (ko) 반도체 구조의 형성방법
US6562697B1 (en) Methods of implanting ions into different active areas to provide active areas having increased ion concentrations adjacent to isolation structures
KR100496244B1 (ko) 반도체 장치 및 그 제조 방법
CN109427681B (zh) 半导体结构及其形成方法
CN113690144B (zh) Mos晶体管及其制造方法与包含mos晶体管的三维存储器
CN107275400B (zh) 半导体结构及其形成方法
KR101364285B1 (ko) 주입 격리된 디바이스 및 이의 형성 방법
US9219013B2 (en) Technique for manufacturing semiconductor devices comprising transistors with different threshold voltages
KR101478272B1 (ko) 반도체 구조 및 반도체 구조의 형성방법
KR100587674B1 (ko) 반도체 소자에서의 트랜지스터 구조 및 그에 따른 형성방법
US8962410B2 (en) Transistors with different threshold voltages
KR100603931B1 (ko) 반도체 소자 제조방법
CN108376683B (zh) 源极的制作方法及半导体器件
JP2008235567A (ja) 半導体装置の製造方法および半導体装置
KR100731092B1 (ko) 고전압 반도체소자 및 그 제조방법
CN107591330B (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190903

Year of fee payment: 6