KR20090095119A - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR20090095119A
KR20090095119A KR1020080020239A KR20080020239A KR20090095119A KR 20090095119 A KR20090095119 A KR 20090095119A KR 1020080020239 A KR1020080020239 A KR 1020080020239A KR 20080020239 A KR20080020239 A KR 20080020239A KR 20090095119 A KR20090095119 A KR 20090095119A
Authority
KR
South Korea
Prior art keywords
region
insulating film
film
trench
semiconductor device
Prior art date
Application number
KR1020080020239A
Other languages
English (en)
Inventor
안상태
전승준
김은정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080020239A priority Critical patent/KR20090095119A/ko
Publication of KR20090095119A publication Critical patent/KR20090095119A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 페리 지역에서 심(Seam)이 발생되는 것을 방지할 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 제1 지역 및 제2 지역을 포함하며, 상기 제1 지역 및 제2 지역 각각에 트렌치를 구비한 반도체 기판; 및 상기 트렌치 내에 소자분리 구조를 형성하도록 매립되며, 제1 절연막과 제2 절연막의 적층 구조로 이루어진 소자분리용 절연막;을 포함하며, 상기 제1 절연막은 상기 제2 지역에서 상기 제1 지역에서보다 상대적으로 낮은 두께를 갖는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 페리 지역에서 심(Seam)이 발생되는 것을 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
기존의 소자분리 구조 형성방법으로는 로코스(LOCOS) 공정을 이용해 왔는데, 상기 로코스 공정에 의해 형성된 소자분리 구조는 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 액티브 영역의 크기를 감소시키는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.
이에, 현재 대부분의 반도체 소자는 버즈-빅의 발생없이 액티브 영역의 크기를 확보함으로서, 고집적 소자의 구현을 가능하게 해주는 STI(Shallow Trench Isolation) 공정을 이용해서 상기 소자분리 구조를 형성하고 있다. 상기 STI 공정시, 소자분리 구조용 절연막으로서 통상 HDP(High Density Plasma)막, 또는, O3-TEOS(Tetra Ethyl Ortho Silicate)막 등을 사용해 왔다.
한편, 반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리 구조에도 적용된다.
즉, 기존의 HDP막, 또는, O3-TEOS막의 형성시 사이즈가 감소된 공간의 매립에 한계가 발생하게 되었으며, 이에, 고집적 소자의 제조시 소자분리 구조용 절연막으로서, 플로우(Flow) 특성이 우수한 유동성 절연막인 SOD(Spin-On Dielectric)막이 제안되었다. 하지만, 상기 SOD막은 후속 식각 공정 및 세정 공정시 취약하다는 단점이 있으므로, 상기 소자분리 구조용 절연막으로서 SOD막과 HDP막의 적층 구조를 사용하는 방법이 제안된 바 있다.
이하에서는, 종래 기술에 따른 반도체 소자의 소자분리 구조 형성방법을 간략하게 설명하도록 한다.
반도체 기판 상에 상기 반도체 기판의 일부분을 노출시키는 하드마스크 패턴을 형성한 후, 상기 하드마스크 패턴에 의해 노출된 반도체 기판 부분을 식각하여 트렌치를 형성한다. 상기 트렌치에 의해 한정된 반도체 기판 부분 상에 라이너 절연막을 형성한다. 상기 라이너 절연막은 산화막 및 질화막의 단일막, 또는, 적층막으로 형성한다. 상기 라이너 절연막 상에 상기 트렌치의 하단부에 SOD막을 형성한 다음, 상기 SOD막 상에 상기 트렌치를 매립하도록 HDP막을 형성하고, 상기 HDP막을 상기 하드마스크 패턴이 노출되도록 CMP(Chemical Mechanical Polishing)한다.
그리고 나서, 상기 하드마스크 패턴을 식각하여 상기 트렌치 내에 SOD막과 HDP막의 적층 구조를 포함하는 소자분리 구조를 완성한다.
그러나, 전술한 종래 기술은 상기 SOD막이 막의 산화 및 경화를 위해 열처리 공정을 필수적으로 수반하며, 상기 열처리 공정시 SOD막의 부피가 수축되기 때문에, 상기 SOD막으로 매립된 트렌치 하단부의 측벽에 심이 발생된다. 특히, 반도체 기판의 페리 지역에는 셀 지역에 비해 큰 크기를 트렌치가 형성됨에 따라 상기 트렌치 내에서 SOD막이 차지하는 부피가 크기 때문에, 상기 SOD막의 부피 수축으로 인한 심이 더욱 많이 발생되고 있는 실정이다.
도 1은 페리 지역에서 심이 발생된 모습을 보여주는 반도체 소자의 단면도이다.
도시된 바와 같이, 상기 SOD막(102)으로 매립된 트렌치(T) 하단부의 측벽에서 심(S)이 발생되며, 그 결과, 소자분리 구조(106)의 특성이 저하되어 후속 공정시 전기적인 단락(Short)이 유발된다. 도 1의 미설명된 도면부호 100은 반도체 기판을 의미한다.
본 발명은 발명은 페리 지역에서 심이 발생되는 것을 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자는, 제1 지역 및 제2 지역을 포함하 며, 상기 제1 지역 및 제2 지역 각각에 트렌치를 구비한 반도체 기판; 및 상기 트렌치 내에 소자분리 구조를 형성하도록 매립되며, 제1 절연막과 제2 절연막의 적층 구조로 이루어진 소자분리용 절연막;을 포함하며, 상기 제1 절연막은 상기 제2 지역에서 상기 제1 지역에서보다 상대적으로 낮은 두께를 갖는 것을 특징으로 한다.
상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역이다.
상기 제1 지역에 구비된 트렌치는 상기 제2 지역에 구비된 트렌치보다 상대적으로 좁은 폭을 갖는다.
상기 제1 절연막은 유동성 절연막이다.
상기 유동성 절연막은 SOD막, ALD막 및 LP-CVD막 중 어느 하나의 막으로 이루어진다.
상기 제2 절연막은 치밀한 절연막이다.
상기 치밀한 절연막은 HDP-CVD막, 또는, O3-TEOS막 중 어느 하나의 막으로 이루어진다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 제1 지역 및 제2 지역을 포함하는 반도체 기판을 식각하여 상기 제1 지역 및 제2 지역 각각에 트렌치를 형성하는 단계; 상기 트렌치 내에 상기 제2 지역에서 상기 제1 지역에서보다 상대적으로 낮은 두께를 갖는 제1 절연막을 형성하는 단계; 및 상기 제1 절연막 상에 상기 트렌치를 매립하여 소자분리 구조를 구성하도록 제2 절연막을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역이다.
상기 트렌치는 상기 제1 지역에서 상기 제2 지역에서보다 상대적으로 좁은 폭을 갖도록 형성한다.
상기 제1절연막을 형성하는 단계는, 상기 제1 지역 및 제2 지역에 형성된 트렌치를 매립하도록 제1 절연막을 증착하는 단계; 상기 제2 지역의 제1 절연막 일부 두께를 1차 식각하는 단계; 및 상기 제1 지역의 제1 절연막 및 상기 제2 지역의 1차 식각된 제1 절연막을 2차 식각하는 단계;를 포함한다.
상기 제1 절연막은 유동성 절연막으로 형성한다.
상기 유동성 절연막은 SOD막, ALD막 및 LP-CVD막 중 어느 하나의 막으로 형성한다.
상기 SOD막은, 상기 트렌치를 매립하도록 유동성 절연막을 코팅한 후에 상기 유동성 물질을 베이킹하는 방식으로 형성한다.
상기 ALD막 및 LP-CVD막은 반도체 기판이 -5∼100℃의 온도를 갖는 상태에서 형성한다.
상기 제1 절연막을 형성하는 단계 후, 그리고, 상기 제2 절연막을 형성하는 단계 전, 상기 제1 절연막을 치밀해지도록 열처리하는 단계;를 더 포함한다.
상기 열처리는 O2, 또는, N2 분위기에서 700∼950℃의 온도 조건으로 10∼100분 동안 수행한다.
상기 제2 절연막은 치밀한 절연막으로 형성한다.
상기 치밀한 절연막은 HDP-CVD막, 또는, O3-TEOS막 중 어느 하나의 막으로 형성한다.
본 발명의 다른 실시예에 따른 반도체 소자는, 제1 지역 및 제2 지역을 포함하며, 상기 제1 지역 및 제2 지역 각각에 트렌치를 구비한 반도체 기판; 및 상기 제1 및 제2 지역의 트렌치 내에 소자분리 구조를 형성하도록 매립된 소자분리용 절연막;을 포함하며, 상기 소자분리용 절연막은, 상기 제1 지역에서는 제1 절연막과 제2 절연막의 적층 구조로 이루어지며, 상기 제2 지역에서는 제2 절연막의 단일 구조로 이루어진 것을 특징으로 한다.
상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역이다.
상기 제1 지역에 구비된 트렌치는 상기 제2 지역에 구비된 트렌치보다 상대적으로 좁은 폭을 갖는다.
상기 제1 절연막은 유동성 절연막이다.
상기 제2 절연막은 치밀한 절연막이다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 제1 지역 및 제2 지역을 포함하는 반도체 기판을 식각하여 상기 제1 지역 및 제2 지역 각각에 트렌치를 형성하는 단계; 상기 제1 지역에 형성된 트렌치의 하단부에 제1 절연막을 형성하는 단계; 및 상기 제1 절연막을 포함하는 반도체 기판 상에 상기 제1 및 제2 지역의 트렌치를 매립하여 소자분리 구조를 구성하도록 제2 절연막을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역이다.
상기 트렌치는 상기 제1 지역에서 상기 제2 지역에서보다 상대적으로 좁은 폭을 갖도록 형성한다.
상기 제1절연막을 형성하는 단계는, 상기 제1 지역 및 제2 지역에 형성된 트렌치를 매립하도록 제1 절연막을 증착하는 단계; 상기 제2 지역의 제1 절연막 일부 두께를 1차 식각하는 단계; 및 상기 제1 지역의 제1 절연막 일부 두께 및 상기 제2 지역의 1차 식각된 제1 절연막이 제거되도록 상기 제1 절연막을 2차 식각하는 단계;를 포함한다.
상기 제1 절연막은 유동성 절연막으로 형성한다.
상기 제1 절연막을 형성하는 단계 후, 그리고, 상기 제2 절연막을 형성하는 단계 전, 상기 제1 절연막을 치밀해지도록 열처리하는 단계;를 더 포함한다.
상기 제2 절연막은 치밀한 절연막으로 형성한다.
본 발명은 셀 지역 및 페리 지역에 구비된 트렌치를 매립하도록 유동성 절연막을 형성한 후에 상기 페리 지역에 형성된 유동성 절연막의 일부, 또는, 전부를 미리 제거함으로써, 상기 페리 지역에 상기 셀 지역에서보다 상대적으로 낮은 두께를 갖는 유동성 절연막을 형성할 수 있다.
따라서, 본 발명은 상기 페리 지역에 구비된 트렌치 내에서 상기 유동성 절연막이 차지하는 부피를 종래보다 감소시킬 수 있으며, 이를 통해, 본 발명은 페리 지역에서 유동성 절연막이 매립된 부분에서 심이 발생되는 것을 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 제1 지역, 예컨대, 셀 지역(C) 및 제2 지역, 예컨대, 페리 지역(P)을 포함하며, 상기 셀 지역(C) 및 페리 지역(P) 각각에 트렌치(T1, T2)가 구비되어 있는 반도체 기판(200)이 제공된다. 상기 셀 지역(C)에 구비된 트렌치(T1)는 상기 페리 지역(P)에 구비된 트렌치(T2)보다 상대적으로 좁은 폭을 갖는다.
상기 셀 지역(C) 및 페리 지역(P)에 각각 구비된 트렌치(T1, T2) 내에 소자분리 구조를 형성하도록 소자분리용 절연막(212)이 매립되어 있으며, 상기 소자분리용 절연막(212)은 제1 절연막(206)과 제2 절연막(210)의 적층 구조를 포함한다. 여기서, 상기 제1 절연막(206)은 상기 페리 지역(P)에서 상기 셀 지역(C)에서보다 상대적으로 낮은 두께, 바람직하게, 300∼3000Å 낮은 두께를 갖는다.
상기 제1 절연막(206)은 유동성 절연막이며, 상기 유동성 절연막은, 예컨대, SOD막, ALD막 및 LP-CVD막 중 어느 하나의 막으로 이루어진다. 상기 제2 절연막(210)은 치밀한 절연막이며, 상기 치밀한 절연막은, 예컨대, HDP-CVD막, 또는, O3-TEOS막 중 어느 하나의 막으로 이루어진다.
이와 같이, 본 발명의 실시예에 따른 반도체 소자의 소자분리 구조는, 페리 지역(P)에서 상기 셀 지역(C)에서보다 상대적으로 낮은 두께를 갖도록 형성된 제1 절연막(206)을 포함함으로써, 상기 페리 지역(P)의 트렌치(T2) 내에서 제1 절연막(206)이 차지하는 부피를 종래보다 감소시킬 수 있다. 이에 따라, 본 발명은 상기 페리 지역(P)에서 상기 제1 절연막(206)과 반도체 기판(200) 사이에 발생되는 심을 방지할 수 있다.
도 3a 내지 3h는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 포함하는 반도체 기판(200) 상에 하드마스크 패턴(202)을 형성한다. 상기 하드마스크 패턴(202)은, 예컨대, 패드 산화막과 패드 질화막의 적층 구조를 포함한다. 상기 하드마스크 패턴(202)을 식각 마스크로 이용하여 반도체 기판(200) 부분을 식각하여 상기 셀 지역(C) 및 페리 지역(P)에 각각 트렌치(T1, T2)를 형성한다. 상기 셀 지역(C)의 트렌치(T1)는 상기 페리 지역(P)의 트렌치(T2)보다 상대적으로 좁은 폭을 갖도록 형성한다.
도 3b를 참조하면, 상기 트렌치(T1, T2)에 의해 한정된 반도체 기판(200) 부분 상에 측벽 산화막(도시안됨)을 형성한 후, 상기 측벽 산화막과 하드마스크 패턴(202) 상에 라이너 절연막(204)을 형성한다. 상기 라이너 절연막(204)은, 예컨대, 라이너 질화막과 라이너 산화막의 적층 구조를 포함한다.
도 3c를 참조하면, 상기 라이너 절연막(204) 상에 상기 셀 지역(C) 및 페리 지역(P)에 각각 형성된 트렌치(T1, T2)를 매립하도록 제1 절연막(206)을 형성한다. 상기 제1 절연막(206)은 유동성 절연막으로 형성하며, 상기 유동성 절연막은, 예컨대, SOD막, ALD막 및 LP-CVD막 중 어느 하나의 막으로 형성한다.
여기서, 상기 SOD막은 상기 트렌치(T1, T2)를 매립하도록 유동성 물질을 코팅한 후에 상기 유동성 물질을 베이킹하는 방식으로 형성하며, 상기 베이킹은 300∼600℃의 온도 조건으로 수행한다. 그리고, 상기 ALD막 및 LP-CVD막은 반도체 기판(200)이 -5∼100℃의 온도를 갖는 상태에서 형성한다. 상기 제1 절연막(206)을 형성한 후에, 상기 하드마스크 패턴(202)이 노출되도록 상기 제1 절연막(206) 및 라이너 절연막(204)을 CMP(Chemical Mechanical Polishing)한다.
도 3d를 참조하면, 상기 반도체 기판(200)의 페리 지역(P)이 노출되도록 상기 셀 지역(C)의 제1 절연막(206) 및 하드마스크 패턴(202) 상에 마스크 패턴(208)을 형성한다. 그런 다음, 상기 노출된 페리 지역(P)의 제1 절연막(206)에 대해 1차 식각(E1)을 수행한다. 상기 1차 식각(E1)은 건식 또는 습식 방식으로 수행하며, 상기 페리 지역(P) 트렌치(T2) 상단부의 제1 절연막(206) 일부 두께, 바람직하게, 500∼5000Å가 식각되도록 수행한다.
도 3e를 참조하면, 상기 마스크 패턴을 제거한다. 상기 마스크 패턴의 제거는 O2 플라즈마 처리하는 방식으로 수행하거나, 또는, SPM(Sulfuric Acid Perioxide Mixture) 용액을 사용하여 수행한다.
이어서, 상기 셀 지역(C)의 제1 절연막(206) 및 상기 페리 지역(P)의 1차 식 각된 제1 절연막(206)에 대해 2차 식각(E2)을 수행한다. 상기 2차 식각(E2)은 건식 또는 습식 방식으로 수행하며, 상기 셀 지역(C) 및 페리 지역(P)에서 서로 유사한 두께, 바람직하게, 500∼3000Å의 제1 절연막(206)이 식각되도록 수행한다.
그 결과, 반도체 기판(200)의 페리 지역(P)에 상기 셀 지역(C)에서보다 상대적으로 낮은 두께, 바람직하게, 300∼3000Å 낮은 두께를 갖는 제1 절연막(206)이 잔류된다.
도 3f를 참조하면, 상기 2차 식각이 수행된 제1 절연막(206)이 치밀화되도록 열처리(A)를 수행한다. 상기 열처리(A)는 O2, 또는, N2 분위기에서, 예컨대, 700∼950℃의 온도 조건으로, 바람직하게, 10∼100분 동안 수행한다. 여기서, 본 발명은 상기 열처리(A)시 제1 절연막(206)의 부피가 수축하더라도 상기 페리 지역(P)에는 종래보다 낮은 두께의 제1 절연막(206)이 형성된 상태이므로, 상기 제1 절연막(206)의 부피 수축으로 인해 제1 절연막(206)과 반도체 기판(200) 사이에 심이 발생되지 않는다.
도 3g를 참조하면, 상기 열처리가 수행된 제1 절연막(206) 상에 상기 트렌치(T1, T2)를 매립하여 소자분리 구조를 구성하도록, 예컨대, 3000∼6000Å의 두께로 제2 절연막(210)을 형성한다. 상기 제2 절연막(210)은 치밀한 절연막으로 형성하며, 상기 치밀한 절연막은, 예컨대, HDP-CVD, 또는, O3-TEOS USG막으로 형성한다.
도 3h를 참조하면, 상기 하드마스크 패턴이 노출되도록 상기 제2 절연 막(210)을 CMP한다. 그리고 나서, 상기 하드마스크 패턴을 제거하여 트렌치(T1, T2) 내에 소자분리 구조를 구성하도록 매립되며, 제1 절연막(206)과 제2 절연막(210)의 적층 구조를 포함하는 소자분리용 절연막(212)을 형성한다. 여기서, 제1 절연막(206)은 상기 페리 지역(P)에서 상기 셀 지역(C)에서보다 상대적으로 낮은 두께를 갖는다.
이상에서와 같이, 본 발명의 일 실시예에서는 상기 소자분리용 절연막(212)의 제1 절연막(206)을 선택적으로 1차 식각하며, 이에 따라, 상기 제1 절연막(206)이 상기 페리 지역(P)에서 상기 셀 지역(C)에서보다 상대적으로 낮은 두께를 갖는다.
그러므로, 본 발명은 상기 페리 지역(P)에서 제1 절연막(206)이 차지하는 부피가 종래보다 감소하였으므로, 상기 제1 절연막(206)의 열처리시 제1 절연막(206)의 부피가 수축되더라도, 그 부피 수축으로 인한 영향이 종래보다 감소된다.
그러므로, 본 발명은 상기 제1 절연막(206)의 부피 수축으로 인해 페리 지역(P)의 제1 절연막(206)과 반도체 기판(200) 사이에서 발생되는 심을 방지할 수 있다. 따라서, 본 발명은 반도체 소자의 소자분리 구조 특성을 개선하여 후속 공정시 전기적인 단락을 억제할 수 있다.
한편, 전술한 본 발명의 일 실시예에서는 페리 지역(P)에 상기 셀 지역(C)에서보다 상대적으로 낮은 두께를 갖는 제1절연막(206)을 형성함으로써, 상기 페리 지역(P)에서 발생되는 심을 방지하였으나, 본 발명의 다른 실시예로서, 상기 페리 지역(P)에 형성된 제1 절연막(206)을 완전히 제거함으로써 페리 지역(P)에서 발생 되는 심을 방지할 수 있다.
이하에서는, 도 4를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자를 설명하도록 한다.
도시된 바와 같이, 셀 지역(C) 및 페리 지역(P)을 포함하는 반도체 기판(400)의 상기 셀 지역(C) 및 페리 지역(P)에 트렌치(T1, T2)가 형성되어 있다. 상기 셀 지역(C)에 형성된 트렌치(T1)는 상기 페리 지역(P)에 형성된 트렌치(T2)보다 상대적으로 좁은 폭을 갖는다.
상기 셀 지역(C) 및 페리 지역(P)의 트렌치(T1, T2) 내에 소자분리 구조를 형성하도록 소자분리용 절연막(412a, 412b)이 매립되어 있다. 여기서, 상기 셀 지역(C)의 트렌치(T1) 내에는 제1 절연막(406)과 제2 절연막(410)의 적층 구조를 포함하는 소자분리용 절연막(412a)이 매립되어 있으며, 상기 페리 지역(P)의 트렌치(T2) 내에는 제2 절연막(410)의 단일 구조로 이루어진 소자분리용 절연막(412b)이 매립되어 있다.
상기 제1 절연막(406)은 유동성 절연막이며, 상기 유동성 절연막은, 예컨대, SOD막, ALD막 및 LP-CVD막 중 어느 하나의 막으로 이루어진다. 상기 제2 절연막(410)은 치밀한 절연막이며, 상기 치밀한 절연막은, 예컨대, HDP-CVD막, 또는, O3-TEOS막 중 어느 하나의 막으로 이루어진다.
이와 같이, 본 발명의 다른 실시예에서는 페리 지역(P)에 제2 절연막(410)의 단일 구조로 이루어진 소자분리용 절연막(412b)을 구비함으로써, 제1 절연막(406) 으로 인해 상기 페리 지역(P)에서 발생되는 심을 방지할 수 있다.
도 5a 내지 5h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 5a를 참조하면, 셀 지역(C) 및 페리 지역(P)을 포함하는 반도체 기판(400) 상에 하드마스크 패턴(402)을 형성한다. 상기 하드마스크 패턴(402)은, 예컨대, 패드 산화막과 패드 질화막의 적층 구조를 포함한다.
상기 하드마스크 패턴(402)을 식각 마스크로 이용하여 반도체 기판(400) 부분을 식각하여 상기 셀 지역(C) 및 페리 지역(P)에 각각 트렌치(T1, T2)를 형성한다. 상기 셀 지역(C)의 트렌치(T1)는 상기 페리 지역(P)의 트렌치(T2)보다 상대적으로 좁은 폭을 갖도록 형성한다.
도 5b를 참조하면, 상기 트렌치(T1, T2)에 의해 한정된 반도체 기판(400) 부분 상에 측벽 산화막(도시안됨)을 형성한 후, 상기 측벽 산화막과 하드마스크 패턴(402) 상에 라이너 절연막(404)을 형성한다. 상기 라이너 절연막(404)은, 예컨대, 라이너 질화막과 라이너 산화막의 적층 구조를 포함한다.
도 5c를 참조하면, 상기 라이너 절연막(404) 상에 상기 셀 지역(C) 및 페리 지역(P)에 형성된 트렌치(T1, T2)를 매립하도록 제1 절연막(406)을 형성한다. 상기 제1 절연막(406)은 유동성 절연막으로 형성하며, 상기 유동성 절연막은, 예컨대, SOD막, ALD막 및 LP-CVD막 중 어느 하나의 막으로 형성한다.
여기서, 상기 SOD막은 상기 트렌치(T1, T2)를 매립하도록 유동성 물질을 코팅한 후에 상기 유동성 물질을 베이킹하는 방식으로 형성하며, 상기 베이킹은 300 ∼600℃의 온도 조건으로 수행한다. 그리고, 상기 ALD막 및 LP-CVD막은 반도체 기판(400)이 -5∼100℃의 온도를 갖는 상태에서 형성한다. 상기 제1 절연막(406)을 형성한 후에, 상기 하드마스크 패턴(402)이 노출되도록 상기 제1 절연막(406) 및 라이너 절연막(404)을 CMP한다.
도 5d를 참조하면, 상기 반도체 기판(400)의 페리 지역(P)이 노출되도록 상기 셀 지역(C)의 제1 절연막(406) 및 하드마스크 패턴(402) 상에 마스크 패턴(408)을 형성한다. 그런 다음, 상기 노출된 페리 지역(P)의 제1 절연막(406)에 대해 1차 식각(E1)을 수행한다. 상기 1차 식각(E1)은 건식 또는 습식 방식으로 수행하며, 상기 페리 지역(P) 트렌치(T2) 상단부의 제1 절연막(406) 일부 두께, 바람직하게, 500∼5000Å가 식각되도록 수행한다.
도 5e를 참조하면, 상기 마스크 패턴을 제거한다. 상기 마스크 패턴의 제거는 O2 플라즈마 처리하는 방식으로 수행하거나, 또는, SPM 용액을 사용하여 수행한다.
이어서, 상기 셀 지역(C) 트렌치(T1) 상단부의 제1 절연막(406) 일부 두께 및 상기 페리 지역(P)의 1차 식각된 제1 절연막(406)이 모두 제거되도록 2차 식각(E2)을 수행한다. 상기 2차 식각(E2)은 건식 또는 습식 방식으로 수행하며, 상기 셀 지역(C) 및 페리 지역(P)에서 서로 유사한 두께가 식각되도록 수행함이 바람직하다. 그 결과, 반도체 기판(400)의 페리 지역(P)에서는 제1 절연막(406)이 모두 제거되고, 상기 셀 지역(C)에만 제1 절연막(406)이 잔류된다.
도 5f를 참조하면, 상기 2차 식각이 수행된 제1 절연막(406)이 치밀화되도록 열처리(A)를 수행한다. 상기 열처리(A)는 O2, 또는, N2 분위기에서, 예컨대, 700∼950℃의 온도 조건으로, 바람직하게, 10∼100분 동안 수행한다. 여기서, 본 발명은 상기 열처리(A)시 제1 절연막(406)의 부피가 수축하더라도 상기 페리 지역(P)에는 제1 절연막(406)이 모두 제거된 상태이므로, 상기 제1 절연막(406)의 부피 수축으로 인해 페리 지역(P)에서 심이 발생되지 않는다.
도 5g를 참조하면, 상기 열처리가 수행된 제1 절연막(406) 및 반도체 기판(400)상에 상기 트렌치(T1, T2)를 매립하여 소자분리 구조를 구성하도록 제2 절연막(410)을 형성한다. 상기 제2 절연막(410)은 치밀한 절연막으로 형성하며, 상기 치밀한 절연막은, 예컨대, HDP-CVD, 또는, O3-TEOS USG막으로 형성한다.
도 5h를 참조하면, 상기 하드마스크 패턴이 노출되도록 상기 제2 절연막(410)을 CMP한다. 그리고 나서, 상기 하드마스크 패턴을 제거하여 트렌치(T1, T2) 내에 소자분리용 절연막(412a, 412b)을 형성한다. 여기서, 상기 셀 지역(C)의 트렌치(T1) 내에는 제1 절연막(406)과 제2 절연막(410)의 적층 구조를 포함하는 소자분리용 절연막(412a)이 형성되며, 상기 페리 지역(P)의 트렌치(T2) 내에는 제2 절연막(410)의 단일 구조를 포함하는 소자분리용 절연막(412b)이 형성된다.
이상에서와 같이, 본 발명의 다른 실시예에서는 상기 페리 지역(P)의 제1 절연막(406)을 모두 제거함으로써, 상기 제1 절연막(406)의 열처리시 제1 절연막(406)의 부피 수축으로 인해 페리 지역(P)에서 발생되는 심을 방지할 수 있다. 따라서, 본 발명은 상기 소자분리 구조의 특성을 개선하여 후속 공정시 전기적인 단락을 억제할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 페리 지역에서 심이 발생된 모습을 보여주는 반도체 소자의 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 5a 내지 도 5h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
C : 셀 지역 P : 페리 지역
200, 400 : 반도체 기판 202, 402 : 하드마스크 패턴
T1, T2 : 트렌치 204, 404 : 라이너 절연막
206, 406 : 제1 절연막 208, 408 : 마스크 패턴
E1 : 1차 식각 E2 : 2차 식각
A : 열처리 210, 410 : 제2 절연막
212, 412a, 412b : 소자분리용 절연막

Claims (31)

  1. 제1 지역 및 제2 지역을 포함하며, 상기 제1 지역 및 제2 지역 각각에 트렌치를 구비한 반도체 기판; 및
    상기 트렌치 내에 소자분리 구조를 형성하도록 매립되며, 제1 절연막과 제2 절연막의 적층 구조로 이루어진 소자분리용 절연막;을 포함하며,
    상기 제1 절연막은 상기 제2 지역에서 상기 제1 지역에서보다 상대적으로 낮은 두께를 갖는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 지역에 구비된 트렌치는 상기 제2 지역에 구비된 트렌치보다 좁은 폭을 갖는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 절연막은 유동성 절연막인 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 유동성 절연막은 SOD막, ALD막 및 LP-CVD막 중 어느 하나의 막으로 이루어진 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제2 절연막은 치밀한 절연막인 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 치밀한 절연막은 HDP-CVD막, 또는, O3-TEOS막 중 어느 하나의 막으로 이루어진 것을 특징으로 하는 반도체 소자.
  8. 제1 지역 및 제2 지역을 포함하는 반도체 기판을 식각하여 상기 제1 지역 및 제2 지역 각각에 트렌치를 형성하는 단계;
    상기 트렌치 내에 상기 제2 지역에서 상기 제1 지역에서보다 상대적으로 낮은 두께를 갖는 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막 상에 상기 트렌치를 매립하여 소자분리 구조를 구성하도록 제2 절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 트렌치는 상기 제1 지역에서 상기 제2 지역에서보다 좁은 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 제1절연막을 형성하는 단계는,
    상기 제1 지역 및 제2 지역에 형성된 트렌치를 매립하도록 제1 절연막을 증착하는 단계;
    상기 제2 지역의 제1 절연막 일부 두께를 1차 식각하는 단계; 및
    상기 제1 지역의 제1 절연막 및 상기 제2 지역의 1차 식각된 제1 절연막을 2차 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 제1 절연막은 유동성 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 유동성 절연막은 SOD막, ALD막 및 LP-CVD막 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 SOD막은, 상기 트렌치를 매립하도록 유동성 절연막을 코팅한 후에 상기 유동성 물질을 베이킹하는 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 ALD막 및 LP-CVD막은 반도체 기판이 -5∼100℃의 온도를 갖는 상태에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 8 항에 있어서,
    상기 제1 절연막을 형성하는 단계 후, 그리고, 상기 제2 절연막을 형성하는 단계 전,
    상기 제1 절연막을 치밀해지도록 열처리하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 열처리는 O2, 또는, N2 분위기에서 700∼950℃의 온도 조건으로 10∼100분 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 8 항에 있어서,
    상기 제2 절연막은 치밀한 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 치밀한 절연막은 HDP-CVD막, 또는, O3-TEOS막 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제1 지역 및 제2 지역을 포함하며, 상기 제1 지역 및 제2 지역 각각에 트렌치를 구비한 반도체 기판; 및
    상기 제1 및 제2 지역의 트렌치 내에 소자분리 구조를 형성하도록 매립된 소자분리용 절연막;을 포함하며,
    상기 소자분리용 절연막은, 상기 제1 지역에서는 제1 절연막과 제2 절연막의 적층 구조로 이루어지며, 상기 제2 지역에서는 제2 절연막의 단일 구조로 이루어진 것을 특징으로 하는 반도체 소자.
  21. 제 20 항에 있어서,
    상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역인 것을 특징으로 하는 반도체 소자.
  22. 제 20 항에 있어서,
    상기 제1 지역에 구비된 트렌치는 상기 제2 지역에 구비된 트렌치보다 좁은 폭을 갖는 것을 특징으로 하는 반도체 소자.
  23. 제 20 항에 있어서,
    상기 제1 절연막은 유동성 절연막인 것을 특징으로 하는 반도체 소자.
  24. 제 20 항에 있어서,
    상기 제2 절연막은 치밀한 절연막인 것을 특징으로 하는 반도체 소자.
  25. 제1 지역 및 제2 지역을 포함하는 반도체 기판을 식각하여 상기 제1 지역 및 제2 지역 각각에 트렌치를 형성하는 단계;
    상기 제1 지역에 형성된 트렌치의 하단부에 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막을 포함하는 반도체 기판 상에 상기 제1 및 제2 지역의 트렌 치를 매립하여 소자분리 구조를 구성하도록 제2 절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 제1 지역은 셀 지역이고, 상기 제2 지역은 페리 지역인 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 25 항에 있어서,
    상기 트렌치는 상기 제1 지역에서 상기 제2 지역에서보다 좁은 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  28. 제 25 항에 있어서,
    상기 제1절연막을 형성하는 단계는,
    상기 제1 지역 및 제2 지역에 형성된 트렌치를 매립하도록 제1 절연막을 증착하는 단계;
    상기 제2 지역의 제1 절연막 일부 두께를 1차 식각하는 단계; 및
    상기 제1 지역의 제1 절연막 일부 두께 및 상기 제2 지역의 1차 식각된 제1 절연막이 제거되도록 상기 제1 절연막을 2차 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제 25 항에 있어서,
    상기 제1 절연막은 유동성 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 제 25 항에 있어서,
    상기 제1 절연막을 형성하는 단계 후, 그리고, 상기 제2 절연막을 형성하는 단계 전,
    상기 제1 절연막을 치밀해지도록 열처리하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 제 25 항에 있어서,
    상기 제2 절연막은 치밀한 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020080020239A 2008-03-04 2008-03-04 반도체 소자 및 그의 제조방법 KR20090095119A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080020239A KR20090095119A (ko) 2008-03-04 2008-03-04 반도체 소자 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080020239A KR20090095119A (ko) 2008-03-04 2008-03-04 반도체 소자 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR20090095119A true KR20090095119A (ko) 2009-09-09

Family

ID=41295459

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080020239A KR20090095119A (ko) 2008-03-04 2008-03-04 반도체 소자 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR20090095119A (ko)

Similar Documents

Publication Publication Date Title
US7763523B2 (en) Method for forming device isolation structure of semiconductor device using annealing steps to anneal flowable insulation layer
KR100678645B1 (ko) 반도체 소자 및 그 제조 방법
US8742549B2 (en) Shallow trench isolation structure
KR100703836B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20070057576A (ko) 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법
KR100869350B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20090095119A (ko) 반도체 소자 및 그의 제조방법
KR101078720B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100653704B1 (ko) 반도체 소자의 트렌치 소자분리 방법 및 그에 의해 제조된트렌치 소자분리 구조
KR100486875B1 (ko) 반도체 소자의 소자 분리막 및 그 형성 방법
KR20030002363A (ko) Ｓｔｉ 및 ｄｔｉ를 갖는 반도체 장치의 제조방법
KR100439105B1 (ko) 반도체 소자의 소자분리막 제조방법
KR100561974B1 (ko) 반도체 소자의 제조방법
KR20080025859A (ko) 반도체 장치의 패턴 매립 방법
KR100808590B1 (ko) 반도체 소자의 소자분리막 및 그의 형성방법
KR100924544B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100835111B1 (ko) 반도체 소자의 소자 분리막 형성방법
KR20060131343A (ko) 반도체 장치의 패턴 매립 방법
KR20080088984A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20050118489A (ko) 반도체 소자의 소자분리 방법
KR20070090626A (ko) 반도체 소자의 소자분리막 형성방법
KR20040001903A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20050052212A (ko) 이중 트렌치를 이용한 반도체 소자의 소자분리막 및 그형성방법
KR20080002486A (ko) 반도체 소자의 소자분리막 형성방법
KR20050002070A (ko) 패드질화막 대신 패드폴리실리콘을 사용한 반도체 소자의트렌치 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application