JP2002313969A - コンタクトレス・チャネル書き込み／消去を実行するフラッシュメモリセル及びその製造方法 - Google Patents
コンタクトレス・チャネル書き込み／消去を実行するフラッシュメモリセル及びその製造方法Info
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- JP2002313969A JP2002313969A JP2002038090A JP2002038090A JP2002313969A JP 2002313969 A JP2002313969 A JP 2002313969A JP 2002038090 A JP2002038090 A JP 2002038090A JP 2002038090 A JP2002038090 A JP 2002038090A JP 2002313969 A JP2002313969 A JP 2002313969A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】 （修正有）
【課題】 高密度の集積を達成し、サイズ縮小を図るこ
とができ、かつ近在する他のメモリセルのソース、もし
くは他のメモリセル全体に対して干渉が発生することな
く、正常な操作が得られるフラッシュメモリセルを提供
する。 【解決手段】 多重構造ベースと、ドレインとなる第１
イオンドーピング領域と、その側面の位置のフローティ
ングゲートと、該第１イオンドーピング領域の下面に形
成される第２イオンドーピング領域と、該第２イオンド
ーピング領域と接続する第３イオンドーピング領域と、
該第３イオンドーピング領域と接続してソースとなる該
第４イオンドーピング領域と、該第１および第４イオン
ドーピング領域上に形成される２つの酸化層スペーサー
と、該フローティングゲートと該両酸化層スペーサー上
の誘電層と、その上に形成されるコントロールゲートと
によってなり、該第１イオンドーピング領域と第２イオ
ンドーピング領域とを電気的に短絡接続する。
とができ、かつ近在する他のメモリセルのソース、もし
くは他のメモリセル全体に対して干渉が発生することな
く、正常な操作が得られるフラッシュメモリセルを提供
する。 【解決手段】 多重構造ベースと、ドレインとなる第１
イオンドーピング領域と、その側面の位置のフローティ
ングゲートと、該第１イオンドーピング領域の下面に形
成される第２イオンドーピング領域と、該第２イオンド
ーピング領域と接続する第３イオンドーピング領域と、
該第３イオンドーピング領域と接続してソースとなる該
第４イオンドーピング領域と、該第１および第４イオン
ドーピング領域上に形成される２つの酸化層スペーサー
と、該フローティングゲートと該両酸化層スペーサー上
の誘電層と、その上に形成されるコントロールゲートと
によってなり、該第１イオンドーピング領域と第２イオ
ンドーピング領域とを電気的に短絡接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
セルに関し、特にコンタクトレス・チャネル書き込み／
消去を実行するフラッシュメモリセルと、その製造方法
に関する。
セルに関し、特にコンタクトレス・チャネル書き込み／
消去を実行するフラッシュメモリセルと、その製造方法
に関する。
【０００２】
【従来の技術】図１に従来のフラッシュメモリセルの構
造を開示する。図示によれば、Ｐ型ベース１０上にｎ型
ウェル１２を形成し、さらにスタック構造ゲート１４を
形成する。また、ｎ型ウェル１２は内部のスタック構造
ゲート１４の両側面に当たる位置にｎ＋イオンドーピン
グ領域１６、１８をそれぞれ形成してソース及びドレイ
ンとするとともに、ドレイン側のｎ＋イオンドーピング
領域１８の外周にはディープｐ型イオンドーピング領域
２０を形成し、かつスタック構造ゲート１４の下方には
シャロｐ型イオンドーピング領域２２を形成する。
造を開示する。図示によれば、Ｐ型ベース１０上にｎ型
ウェル１２を形成し、さらにスタック構造ゲート１４を
形成する。また、ｎ型ウェル１２は内部のスタック構造
ゲート１４の両側面に当たる位置にｎ＋イオンドーピン
グ領域１６、１８をそれぞれ形成してソース及びドレイ
ンとするとともに、ドレイン側のｎ＋イオンドーピング
領域１８の外周にはディープｐ型イオンドーピング領域
２０を形成し、かつスタック構造ゲート１４の下方には
シャロｐ型イオンドーピング領域２２を形成する。
【０００３】スタック構造ゲート１４は、コントロール
ゲート２４とフローティングゲート２６とによってな
り、ワードライン電圧ＶＷＬをコントロールゲート２４
に印加してフラッシュメモリセルの操作を制御する。ま
たフローティングゲートは外部と接続しないフローティ
ング状態となって電荷を保存する。
ゲート２４とフローティングゲート２６とによってな
り、ワードライン電圧ＶＷＬをコントロールゲート２４
に印加してフラッシュメモリセルの操作を制御する。ま
たフローティングゲートは外部と接続しないフローティ
ング状態となって電荷を保存する。
【０００４】ソース側のｎ＋イオンドーピング領域１６
はソースライン電圧ＶＳＬに接続し、ドレイン側のｎ＋
イオンドーピング領域１８はビットライン電圧ＶＢＬに
接続する。また、ドレイン側のｎ＋イオンドーピング領
域１８と、その外周に形成するディープｐ型イオンドー
ピング領域２０と短絡接続する。これは、プログラム化
を行うために電圧をドレインに印加した場合ドレイン
（ｎ＋イオンドーピング領域１８）の周囲にデプレーシ
ョン領域（depletion region）が発生し、フローティ
ングゲート２６内の電荷（ｅ−）がファウラーノルトハ
イム現象によってドレインに移動してホットエレクトロ
ンホール（ｅ＋）を発生させ、さらに側面電場（latera
l electric field）の作用によってホットエレクトロ
ン注入現象が起きることを防ぐためである。ホットエレ
クトロン注入現象が発生すると、フラッシュメモリセル
の正常な操作に大きな影響を与える。
はソースライン電圧ＶＳＬに接続し、ドレイン側のｎ＋
イオンドーピング領域１８はビットライン電圧ＶＢＬに
接続する。また、ドレイン側のｎ＋イオンドーピング領
域１８と、その外周に形成するディープｐ型イオンドー
ピング領域２０と短絡接続する。これは、プログラム化
を行うために電圧をドレインに印加した場合ドレイン
（ｎ＋イオンドーピング領域１８）の周囲にデプレーシ
ョン領域（depletion region）が発生し、フローティ
ングゲート２６内の電荷（ｅ−）がファウラーノルトハ
イム現象によってドレインに移動してホットエレクトロ
ンホール（ｅ＋）を発生させ、さらに側面電場（latera
l electric field）の作用によってホットエレクトロ
ン注入現象が起きることを防ぐためである。ホットエレ
クトロン注入現象が発生すると、フラッシュメモリセル
の正常な操作に大きな影響を与える。
【０００５】ディープｐ型イオンドーピング領域２０と
ドレインとなるｎ＋イオンドーピング領域１８との短絡
的接続の構造を図２に開示する。即ち、ビットライン電
圧Ｖ ＢＬに接続したメタルコンタクト３０によってそれ
ぞれのドレインとなるｎ＋イオンドーピング領域３２を
電気的に接続し、かつメタルコンタクト３０をｎ＋イオ
ンドーピング領域３２からディープｐ型イオンドーピン
グ領域３４に貫通させて短絡接続効果を得る。
ドレインとなるｎ＋イオンドーピング領域１８との短絡
的接続の構造を図２に開示する。即ち、ビットライン電
圧Ｖ ＢＬに接続したメタルコンタクト３０によってそれ
ぞれのドレインとなるｎ＋イオンドーピング領域３２を
電気的に接続し、かつメタルコンタクト３０をｎ＋イオ
ンドーピング領域３２からディープｐ型イオンドーピン
グ領域３４に貫通させて短絡接続効果を得る。
【０００６】但し、前記の短絡的接続構造においては、
メタルコンタクト３０とスタック構造ゲート３６との間
には所定の距離３８を保持しなければならない。これ
は、互いに干渉が発生してフラッシュメモリセル全体の
操作に影響を与えることを防ぐためであるが、このよう
に所定の距離３８を設けて干渉を防ぐ構造は、サイズの
縮小化が絶え間なく要求されるフラッシュメモリセルの
構造にとって、適宜な構造といいがたく、高集積化を達
成することが難しい。
メタルコンタクト３０とスタック構造ゲート３６との間
には所定の距離３８を保持しなければならない。これ
は、互いに干渉が発生してフラッシュメモリセル全体の
操作に影響を与えることを防ぐためであるが、このよう
に所定の距離３８を設けて干渉を防ぐ構造は、サイズの
縮小化が絶え間なく要求されるフラッシュメモリセルの
構造にとって、適宜な構造といいがたく、高集積化を達
成することが難しい。
【０００７】
【発明が解決しようとする課題】本発明は、従来の技術
に見られる金属コンタクト方式による上述の欠点を改善
し、高集積化を達成してサイズの縮小を図ることのでき
るフラッシュメモリセルであって、かつ近在する他のフ
ラッシュメモリのソース、もしくは他のフラッシュメモ
リセル全体に対して干渉が発生することなく、正常な操
作が得られるコンタクトレス・チャネル書き込み／消去
を実行するフラッシュメモリセル及びその製造方法を提
供することを課題とする。
に見られる金属コンタクト方式による上述の欠点を改善
し、高集積化を達成してサイズの縮小を図ることのでき
るフラッシュメモリセルであって、かつ近在する他のフ
ラッシュメモリのソース、もしくは他のフラッシュメモ
リセル全体に対して干渉が発生することなく、正常な操
作が得られるコンタクトレス・チャネル書き込み／消去
を実行するフラッシュメモリセル及びその製造方法を提
供することを課題とする。
【０００８】そこで、本発明者は従来の技術に見られる
欠点に鑑み鋭意研究を重ね、多重構造ベースと、第１イ
オンドーピング領域と、フローティングゲートと、第２
イオンドーピング領域と、第３イオンドーピング領域
と、第４イオンドーピング領域と、２つの酸化層スペー
サーと、内部が多結晶質ケイ素によってなる誘電層と、
及びコントロールゲートとによってなるフラッシュメモ
リの構造により前記課題を解決できることに着目し、か
かる見地に基づいて本発明を完成させた。
欠点に鑑み鋭意研究を重ね、多重構造ベースと、第１イ
オンドーピング領域と、フローティングゲートと、第２
イオンドーピング領域と、第３イオンドーピング領域
と、第４イオンドーピング領域と、２つの酸化層スペー
サーと、内部が多結晶質ケイ素によってなる誘電層と、
及びコントロールゲートとによってなるフラッシュメモ
リの構造により前記課題を解決できることに着目し、か
かる見地に基づいて本発明を完成させた。
【０００９】即ち、本発明の一は、コンタクトレス・チ
ャネル書き込み／消去を実行するフラッシュメモリセル
の構造を提供するものであって、前記第１イオンドーピ
ング領域は該多重構造層ベース内に設けられてドレイン
とし、該フローティングゲートは該多重構造層上で、か
つ第１イオンドーピング領域の側面に位置し、該第２ド
ーピング領域は第１イオンドーピング領域の下面外周に
位置し、該第３イオンドーピング領域はフローティング
領域の下面に位置して第２イオンドーピング領域と接続
し、該第４イオンドーピング領域は、該多重構造ベース
内に位置して該第３イオンドーピング領域と接続してソ
ースとなり、該２つの酸化層スペーサーは該第１イオン
ドーピング領域と第４イオンドーピング領域上とに形成
され、該内部が多結晶質ケイ素によってなる誘電層は、
該フローティングゲートと２つの酸化層スペーサー上に
形成され、該コントロールゲートは該フローティングゲ
ートと２つの酸化層スペーサー上の誘電層上に形成され
る。
ャネル書き込み／消去を実行するフラッシュメモリセル
の構造を提供するものであって、前記第１イオンドーピ
ング領域は該多重構造層ベース内に設けられてドレイン
とし、該フローティングゲートは該多重構造層上で、か
つ第１イオンドーピング領域の側面に位置し、該第２ド
ーピング領域は第１イオンドーピング領域の下面外周に
位置し、該第３イオンドーピング領域はフローティング
領域の下面に位置して第２イオンドーピング領域と接続
し、該第４イオンドーピング領域は、該多重構造ベース
内に位置して該第３イオンドーピング領域と接続してソ
ースとなり、該２つの酸化層スペーサーは該第１イオン
ドーピング領域と第４イオンドーピング領域上とに形成
され、該内部が多結晶質ケイ素によってなる誘電層は、
該フローティングゲートと２つの酸化層スペーサー上に
形成され、該コントロールゲートは該フローティングゲ
ートと２つの酸化層スペーサー上の誘電層上に形成され
る。
【００１０】また、本発明によるフラッシュメモリは、
前記コントロールゲートを横方向（即ち、ワードライン
方向）に延伸させ、第１イオンドーピング領域（ｎ＋イ
オンドーピング領域）と第２イオンドーピング領域（ｐ
型イオンドーピング領域）は前後方向（即ち、ビットラ
イン方向）に延伸させる。よって、ビットライン電圧が
接続するメタルコンタクトは、前後方向の外周部分に設
けるようにレイアウトすることができる。このため、メ
タルコンタクトの数を低減させてメモリセルアレイの面
積を縮小させることができる。
前記コントロールゲートを横方向（即ち、ワードライン
方向）に延伸させ、第１イオンドーピング領域（ｎ＋イ
オンドーピング領域）と第２イオンドーピング領域（ｐ
型イオンドーピング領域）は前後方向（即ち、ビットラ
イン方向）に延伸させる。よって、ビットライン電圧が
接続するメタルコンタクトは、前後方向の外周部分に設
けるようにレイアウトすることができる。このため、メ
タルコンタクトの数を低減させてメモリセルアレイの面
積を縮小させることができる。
【００１１】また、前記多重構造ベースは、下から上へ
ｎ型ベースと、ディープｐ型ウェルと、ｎ型ウェルの順
に形成して構成する。さらに、前記第１イオンドーピン
グ領域と第４イオンドーピング領域とは同様のｎ＋イオ
ンドーピング領域とし、前記第２イオンドーピング領域
と第３イオンドーピング領域とはｐ型イオンドーピング
領域とし、第２イオンドーピング領域の深さを第３イオ
ンドーピング領域の深さに比して深くする。また、該ｎ
＋イオンドーピング領域は燐（Ｐｈｏｓ）か、もしくは
ヒ素（Ａｓ）イオンを打ち込み、ｐ型イオンドーピング
領域はホウ素イオンを打ち込んで形成する。
ｎ型ベースと、ディープｐ型ウェルと、ｎ型ウェルの順
に形成して構成する。さらに、前記第１イオンドーピン
グ領域と第４イオンドーピング領域とは同様のｎ＋イオ
ンドーピング領域とし、前記第２イオンドーピング領域
と第３イオンドーピング領域とはｐ型イオンドーピング
領域とし、第２イオンドーピング領域の深さを第３イオ
ンドーピング領域の深さに比して深くする。また、該ｎ
＋イオンドーピング領域は燐（Ｐｈｏｓ）か、もしくは
ヒ素（Ａｓ）イオンを打ち込み、ｐ型イオンドーピング
領域はホウ素イオンを打ち込んで形成する。
【００１２】別途、該第１イオンドーピング領域と第２
イオンドーピング領域とを電気的に短絡接続する。例え
ば、該１イオンドーピング領域と第２イオンドーピング
領域との接合部にメタルコンタクトを貫通させるか、も
しくは１イオンドーピング領域と第２イオンドーピング
領域の露出部をメタルコンタクトで接続する。
イオンドーピング領域とを電気的に短絡接続する。例え
ば、該１イオンドーピング領域と第２イオンドーピング
領域との接合部にメタルコンタクトを貫通させるか、も
しくは１イオンドーピング領域と第２イオンドーピング
領域の露出部をメタルコンタクトで接続する。
【００１３】本発明は、さらにコンタクトレス・チャネ
ル書き込み／消去を実行するフラッシュメモリセルの製
造方法を提供する。その製造方法は、多重構造ベースを
形成する工程と、シャロｐ型イオンドーピング領域を該
多重構造ベース内に形成する工程と、フローティングゲ
ートを該多重構造ベース上に形成する工程と、ディープ
ｐ型イオンドーピング領域を該フローティングゲート側
面で、かつ該多重構造ベース内の位置に形成する工程
と、２つのｎ型イオンドーピング領域を該ディープｐ型
イオンドーピング領域内部上面と、該フローティングゲ
ートの他方の側面でかつ該多重構造ベース内の位置とに
それぞれ形成する工程と、２つの酸化層スペーサーを該
２つのｎ型イオンドーピング領域上に形成する工程と、
内部が多結晶質ケイ素による誘電層を該フローティング
ゲートと、該両ｎ型イオンドーピング領域上に形成する
工程と、コントロールゲートを該誘電層上に形成する工
程とを含んでなる。
ル書き込み／消去を実行するフラッシュメモリセルの製
造方法を提供する。その製造方法は、多重構造ベースを
形成する工程と、シャロｐ型イオンドーピング領域を該
多重構造ベース内に形成する工程と、フローティングゲ
ートを該多重構造ベース上に形成する工程と、ディープ
ｐ型イオンドーピング領域を該フローティングゲート側
面で、かつ該多重構造ベース内の位置に形成する工程
と、２つのｎ型イオンドーピング領域を該ディープｐ型
イオンドーピング領域内部上面と、該フローティングゲ
ートの他方の側面でかつ該多重構造ベース内の位置とに
それぞれ形成する工程と、２つの酸化層スペーサーを該
２つのｎ型イオンドーピング領域上に形成する工程と、
内部が多結晶質ケイ素による誘電層を該フローティング
ゲートと、該両ｎ型イオンドーピング領域上に形成する
工程と、コントロールゲートを該誘電層上に形成する工
程とを含んでなる。
【００１４】前記多重構造ベースを形成する工程はｎ型
ベースを形成する工程と、該ｎ型ベース上にディープｐ
型ウェルを形成する工程と該ディープｐ型ウェル領域上
にｎ型ウェル領域を形成する工程とを含んでなる。
ベースを形成する工程と、該ｎ型ベース上にディープｐ
型ウェルを形成する工程と該ディープｐ型ウェル領域上
にｎ型ウェル領域を形成する工程とを含んでなる。
【００１５】また、本発明によるコンタクトレス・チャ
ネル書き込み／消去を実行するフラッシュメモリセルの
製造方法は、さらにビットライン電圧に接続した少なく
とも１以上のメタルコンタクトをフラッシュメモリセル
の外周において該酸化層スペーサーと該ｎ型イオンドー
ピング領域とに貫通させる工程を含む。この場合、該ビ
ットライン電圧に接続したメタルコンタクトをｎ＋イオ
ンドーピング領域と重なり合うｐ型イオンドーピング領
域まで貫通させてもよい。もしくはｎ＋イオンドーピン
グ領域とｐ型イオンドーピング領域の露出部をメタルコ
ンタクトで接続してもよい。
ネル書き込み／消去を実行するフラッシュメモリセルの
製造方法は、さらにビットライン電圧に接続した少なく
とも１以上のメタルコンタクトをフラッシュメモリセル
の外周において該酸化層スペーサーと該ｎ型イオンドー
ピング領域とに貫通させる工程を含む。この場合、該ビ
ットライン電圧に接続したメタルコンタクトをｎ＋イオ
ンドーピング領域と重なり合うｐ型イオンドーピング領
域まで貫通させてもよい。もしくはｎ＋イオンドーピン
グ領域とｐ型イオンドーピング領域の露出部をメタルコ
ンタクトで接続してもよい。
【００１６】
【課題を解決するための手段】請求項１に記載するフラ
ッシュメモリセルは、コンタクトレス・チャネル書き込
み／消去を実行するフラッシュメモリセルであって、そ
の構造は多重構造ベースと、トンネル酸化層と、第１イ
オンドーピング領域と、フローティングゲートと、第２
イオンドーピング領域と、第３イオンドーピング領域
と、第４イオンドーピング領域と、２つの酸化層スペー
サーと、誘電層と、及びコントロールゲートとによって
なり、該トンネル酸化層は該多重構造ベース上に形成さ
れ、該第１イオンドーピング領域は、該多重構造ベース
内に形成されてドレインとなり、該フローティングゲー
トは該多重構造ベース上で、かつ該第１イオンドーピン
グ領域の側面の位置に形成され、該第２イオンドーピン
グ領域は、該第１イオンドーピング領域の下面外周に形
成され、該第３イオンドーピング領域は、該フローティ
ングゲート下方に位置して該第２イオンドーピング領域
と接続し、該第４イオンドーピング領域は、該多重構造
ベース内に形成され、該第３イオンドーピング領域と接
続してソースとなり、該２つの酸化層スペーサーは、該
第１イオンドーピング領域と該第４イオンドーピング領
域上に形成され、該誘電層は、該フローティングゲート
と、該両酸化層スペーサー上に形成され、該コントロー
ルゲートは、該フローティングゲートと該両酸化層スペ
ーサー上の該誘電層上に形成される。
ッシュメモリセルは、コンタクトレス・チャネル書き込
み／消去を実行するフラッシュメモリセルであって、そ
の構造は多重構造ベースと、トンネル酸化層と、第１イ
オンドーピング領域と、フローティングゲートと、第２
イオンドーピング領域と、第３イオンドーピング領域
と、第４イオンドーピング領域と、２つの酸化層スペー
サーと、誘電層と、及びコントロールゲートとによって
なり、該トンネル酸化層は該多重構造ベース上に形成さ
れ、該第１イオンドーピング領域は、該多重構造ベース
内に形成されてドレインとなり、該フローティングゲー
トは該多重構造ベース上で、かつ該第１イオンドーピン
グ領域の側面の位置に形成され、該第２イオンドーピン
グ領域は、該第１イオンドーピング領域の下面外周に形
成され、該第３イオンドーピング領域は、該フローティ
ングゲート下方に位置して該第２イオンドーピング領域
と接続し、該第４イオンドーピング領域は、該多重構造
ベース内に形成され、該第３イオンドーピング領域と接
続してソースとなり、該２つの酸化層スペーサーは、該
第１イオンドーピング領域と該第４イオンドーピング領
域上に形成され、該誘電層は、該フローティングゲート
と、該両酸化層スペーサー上に形成され、該コントロー
ルゲートは、該フローティングゲートと該両酸化層スペ
ーサー上の該誘電層上に形成される。
【００１７】請求項２に記載するフラッシュメモリセル
は、請求項１における多重構造ベースが、ｎ型ベース
と、該ｎ型ベース上に形成されるディープｐ型ウェル
と、該ディープｐ型ウェル上に形成されるｎ型ウェルと
によってなる。
は、請求項１における多重構造ベースが、ｎ型ベース
と、該ｎ型ベース上に形成されるディープｐ型ウェル
と、該ディープｐ型ウェル上に形成されるｎ型ウェルと
によってなる。
【００１８】請求項３に記載するフラッシュメモリセル
は、請求項１における第１イオンドーピング領域と、第
４イオンドーピング領域とがｎ型イオンドーピング領域
であって、該第２イオンドーピング領域と、第３イオン
ドーピング領域とがｐ型イオンドーピング領域である。
は、請求項１における第１イオンドーピング領域と、第
４イオンドーピング領域とがｎ型イオンドーピング領域
であって、該第２イオンドーピング領域と、第３イオン
ドーピング領域とがｐ型イオンドーピング領域である。
【００１９】請求項４に記載するフラッシュメモリセル
は、請求項３における第２イオンドーピング領域の接合
部に至る深さが該第３イオンドーピング領域に比して深
い。
は、請求項３における第２イオンドーピング領域の接合
部に至る深さが該第３イオンドーピング領域に比して深
い。
【００２０】請求項５に記載するフラッシュメモリセル
は、請求項３における第１イオンドーピング領域と、第
４イオンドーピング領域とが、燐、もしくはヒ素イオン
を打ち込んで形成される。
は、請求項３における第１イオンドーピング領域と、第
４イオンドーピング領域とが、燐、もしくはヒ素イオン
を打ち込んで形成される。
【００２１】請求項６に記載するフラッシュメモリセル
は、請求項３における第２イオンドーピング領域と、第
３イオンドーピング領域とが、ホウ素イオンを打ち込ん
で形成される。
は、請求項３における第２イオンドーピング領域と、第
３イオンドーピング領域とが、ホウ素イオンを打ち込ん
で形成される。
【００２２】請求項７に記載するフラッシュメモリセル
は、請求項１における第１イオンドーピング領域と、第
２イオンドーピング領域とが電気的に短絡接続される。
は、請求項１における第１イオンドーピング領域と、第
２イオンドーピング領域とが電気的に短絡接続される。
【００２３】請求項８に記載するフラッシュメモリセル
は、請求項７における電気的な短絡接続が、メタルコン
タクトを該１イオンドーピング領域と、第２イオンドー
ピング領域との接合部に貫通させて形成する。
は、請求項７における電気的な短絡接続が、メタルコン
タクトを該１イオンドーピング領域と、第２イオンドー
ピング領域との接合部に貫通させて形成する。
【００２４】請求項９に記載するフラッシュメモリセル
は、請求項７における電気的な短絡接続が、該第１イオ
ンドーピング領域と、第２イオンドーピング領域の露出
表面をメタルコンタクトによって接続して形成される。
は、請求項７における電気的な短絡接続が、該第１イオ
ンドーピング領域と、第２イオンドーピング領域の露出
表面をメタルコンタクトによって接続して形成される。
【００２５】請求項１０に記載するフラッシュメモリセ
ルは、請求項７におけるフローティングゲートが、さら
に第１フローティングゲートと、第２フローティングゲ
ートを含んでなり、該第１フローティングゲートは両酸
化層スペーサーの間に位置する第３イオンドーピング領
域上に形成され、該第２フローティングゲートは該第１
フローティングゲート上面と、該両酸化層スペーサーの
一部上面とに形成され、かつ該第１フローティングゲー
トと、第２フローティングゲートとを電気的に短絡接続
する。
ルは、請求項７におけるフローティングゲートが、さら
に第１フローティングゲートと、第２フローティングゲ
ートを含んでなり、該第１フローティングゲートは両酸
化層スペーサーの間に位置する第３イオンドーピング領
域上に形成され、該第２フローティングゲートは該第１
フローティングゲート上面と、該両酸化層スペーサーの
一部上面とに形成され、かつ該第１フローティングゲー
トと、第２フローティングゲートとを電気的に短絡接続
する。
【００２６】請求項１１に記載するフラッシュメモリセ
ルの製造方法は、コンタクトレス・チャネル書き込み／
消去を実行するフラッシュメモリセルの製造方法であっ
て、多重構造ベースを形成する工程と、該多重構造ベー
ス上にトンネル酸化層を形成する工程と、シャロｐ型イ
オンドーピング領域を該多重構造ベース内に形成する工
程と、フローティングゲートを該多重構造ベース上に形
成する工程と、ディープｐ型イオンドーピング領域を該
フローティングゲート側面で、かつ該多重構造ベース内
の位置に形成する工程と、２つのｎ型イオンドーピング
領域を該ディープｐ型イオンドーピング領域内部上面
と、該フローティングゲートの他方の側面でかつ該多重
構造ベース内の位置とにそれぞれ形成する工程と、２つ
の酸化層スペーサーを該２つのｎ型イオンドーピング領
域上に形成する工程と、誘電層を該フローティングゲー
トと、該両ｎ型イオンドーピング領域上に形成する工程
と、コントロールゲートを該誘電層上に形成する工程と
を含んでなる。
ルの製造方法は、コンタクトレス・チャネル書き込み／
消去を実行するフラッシュメモリセルの製造方法であっ
て、多重構造ベースを形成する工程と、該多重構造ベー
ス上にトンネル酸化層を形成する工程と、シャロｐ型イ
オンドーピング領域を該多重構造ベース内に形成する工
程と、フローティングゲートを該多重構造ベース上に形
成する工程と、ディープｐ型イオンドーピング領域を該
フローティングゲート側面で、かつ該多重構造ベース内
の位置に形成する工程と、２つのｎ型イオンドーピング
領域を該ディープｐ型イオンドーピング領域内部上面
と、該フローティングゲートの他方の側面でかつ該多重
構造ベース内の位置とにそれぞれ形成する工程と、２つ
の酸化層スペーサーを該２つのｎ型イオンドーピング領
域上に形成する工程と、誘電層を該フローティングゲー
トと、該両ｎ型イオンドーピング領域上に形成する工程
と、コントロールゲートを該誘電層上に形成する工程と
を含んでなる。
【００２７】請求項１２に記載するフラッシュメモリセ
ルの製造方法は、請求項１１における多重構造ベースを
形成する工程がｎ型ベースを形成する工程と、該ｎ型ベ
ース上にディープｐ型ウェルを形成する工程と、該ディ
ープｐ型ウェル領域上にｎ型ウェル領域を形成する工程
とを含んでなる。
ルの製造方法は、請求項１１における多重構造ベースを
形成する工程がｎ型ベースを形成する工程と、該ｎ型ベ
ース上にディープｐ型ウェルを形成する工程と、該ディ
ープｐ型ウェル領域上にｎ型ウェル領域を形成する工程
とを含んでなる。
【００２８】請求項１３に記載するフラッシュメモリセ
ルの製造方法は、請求項１１におけるフラッシュメモリ
セルの製造方法が、さらにビットライン電圧に接続した
少なくとも１以上のメタルコンタクトを該メモリセルの
ｎ型イオンドーピング領域とｐ型イオンドーピング領域
とから離れた任意の位置において該酸化層スペーサー
と、及び該ｎ型イオンドーピング領域と該ディープｐ型
イオンドーピング領域との接合部に貫通させる工程を含
む。
ルの製造方法は、請求項１１におけるフラッシュメモリ
セルの製造方法が、さらにビットライン電圧に接続した
少なくとも１以上のメタルコンタクトを該メモリセルの
ｎ型イオンドーピング領域とｐ型イオンドーピング領域
とから離れた任意の位置において該酸化層スペーサー
と、及び該ｎ型イオンドーピング領域と該ディープｐ型
イオンドーピング領域との接合部に貫通させる工程を含
む。
【００２９】請求項１４に記載するフラッシュメモリセ
ルの製造方法は、請求項１３におけるメタルコンタクト
を該ｎ型イオンドーピング領域に貫通させ、さらに該デ
ィープｐ型イオンドーピング領域に至るまで貫通させ
る。
ルの製造方法は、請求項１３におけるメタルコンタクト
を該ｎ型イオンドーピング領域に貫通させ、さらに該デ
ィープｐ型イオンドーピング領域に至るまで貫通させ
る。
【００３０】請求項１５に記載するフラッシュメモリセ
ルの製造方法は、請求項１３におけるビットライン電圧
を接続するメタルコンタクトによって該ｎ型イオンドー
ピング領域と、ディープｐ型イオンドーピング領域の露
出表面を接続するか、もしくは該第２イオンドーピング
領域と、該ディープｐ型イオンドーピング領域の露出表
面を接続する。
ルの製造方法は、請求項１３におけるビットライン電圧
を接続するメタルコンタクトによって該ｎ型イオンドー
ピング領域と、ディープｐ型イオンドーピング領域の露
出表面を接続するか、もしくは該第２イオンドーピング
領域と、該ディープｐ型イオンドーピング領域の露出表
面を接続する。
【００３１】請求項１６に記載するフラッシュメモリセ
ルの製造方法は、請求項１１におけるシャロｐ型イオン
ドーピング領域と、ディープｐ型イオンドーピング領域
とが、ホウ素イオンを打ち込んで形成される。
ルの製造方法は、請求項１１におけるシャロｐ型イオン
ドーピング領域と、ディープｐ型イオンドーピング領域
とが、ホウ素イオンを打ち込んで形成される。
【００３２】請求項１７に記載するフラッシュメモリセ
ルの製造方法は、請求項１１におけるｎ型イオンドーピ
ング領域が、燐、もしくはヒ素イオンを打ち込んで形成
される。
ルの製造方法は、請求項１１におけるｎ型イオンドーピ
ング領域が、燐、もしくはヒ素イオンを打ち込んで形成
される。
【００３３】請求項１８に記載するフラッシュメモリア
レイは、半導体チップ内に形成されるフラッシュメモリ
アレイであって、該フラッシュメモリアレイは複数のフ
ラッシュメモリセルを含んでなり、該複数のフラッシュ
メモリセルは所定の線に沿って直線状に配列され、それ
ぞれのフラッシュメモリセルはフローティングゲート
と、コントロールゲートと、第１導電タイプのソース
と、第１導電タイプのドレインと、第２導電タイプの第
１イオンドーピング領域と、第２導電タイプの第２イオ
ンドーピング領域とを含んでなり、該フローティングゲ
ートは該半導体チップ上に位置し、該コントロールゲー
トはコントロールゲートはフローティングゲート上に位
置し、該第１導電タイプのソースは該半導体チップに第
１領域内に位置し、該第１領域は該フローティングゲー
トの一側面に位置し、該第１導電タイプのドレインは該
半導体チップの第２領域内に位置し、該第２領域は該フ
ローティングゲートの一側面に位置し、かつ該第１、第
２領域は該フローティングゲートの両側面に対向して位
置するとともに、該ドレインはビットラインの方向に沿
って延伸して隣接する他のメモリセルのドレインと接続
し、該第２導電タイプの第１イオンドーピング領域は、
該半導体チップ内に位置し、該ドレインの下面を取り囲
むように形成され、かつ該第１イオンドーピング領域は
ビットラインの方向に沿って延伸して隣接する他のメモ
リセルの第１イオンドーピング領域と接続し、該第２導
電タイプの第２イオンドーピング領域は、該半導体チッ
プ内で、該フローティングゲート下方に位置し、かつ該
第１イオンドーピング領域と接続し、該ドレインと、該
第１イオンドーピング領域が少なくとも１以上のメタル
コンタクトによって短絡接続され、かつ該メタルコンタ
クトが任意の該第２領域から離れた位置に設けられた該
メモリセルと、フローティングゲートと、メタルコンタ
クトとの間に発生する電気的干渉を防ぎ、メモリアレイ
において隣接するメモリセル間の距離を短縮するように
構成させる。
レイは、半導体チップ内に形成されるフラッシュメモリ
アレイであって、該フラッシュメモリアレイは複数のフ
ラッシュメモリセルを含んでなり、該複数のフラッシュ
メモリセルは所定の線に沿って直線状に配列され、それ
ぞれのフラッシュメモリセルはフローティングゲート
と、コントロールゲートと、第１導電タイプのソース
と、第１導電タイプのドレインと、第２導電タイプの第
１イオンドーピング領域と、第２導電タイプの第２イオ
ンドーピング領域とを含んでなり、該フローティングゲ
ートは該半導体チップ上に位置し、該コントロールゲー
トはコントロールゲートはフローティングゲート上に位
置し、該第１導電タイプのソースは該半導体チップに第
１領域内に位置し、該第１領域は該フローティングゲー
トの一側面に位置し、該第１導電タイプのドレインは該
半導体チップの第２領域内に位置し、該第２領域は該フ
ローティングゲートの一側面に位置し、かつ該第１、第
２領域は該フローティングゲートの両側面に対向して位
置するとともに、該ドレインはビットラインの方向に沿
って延伸して隣接する他のメモリセルのドレインと接続
し、該第２導電タイプの第１イオンドーピング領域は、
該半導体チップ内に位置し、該ドレインの下面を取り囲
むように形成され、かつ該第１イオンドーピング領域は
ビットラインの方向に沿って延伸して隣接する他のメモ
リセルの第１イオンドーピング領域と接続し、該第２導
電タイプの第２イオンドーピング領域は、該半導体チッ
プ内で、該フローティングゲート下方に位置し、かつ該
第１イオンドーピング領域と接続し、該ドレインと、該
第１イオンドーピング領域が少なくとも１以上のメタル
コンタクトによって短絡接続され、かつ該メタルコンタ
クトが任意の該第２領域から離れた位置に設けられた該
メモリセルと、フローティングゲートと、メタルコンタ
クトとの間に発生する電気的干渉を防ぎ、メモリアレイ
において隣接するメモリセル間の距離を短縮するように
構成させる。
【００３４】請求項１９に記載するフラッシュメモリア
レイは、請求項１８における複数のフラッシュメモリセ
ルを直線上に配列するための所定の線が、ビットライン
に沿って延伸する線である。
レイは、請求項１８における複数のフラッシュメモリセ
ルを直線上に配列するための所定の線が、ビットライン
に沿って延伸する線である。
【００３５】請求項２０に記載するフラッシュメモリア
レイは、請求項１８における複数のフラッシュメモリセ
ルを直線上に配列するための所定の線が、ワードライン
に沿って延伸する線である。
レイは、請求項１８における複数のフラッシュメモリセ
ルを直線上に配列するための所定の線が、ワードライン
に沿って延伸する線である。
【００３６】請求項２１に記載するフラッシュメモリア
レイは、請求項１８における第１イオンドーピング領域
の接合の深さが該第２イオンドーピング領域の接合の深
さに比して深い。
レイは、請求項１８における第１イオンドーピング領域
の接合の深さが該第２イオンドーピング領域の接合の深
さに比して深い。
【００３７】請求項２２に記載するフラッシュメモリア
レイは、請求項１８における第１導電タイプがｎ型であ
って、第２導電タイプがｐ型である。
レイは、請求項１８における第１導電タイプがｎ型であ
って、第２導電タイプがｐ型である。
【００３８】請求項２３に記載するフラッシュメモリア
レイは、請求項１８におけるメタルコンタクトがコンタ
クトホール内に設けられ、かつ該コンタクトホールが該
ドレインと、該第１イオンドーピング領域との接合部に
形成される。
レイは、請求項１８におけるメタルコンタクトがコンタ
クトホール内に設けられ、かつ該コンタクトホールが該
ドレインと、該第１イオンドーピング領域との接合部に
形成される。
【００３９】請求項２４に記載するフラッシュメモリア
レイは、請求項１８におけるメタルコンタクトが該半導
体チップの表面に設けられ、該ドレインと、該第１イオ
ンドーピング領域とを接続する。
レイは、請求項１８におけるメタルコンタクトが該半導
体チップの表面に設けられ、該ドレインと、該第１イオ
ンドーピング領域とを接続する。
【００４０】請求項２５に記載するフラッシュメモリア
レイは、請求項１８におけるドレインと、該第１イオン
ドーピング領域とが単一のメタルコンタクトによって短
絡接続され、かつ該メタルコンタクトが該ドレインと、
該第１イオンドーピング領域との接合部を貫通する。
レイは、請求項１８におけるドレインと、該第１イオン
ドーピング領域とが単一のメタルコンタクトによって短
絡接続され、かつ該メタルコンタクトが該ドレインと、
該第１イオンドーピング領域との接合部を貫通する。
【００４１】請求項２６に記載するフラッシュメモリア
レイは、請求項１８におけるそれぞれの前記メモリセル
のフローティングゲートが矩形に形成され、またそれぞ
れの該メモリセルは該フローティングゲート上に位置
し、該フローティングゲートと接触するイオンドーピン
グ領域を別途含んでなり、該フローティングゲート上の
表面積を拡張し、コントロールゲートで該フローティン
グゲートが制御されるように構成する。
レイは、請求項１８におけるそれぞれの前記メモリセル
のフローティングゲートが矩形に形成され、またそれぞ
れの該メモリセルは該フローティングゲート上に位置
し、該フローティングゲートと接触するイオンドーピン
グ領域を別途含んでなり、該フローティングゲート上の
表面積を拡張し、コントロールゲートで該フローティン
グゲートが制御されるように構成する。
【００４２】
【発明の実施の形態】本発明は、コンタクトレス・チャ
ネル書き込み／消去を実行するフラッシュメモリセルの
構造と、その製造方法に関し、該フラッシュメモリセル
は多重構造ベースと、第１イオンドーピング領域と、フ
ローティングゲートと、第２イオンドーピング領域と、
第３イオンドーピング領域と、第４イオンドーピング領
域）と、２つの酸化層スペーサーと、内部が多結晶質ケ
イ素によってなる誘電層と、及びコントロールゲートと
によってなる。
ネル書き込み／消去を実行するフラッシュメモリセルの
構造と、その製造方法に関し、該フラッシュメモリセル
は多重構造ベースと、第１イオンドーピング領域と、フ
ローティングゲートと、第２イオンドーピング領域と、
第３イオンドーピング領域と、第４イオンドーピング領
域）と、２つの酸化層スペーサーと、内部が多結晶質ケ
イ素によってなる誘電層と、及びコントロールゲートと
によってなる。
【００４３】かかるフラッシュメモリセルの構造と特
徴、及びその製造方法を詳述するために、具体的な実施
例を挙げ、図示を参照にして以下に説明する。
徴、及びその製造方法を詳述するために、具体的な実施
例を挙げ、図示を参照にして以下に説明する。
【００４４】
【第１実施例】図３に、本発明によるコンタクトレス・
チャネル書き込み／消去を実行するフラッシュメモリセ
ルの構造を開示する。図示によれば、該フラッシュメモ
リセルは多重構造ベース１００と、第１イオンドーピン
グ領域１０２と、フローティングゲート１０４と、第２
イオンドーピング領域１０６と、第３イオンドーピング
領域１０８と、第４イオンドーピング領域１１０と、２
つの酸化層スペーサー１１２、１１４と、誘電層１１６
と、及びコントロールゲート１１８とによってなる。
チャネル書き込み／消去を実行するフラッシュメモリセ
ルの構造を開示する。図示によれば、該フラッシュメモ
リセルは多重構造ベース１００と、第１イオンドーピン
グ領域１０２と、フローティングゲート１０４と、第２
イオンドーピング領域１０６と、第３イオンドーピング
領域１０８と、第４イオンドーピング領域１１０と、２
つの酸化層スペーサー１１２、１１４と、誘電層１１６
と、及びコントロールゲート１１８とによってなる。
【００４５】多重構造ベース１００は、下層から上層に
ｎ型ベース１２０と、ディープｐ型ウェル１２２と、ｎ
型ウェル１２４の三層を順に形成してなる。
ｎ型ベース１２０と、ディープｐ型ウェル１２２と、ｎ
型ウェル１２４の三層を順に形成してなる。
【００４６】第１イオンドーピング領域１０２は、ｎ＋
イオンを多重構造ベース１００内のｎ型ウェル１２４に
打ち込みｎ＋イオンドーピング領域を形成してなり、ド
レインとする。
イオンを多重構造ベース１００内のｎ型ウェル１２４に
打ち込みｎ＋イオンドーピング領域を形成してなり、ド
レインとする。
【００４７】フローティングゲート１０４は多重構造ベ
ース１００上に形成され、かつ第１イオンドーピング領
域１０２と接続する。
ース１００上に形成され、かつ第１イオンドーピング領
域１０２と接続する。
【００４８】第２イオンドーピング領域１０６は、第１
イオンドーピング領域１０２の下面外周にディープレベ
ルの高いｐ型ディープイオンを打ち込んでディープｐ型
イオンドーピング領域を形成する。
イオンドーピング領域１０２の下面外周にディープレベ
ルの高いｐ型ディープイオンを打ち込んでディープｐ型
イオンドーピング領域を形成する。
【００４９】第３イオンドーピング領域１０８は、ディ
ープレベルの低いｐ型イオンを打ち込んで形成するシャ
ロｐ型イオンドーピング領域であって、フローティング
ゲート１０４下方に位置し、第２イオンドーピング領域
１０６と接続する。
ープレベルの低いｐ型イオンを打ち込んで形成するシャ
ロｐ型イオンドーピング領域であって、フローティング
ゲート１０４下方に位置し、第２イオンドーピング領域
１０６と接続する。
【００５０】第４イオンドーピング領域１１０は、多重
構造ベース１００内のｎ型ウェル１２４内に位置し、第
３イオンドーピング領域１０８と接続してソースとな
る。
構造ベース１００内のｎ型ウェル１２４内に位置し、第
３イオンドーピング領域１０８と接続してソースとな
る。
【００５１】２つの酸化層スペーサー１１２、１１４
は、第１イオンドーピング領域１０２と第４イオンドー
ピング領域１１０上に形成される。
は、第１イオンドーピング領域１０２と第４イオンドー
ピング領域１１０上に形成される。
【００５２】誘電層１１６はフローティングゲート１０
４と、酸化層スペーサー１１２、１１４上に形成され、
フローティングゲート１０４は誘電層１１６上に形成さ
れる。
４と、酸化層スペーサー１１２、１１４上に形成され、
フローティングゲート１０４は誘電層１１６上に形成さ
れる。
【００５３】図４Ａと図４Ｂに本発明によるフラッシュ
メモリセル全体の構造と、その上面図を表わす。図示に
よれば、コントロールゲート１１８は横方向（Ｘ軸方
向）に延伸し、他のコントロールゲートと電気的に接続
してビットライン電圧を印加する。本来の第１イオンド
ーピング領域１０２と第２イオンドーピング領域１０６
の共同部分（下面パターンの共同部分）は突出し凹んだ
パターンの歩行（前後方向）に延伸して、共同でコンタ
クトホール１４６に接続し、コンタクトホール１４６を
介してメタルコンタクトでビットライン電圧に接続す
る。
メモリセル全体の構造と、その上面図を表わす。図示に
よれば、コントロールゲート１１８は横方向（Ｘ軸方
向）に延伸し、他のコントロールゲートと電気的に接続
してビットライン電圧を印加する。本来の第１イオンド
ーピング領域１０２と第２イオンドーピング領域１０６
の共同部分（下面パターンの共同部分）は突出し凹んだ
パターンの歩行（前後方向）に延伸して、共同でコンタ
クトホール１４６に接続し、コンタクトホール１４６を
介してメタルコンタクトでビットライン電圧に接続す
る。
【００５４】本来横向きに延伸する制御ゲート１１８
は、両酸化層１３０、１３２の間に位置し、複数のフロ
ーティングゲート（例えば図４Ｂに示す１３４、１３
６）を跨ぐように形成される。また、フローティングゲ
ート１３４の側面で、コントロールゲート１１８下方に
位置する第１イオンドーピング領域１０２と、第２イオ
ンドーピング領域１０６（上面パターン参照）との共同
部分１３８は、前後方向に延伸して外周部のコンタクト
ホール１４６に接続し、金属を該コンタクトホール内部
に挿設してビットライン電圧を供給する。よって、周知
の技術に見られるようにメタルコンタクトと、フローテ
ィングゲートとの間に所定の距離を保持しなければない
ため、サイズの縮小が達成できなくなる状況を改善する
ことができる。
は、両酸化層１３０、１３２の間に位置し、複数のフロ
ーティングゲート（例えば図４Ｂに示す１３４、１３
６）を跨ぐように形成される。また、フローティングゲ
ート１３４の側面で、コントロールゲート１１８下方に
位置する第１イオンドーピング領域１０２と、第２イオ
ンドーピング領域１０６（上面パターン参照）との共同
部分１３８は、前後方向に延伸して外周部のコンタクト
ホール１４６に接続し、金属を該コンタクトホール内部
に挿設してビットライン電圧を供給する。よって、周知
の技術に見られるようにメタルコンタクトと、フローテ
ィングゲートとの間に所定の距離を保持しなければない
ため、サイズの縮小が達成できなくなる状況を改善する
ことができる。
【００５５】また、第１イオンドーピング領域と、第２
イオンドーピング領域は電気的に短絡接続する。例え
ば、図５Ａによれば、図４Ｂにおけるコンタクトホール
１４６のメタルコンタクト１４８を第１イオンドーピン
グ領域１５０と第２イオンドーピング領域１５２との接
合面に挿設させて短絡接続を形成するか、もしくは図５
Ｂに開示するように別途金属によって露出した第１イオ
ンドーピング領域と第２イオンドーピング領域とを接続
して短絡接続を形成する。
イオンドーピング領域は電気的に短絡接続する。例え
ば、図５Ａによれば、図４Ｂにおけるコンタクトホール
１４６のメタルコンタクト１４８を第１イオンドーピン
グ領域１５０と第２イオンドーピング領域１５２との接
合面に挿設させて短絡接続を形成するか、もしくは図５
Ｂに開示するように別途金属によって露出した第１イオ
ンドーピング領域と第２イオンドーピング領域とを接続
して短絡接続を形成する。
【００５６】
【第２実施例】また、図６に本発明によるコンタクトレ
ス・チャネル書き込み／消去を実行するフラッシュメモ
リセルの第２の実施例による形態を開示する。図示によ
れば、本来図３に開示するフローティングゲート１０４
を第１フローティングゲート１０５と第２フローティン
グゲート１０７とに変更する。第１フローティングゲー
ト１０５は両酸化層１１２、１１４の間に位置する第３
イオンドーピング領域１０８上に形成され、第２フロー
ティングゲート１０７は両酸化層１１２、１１４の一部
表面と、第１フローティングゲート１０５上に形成され
る。また、第１フローティングゲート１０５と第２フロ
ーティングゲート１０７とは電気的に短絡接続させる。
かかる構造は、第２フローティングゲート１０７のコン
トロールゲートとの積層面積が増加するため、キャパシ
タ・カップリング効果が高まり、フラッシュメモリセル
の操作効率を高めることができる。
ス・チャネル書き込み／消去を実行するフラッシュメモ
リセルの第２の実施例による形態を開示する。図示によ
れば、本来図３に開示するフローティングゲート１０４
を第１フローティングゲート１０５と第２フローティン
グゲート１０７とに変更する。第１フローティングゲー
ト１０５は両酸化層１１２、１１４の間に位置する第３
イオンドーピング領域１０８上に形成され、第２フロー
ティングゲート１０７は両酸化層１１２、１１４の一部
表面と、第１フローティングゲート１０５上に形成され
る。また、第１フローティングゲート１０５と第２フロ
ーティングゲート１０７とは電気的に短絡接続させる。
かかる構造は、第２フローティングゲート１０７のコン
トロールゲートとの積層面積が増加するため、キャパシ
タ・カップリング効果が高まり、フラッシュメモリセル
の操作効率を高めることができる。
【００５７】本発明によるコンタクトレス・チャネル書
き込み／消去を実行するフラッシュメモリセルの製造方
法を図７Ａ〜図７Ｅに開示する。先ず、図７Ａに開示す
るように多重構造ベース２００を形成する。多重構造ベ
ース２００は下から上へｎ型ベース２０８と、ディープ
ｐ型ウェル２０６と、ｎ型ウェル２０４を順に形成する
とともに、両側にシャロ・トレンチ・アイソレーション
（Shallow Trench Isolation：ＳＴＩ）によってフィ
ールド酸化層を形成し、かつｐ型イオンを打ち込んでシ
ャロｐ型イオンドーピング領域２０２を形成して多重構
造ベース２００の内部表面とする。
き込み／消去を実行するフラッシュメモリセルの製造方
法を図７Ａ〜図７Ｅに開示する。先ず、図７Ａに開示す
るように多重構造ベース２００を形成する。多重構造ベ
ース２００は下から上へｎ型ベース２０８と、ディープ
ｐ型ウェル２０６と、ｎ型ウェル２０４を順に形成する
とともに、両側にシャロ・トレンチ・アイソレーション
（Shallow Trench Isolation：ＳＴＩ）によってフィ
ールド酸化層を形成し、かつｐ型イオンを打ち込んでシ
ャロｐ型イオンドーピング領域２０２を形成して多重構
造ベース２００の内部表面とする。
【００５８】次いで、図７Ｂに開示するようにチャネル
酸化層２１０を形成し、多結晶質ケイ素を沈降させてフ
ローティングゲート２１２を形成し、さらに窒化ケイ素
層を沈降させて形成し、フォトマスクを利用してエッチ
ングを行い図７Ｂの上面パターンの構造を形成する。
酸化層２１０を形成し、多結晶質ケイ素を沈降させてフ
ローティングゲート２１２を形成し、さらに窒化ケイ素
層を沈降させて形成し、フォトマスクを利用してエッチ
ングを行い図７Ｂの上面パターンの構造を形成する。
【００５９】次に、図７Ｃに開示するようにｐ型イオン
フォトマスクを進行させ、ＢＦ２のｐ型イオンを第１多
結晶質のフローティングゲート２１２側面の多重層構造
ベース内２００のｎ型ウェル２０４に打ち込み、ｐ型イ
オンドーピング領域２１６を形成する。該ｐ型イオンド
ーピング領域は、ホウ素イオンを打ち込んで形成する。
さらに、ヒ素（Ａｓ）、もしくは燐をｎ＋イオンとして
ｐ型イオンドーピング領域２１６内部上面と、第１多結
晶質のフローティングゲート２１２側面の多重層構造ベ
ース２００のｎ型ウェル２０４とに打ち込み、それぞれ
ｎ＋イオンドーピング領域２１８とｎ＋イオンドーピン
グ領域２２０とを形成する。
フォトマスクを進行させ、ＢＦ２のｐ型イオンを第１多
結晶質のフローティングゲート２１２側面の多重層構造
ベース内２００のｎ型ウェル２０４に打ち込み、ｐ型イ
オンドーピング領域２１６を形成する。該ｐ型イオンド
ーピング領域は、ホウ素イオンを打ち込んで形成する。
さらに、ヒ素（Ａｓ）、もしくは燐をｎ＋イオンとして
ｐ型イオンドーピング領域２１６内部上面と、第１多結
晶質のフローティングゲート２１２側面の多重層構造ベ
ース２００のｎ型ウェル２０４とに打ち込み、それぞれ
ｎ＋イオンドーピング領域２１８とｎ＋イオンドーピン
グ領域２２０とを形成する。
【００６０】次に、図７Ｄに開示するようにｎ＋イオン
ドーピング領域２１８と、ｎ＋イオンドーピング領域２
２０上に酸化層スペーサー（例えば２２２、２２４）を
形成し、第１多結晶質ケイ素のフローティングゲート２
１２上の窒化ケイ素２１４を除去する。
ドーピング領域２１８と、ｎ＋イオンドーピング領域２
２０上に酸化層スペーサー（例えば２２２、２２４）を
形成し、第１多結晶質ケイ素のフローティングゲート２
１２上の窒化ケイ素２１４を除去する。
【００６１】最後に、図７Ｅに開示するように、第１多
結晶質ケイ素のフローティングゲート２１２と酸化層ス
ペーサー２２２、２２４上に誘電層２２６を沈降させて
形成し、さらに誘電層２２６上に第２多結晶ケイ素層２
２８を沈降させてスタック構造ゲートを形成するととも
に、第２多結晶ケイ素層２２８を細長く形成してビット
ラインとし、図４に示すように外周にコンタクトホール
を形成してメタルコンタクトを該酸化層スペーサーとｎ
＋イオンドーピング領域とに貫通させてビットライン電
圧に接続する。もしくは、該メタルコンタクトをさらに
ｎ＋イオンドーピング領域に重畳するｐ型イオンドーピ
ング領域に至るまで貫通させて短絡接続効果を得る。
結晶質ケイ素のフローティングゲート２１２と酸化層ス
ペーサー２２２、２２４上に誘電層２２６を沈降させて
形成し、さらに誘電層２２６上に第２多結晶ケイ素層２
２８を沈降させてスタック構造ゲートを形成するととも
に、第２多結晶ケイ素層２２８を細長く形成してビット
ラインとし、図４に示すように外周にコンタクトホール
を形成してメタルコンタクトを該酸化層スペーサーとｎ
＋イオンドーピング領域とに貫通させてビットライン電
圧に接続する。もしくは、該メタルコンタクトをさらに
ｎ＋イオンドーピング領域に重畳するｐ型イオンドーピ
ング領域に至るまで貫通させて短絡接続効果を得る。
【００６２】本発明によるフラッシュメモリセルの構造
に対応する操作方法を以下に説明する。本発明によるフ
ラッシュメモリセルの操作方法は、ファウラーノルトハ
イム現象の原理を利用してフラッシュメモリセルのプロ
グラミング、もしくは消去などの操作を実行する。図８
Ａ〜８Ｃに示すように、フラッシュメモリセル３００の
コントロールゲートにはワードライン電圧ＶＷＬを、ソ
ースにはソースライン電圧ＶＳＬを、ドレインにはビッ
トライン電圧ＶＢＬをそれぞれ印加して、フラッシュメ
モリセルのディープｐ型ウェルと接続する。
に対応する操作方法を以下に説明する。本発明によるフ
ラッシュメモリセルの操作方法は、ファウラーノルトハ
イム現象の原理を利用してフラッシュメモリセルのプロ
グラミング、もしくは消去などの操作を実行する。図８
Ａ〜８Ｃに示すように、フラッシュメモリセル３００の
コントロールゲートにはワードライン電圧ＶＷＬを、ソ
ースにはソースライン電圧ＶＳＬを、ドレインにはビッ
トライン電圧ＶＢＬをそれぞれ印加して、フラッシュメ
モリセルのディープｐ型ウェルと接続する。
【００６３】フラッシュメモリセル３００に消去の操作
を実行する場合は、図８Ａに開示するようにワードライ
ン電圧ＶＷＬは比較的高い電圧とし（例えばＶＷＬ＝１
０〜１８V）、ソースに印加するソースライン電圧は、
該ワードライン電圧ＶＷＬよりも低い電圧と（例えばＶ
ＳＬ＝−８〜０Ｖ）とし、ビットライン電圧ＶＢＬによ
ってフローティング状態を保持する。このため、ソース
のエレクトロンがメモリセル３００のフローティングゲ
ートに注入され、フラッシュメモリセル３００の閾電圧
が高められて消去操作（Erase to high threshold
voltage）が完了する。
を実行する場合は、図８Ａに開示するようにワードライ
ン電圧ＶＷＬは比較的高い電圧とし（例えばＶＷＬ＝１
０〜１８V）、ソースに印加するソースライン電圧は、
該ワードライン電圧ＶＷＬよりも低い電圧と（例えばＶ
ＳＬ＝−８〜０Ｖ）とし、ビットライン電圧ＶＢＬによ
ってフローティング状態を保持する。このため、ソース
のエレクトロンがメモリセル３００のフローティングゲ
ートに注入され、フラッシュメモリセル３００の閾電圧
が高められて消去操作（Erase to high threshold
voltage）が完了する。
【００６４】フラッシュメモリセル３００にプログラミ
ング操作を実行する場合は、図８Ｂに開示するようにワ
ードライン電圧ＶＷＬは比較的低い電圧とし（例えばＶ
ＷＬ＝−１２〜−８V）、ビットライン電圧ＶＢＬは、
該ワードライン電圧ＶＷＬよりも高い電圧とする（例え
ばＶＳＬ＝３〜７Ｖ）とし、ソースライン電圧ＶＳＬに
よってフローティング状態を保持する。このため、エレ
クトロンがフローティングゲートからチャネルを介して
メモリセルに射出されてドレインに至り、フラッシュメ
モリセル３００の閾電圧が低下してプログラミング操作
（Program tolow threshold voltage）が完了する。
ング操作を実行する場合は、図８Ｂに開示するようにワ
ードライン電圧ＶＷＬは比較的低い電圧とし（例えばＶ
ＷＬ＝−１２〜−８V）、ビットライン電圧ＶＢＬは、
該ワードライン電圧ＶＷＬよりも高い電圧とする（例え
ばＶＳＬ＝３〜７Ｖ）とし、ソースライン電圧ＶＳＬに
よってフローティング状態を保持する。このため、エレ
クトロンがフローティングゲートからチャネルを介して
メモリセルに射出されてドレインに至り、フラッシュメ
モリセル３００の閾電圧が低下してプログラミング操作
（Program tolow threshold voltage）が完了する。
【００６５】また、図８Ｃに開示するように、フラッシ
ュメモリセル３００に対して読み取り操作を行う場合
は、ワードラインにワードライン電圧ＶＷＬを印加し
（２〜５Ｖ）、ソースライン電圧ＶＳＬは、該ワードラ
イン電圧ＶＷＬよりも低い電圧（例えばＶＳＬ＝０〜２
Ｖ）とする。さらに、ビットライン電圧ＶＢＬは該ソー
スライン電圧ＶＳＬよりも低い電圧（例えばＶＢＬ＝−
２〜０Ｖ）とすることによってフラッシュメモリセル３
００に対する読み取りが完了する。
ュメモリセル３００に対して読み取り操作を行う場合
は、ワードラインにワードライン電圧ＶＷＬを印加し
（２〜５Ｖ）、ソースライン電圧ＶＳＬは、該ワードラ
イン電圧ＶＷＬよりも低い電圧（例えばＶＳＬ＝０〜２
Ｖ）とする。さらに、ビットライン電圧ＶＢＬは該ソー
スライン電圧ＶＳＬよりも低い電圧（例えばＶＢＬ＝−
２〜０Ｖ）とすることによってフラッシュメモリセル３
００に対する読み取りが完了する。
【００６６】以上は本発明の好ましい実施例であって、
本発明の実施の範囲を限定するものではない。よって、
当業者のなし得る修正、もしくは変形であって、本発明
に対して均等の効果を有するものは、いずれも本発明の
特許請求の範囲に含まれるものとする。
本発明の実施の範囲を限定するものではない。よって、
当業者のなし得る修正、もしくは変形であって、本発明
に対して均等の効果を有するものは、いずれも本発明の
特許請求の範囲に含まれるものとする。
【００６７】
【発明の効果】本発明によるフラッシュメモリセルは、
高密度の集積を達成し、サイズ縮小を図ることができ、
かつ近在する他のメモリセルのソース、もしくは他のフ
ラッシュメモリセル全体に対して干渉が発生することな
く、正常な操作が得られる。
高密度の集積を達成し、サイズ縮小を図ることができ、
かつ近在する他のメモリセルのソース、もしくは他のフ
ラッシュメモリセル全体に対して干渉が発生することな
く、正常な操作が得られる。
【図１】従来のフラッシュメモリセルの構造を表わす説
明図である。
明図である。
【図２】従来のフラッシュメモリセルにおいて、メタル
コンタクトを介してビットライン電圧ＶＢＬをドレイン
のｎ＋イオンドーピング領域とｐ型イオンドーピング領
域に接続した状態の説明図である。
コンタクトを介してビットライン電圧ＶＢＬをドレイン
のｎ＋イオンドーピング領域とｐ型イオンドーピング領
域に接続した状態の説明図である。
【図３】本発明によるフラッシュメモリセルの構造を表
わす説明図である。
わす説明図である。
【図４Ａ】本発明によるフラッシュメモリセルの構造を
表わす説明図である。
表わす説明図である。
【図４Ｂ】図４Ａに示すフラッシュメモリセルの上面図
である。
である。
【図５Ａ】図４Ｂに示すコンタクトホールにメタルコン
タクトを挿設して第１イオンドーピング領域と第２イオ
ンドーピング領域を接続した状態の説明図である。
タクトを挿設して第１イオンドーピング領域と第２イオ
ンドーピング領域を接続した状態の説明図である。
【図５Ｂ】本発明によるフラッシュメモリセルにおい
て、第１イオンドーピング領域と第２イオンドーピング
領域の露出部を接続した状態の説明図である。
て、第１イオンドーピング領域と第２イオンドーピング
領域の露出部を接続した状態の説明図である。
【図６】本発明の第２の実施例によるフラッシュメモリ
セルの構造を表わす説明図である。
セルの構造を表わす説明図である。
【図７Ａ】本発明によるフラッシュメモリセルの製造方
法の各工程を表わす説明図である。
法の各工程を表わす説明図である。
【図７Ｂ】本発明によるフラッシュメモリセルの製造方
法の各工程を表わす説明図である。
法の各工程を表わす説明図である。
【図７Ｃ】本発明によるフラッシュメモリセルの製造方
法の各工程を表わす説明図である。
法の各工程を表わす説明図である。
【図７Ｄ】本発明によるフラッシュメモリセルの製造方
法の各工程を表わす説明図である。
法の各工程を表わす説明図である。
【図７Ｅ】本発明によるフラッシュメモリセルの製造方
法の各工程を表わす説明図である。
法の各工程を表わす説明図である。
【図８Ａ】本発明によるフラッシュメモリに対して消去
を行う場合の操作方法の説明図である。
を行う場合の操作方法の説明図である。
【図８Ｂ】本発明によるフラッシュメモリに対してプロ
グラミングを行う場合の操作方法の説明図である。
グラミングを行う場合の操作方法の説明図である。
【図８Ｃ】本発明によるフラッシュメモリに対して読み
取りを行う場合の操作方法の説明図である。
取りを行う場合の操作方法の説明図である。
１００、２００ 多重構造ベース １０２、１５０ 第１イオンドーピング領域 １０４、１３４、１３６、２１２ フローティングゲー
ト １０５ 第１フローティングゲート １０６、１５２ 第２イオンドーピング領域 １０７ 第２フローティングゲート １０８ 第３イオンドーピング領域 １１０ 第４イオンドーピング領域 １１２、１１４、２２２、２２４ 酸化層スペーサー １１６、２２６ 核誘電層 １１８ コントロールゲート １２０、２０８ ｎ型ベース １２２、２０６ ディープｐ型ウェル １２４、２０４ ｎ型ウェル １３０、１３２ 酸化層 １３８ 共同部分 １４６ コンタクトホール １４８ メタルコンタクト ２０２ シャロｐ型イオンドーピング領域 ２１０ チャネル酸化層 ２１４ 窒化ケイ素 ２１６ ｐ型イオンドーピング領域 ２１８、２２０ ｎ＋イオンドーピング領域 ２２８ 第２多結晶ケイ素層 ３００ フラッシュメモリセル
ト １０５ 第１フローティングゲート １０６、１５２ 第２イオンドーピング領域 １０７ 第２フローティングゲート １０８ 第３イオンドーピング領域 １１０ 第４イオンドーピング領域 １１２、１１４、２２２、２２４ 酸化層スペーサー １１６、２２６ 核誘電層 １１８ コントロールゲート １２０、２０８ ｎ型ベース １２２、２０６ ディープｐ型ウェル １２４、２０４ ｎ型ウェル １３０、１３２ 酸化層 １３８ 共同部分 １４６ コンタクトホール １４８ メタルコンタクト ２０２ シャロｐ型イオンドーピング領域 ２１０ チャネル酸化層 ２１４ 窒化ケイ素 ２１６ ｐ型イオンドーピング領域 ２１８、２２０ ｎ＋イオンドーピング領域 ２２８ 第２多結晶ケイ素層 ３００ フラッシュメモリセル
フロントページの続き Ｆターム(参考） 5F083 EP02 EP05 EP23 EP27 EP42 EP62 EP64 EP65 EP70 ER03 ER06 ER14 ER15 ER22 ER29 ER30 GA09 GA12 GA22 HA01 KA08 MA01 MA19 NA01 NA02 5F101 BA07 BA16 BB02 BB05 BC02 BD05 BD12 BD35 BD36 BD37 BD50 BE02 BE05 BE07 BH04 BH08 BH09
Claims (26)
- 【請求項１】 コンタクトレス・チャネル書き込み／消
去を実行するフラッシュメモリセルの構造において、 多重構造ベースと、トンネル酸化層と、第１イオンドー
ピング領域と、フローティングゲートと、第２イオンド
ーピング領域と、第３イオンドーピング領域と、第４イ
オンドーピング領域と、２つの酸化層スペーサーと、誘
電層と、及びコントロールゲートとによってなり、 該トンネル酸化層は該多重構造ベース上に形成され、 該第１イオンドーピング領域は、該多重構造ベース内に
形成されてドレインとなり、 該フローティングゲートは該多重構造ベース上で、かつ
該第１イオンドーピング領域の側面の位置に形成され、 該第２イオンドーピング領域は、該第１イオンドーピン
グ領域の下面外周に形成され、 該第３イオンドーピング領域は、該フローティングゲー
ト下方に位置して該第２イオンドーピング領域と接続
し、 該第４イオンドーピング領域は、該多重構造ベース内に
形成され、該第３イオンドーピング領域と接続してソー
スとなり、 該２つの酸化層スペーサーは、該第１イオンドーピング
領域と該第４イオンドーピング領域上に形成され、 該誘電層は、該フローティングゲートと、該両酸化層ス
ペーサー上に形成され、 該コントロールゲートは、該フローティングゲートと該
両酸化層スペーサー上の該誘電層上に形成されることを
特徴とするコンタクトレス・チャネル書き込み／消去を
実行するフラッシュメモリセル。 - 【請求項２】 前記多重構造ベースは、ｎ型ベースと、
該ｎ型ベース上に形成されるディープｐ型ウェルと、該
ディープｐ型ウェル上に形成されるｎ型ウェルとによっ
てなることを特徴とする請求項１に記載のコンタクトレ
ス・チャネル書き込み／消去を実行するフラッシュメモ
リセル。 - 【請求項３】 前記第１イオンドーピング領域と、第４
イオンドーピング領域とがｎ型イオンドーピング領域で
あって、該第２イオンドーピング領域と、第３イオンド
ーピング領域とがｐ型イオンドーピング領域であること
を特徴とする請求項１に記載のコンタクトレス・チャネ
ル書き込み／消去を実行するフラッシュメモリセル。 - 【請求項４】 前記第２イオンドーピング領域の接合部
に至る深さが該第３イオンドーピング領域に比して深い
ことを特徴とする請求項３に記載のコンタクトレス・チ
ャネル書き込み／消去を実行するフラッシュメモリセ
ル。 - 【請求項５】 前記第１イオンドーピング領域と、第４
イオンドーピング領域とが、燐、もしくはヒ素イオンを
打ち込んで形成されることを特徴とする請求項３に記載
のコンタクトレス・チャネル書き込み／消去を実行する
フラッシュメモリセル。 - 【請求項６】 前記第２イオンドーピング領域と、第３
イオンドーピング領域とが、ホウ素イオンを打ち込んで
形成されることを特徴とする請求項３に記載のコンタク
トレス・チャネル書き込み／消去を実行するフラッシュ
メモリセル。 - 【請求項７】 前記第１イオンドーピング領域と、第２
イオンドーピング領域とが電気的に短絡接続されること
を特徴とする請求項１に記載のコンタクトレス・チャネ
ル書き込み／消去を実行するフラッシュメモリセル。 - 【請求項８】 前記電気的な短絡接続が、メタルコンタ
クトを該１イオンドーピング領域と、第２イオンドーピ
ング領域との接合部に貫通させて形成することを特徴と
する請求項７に記載のコンタクトレス・チャネル書き込
み／消去を実行するフラッシュメモリセル。 - 【請求項９】 前記電気的な短絡接続が、該第１イオン
ドーピング領域と、第２イオンドーピング領域の露出表
面をメタルコンタクトによって接続して形成されること
を特徴とする請求項７に記載のコンタクトレス・チャネ
ル書き込み／消去を実行するフラッシュメモリセル。 - 【請求項１０】 前記フローティングゲートが、さらに
第１フローティングゲートと、第２フローティングゲー
トを含んでなり、該第１フローティングゲートは両酸化
層スペーサーの間に位置する第３イオンドーピング領域
上に形成され、該第２フローティングゲートは該第１フ
ローティングゲート上面と、該両酸化層スペーサーの一
部上面とに形成され、かつ該第１フローティングゲート
と、第２フローティングゲートとを電気的に短絡接続す
ることを特徴とする請求項７に記載のコンタクトレス・
チャネル書き込み／消去を実行するフラッシュメモリセ
ル。 - 【請求項１１】 コンタクトレス・チャネル書き込み／
消去を実行するフラッシュメモリセルの製造方法におい
て、 多重構造ベースを形成する工程と、 該多重構造ベース上にトンネル酸化層を形成する工程
と、 シャロｐ型イオンドーピング領域を該多重構造ベース内
に形成する工程と、 フローティングゲートを該多重構造ベース上に形成する
工程と、 ディープｐ型イオンドーピング領域を該フローティング
ゲート側面で、かつ該多重構造ベース内の位置に形成す
る工程と、 ２つのｎ型イオンドーピング領域を該ディープｐ型イオ
ンドーピング領域内部上面と、該フローティングゲート
の他方の側面でかつ該多重構造ベース内の位置とにそれ
ぞれ形成する工程と、 ２つの酸化層スペーサーを該２つのｎ型イオンドーピン
グ領域上に形成する工程と、 誘電層を該フローティングゲートと、該両ｎ型イオンド
ーピング領域上に形成する工程と、 コントロールゲートを該誘電層上に形成する工程とを含
んでなることを特徴とするコンタクトレス・チャネル書
き込み／消去を実行するフラッシュメモリセルの製造方
法。 - 【請求項１２】 前記多重構造ベースを形成する工程
は、ｎ型ベースを形成する工程と、該ｎ型ベース上にデ
ィープｐ型ウェルを形成する工程と、該ディープｐ型ウ
ェル領域上にｎ型ウェル領域を形成する工程とを含んで
なることを特徴とする請求項１１に記載のコンタクトレ
ス・チャネル書き込み／消去を実行するフラッシュメモ
リセルの製造方法。 - 【請求項１３】 前記フラッシュメモリセルの製造方法
は、さらにビットライン電圧に接続した少なくとも１以
上のメタルコンタクトを該メモリセルのｎ型イオンドー
ピング領域とｐ型イオンドーピング領域とから離れた任
意の位置において該酸化層スペーサーと、及び該ｎ型イ
オンドーピング領域と該ディープｐ型イオンドーピング
領域との接合部に貫通させる工程を含むことを特徴とす
る請求項１１に記載のコンタクトレス・チャネル書き込
み／消去を実行するフラッシュメモリセルの製造方法。 - 【請求項１４】 前記メタルコンタクトを該ｎ型イオン
ドーピング領域に貫通させ、さらに該ディープｐ型イオ
ンドーピング領域に至るまで貫通させることを特徴とす
る請求項１３に記載のコンタクトレス・チャネル書き込
み／消去を実行するフラッシュメモリセル。 - 【請求項１５】 前記ビットライン電圧を接続するメタ
ルコンタクトによって該ｎ型イオンドーピング領域と、
ディープｐ型イオンドーピング領域の露出表面を接続す
るか、もしくは該第２イオンドーピング領域と、該ディ
ープｐ型イオンドーピング領域の露出表面を接続するこ
とを特徴とする請求項１３に記載のコンタクトレス・チ
ャネル書き込み／消去を実行するフラッシュメモリセ
ル。 - 【請求項１６】 前記シャロｐ型イオンドーピング領域
と、ディープｐ型イオンドーピング領域とが、ホウ素イ
オンを打ち込んで形成されることを特徴とする請求項１
１に記載のコンタクトレス・チャネル書き込み／消去を
実行するフラッシュメモリセルの製造方法。 - 【請求項１７】 前記ｎ型イオンドーピング領域が、
燐、もしくはヒ素イオンを打ち込んで形成されることを
特徴とする請求項１１に記載のコンタクトレス・チャネ
ル書き込み／消去を実行するフラッシュメモリセル。 - 【請求項１８】 半導体チップ内に形成されるフラッシ
ュメモリアレイであって、該フラッシュメモリアレイは
複数のフラッシュメモリセルを含んでなり、 該複数のフラッシュメモリセルは所定の線に沿って直線
状に配列され、 それぞれのフラッシュメモリセルはフローティングゲー
トと、コントロールゲートと、第１導電タイプのソース
と、第１導電タイプのドレインと、第２導電タイプの第
１イオンドーピング領域と、第２導電タイプの第２イオ
ンドーピング領域とを含んでなり、 該フローティングゲートは該半導体チップ上に位置し、 該コントロールゲートはフローティングゲート上に位置
し、 該第１導電タイプのソースは該半導体チップに第１領域
内に位置し、該第１領域は該フローティングゲートの一
側面に位置し、 該第１導電タイプのドレインは該半導体チップの第２領
域内に位置し、該第２領域は該フローティングゲートの
一側面に位置し、かつ該第１、第２領域は該フローティ
ングゲートの両側面に対向して位置するとともに、該ド
レインはビットラインの方向に沿って延伸して隣接する
他のメモリセルのドレインと接続し、 該第２導電タイプの第１イオンドーピング領域は、該半
導体チップ内に位置し、該ドレインの下面を取り囲むよ
うに形成され、かつ該第１イオンドーピング領域はビッ
トラインの方向に沿って延伸して隣接する他のメモリセ
ルの第１イオンドーピング領域と接続し、 該第２導電タイプの第２イオンドーピング領域は、該半
導体チップ内で、該フローティングゲート下方に位置
し、かつ該第１イオンドーピング領域と接続し、 該ドレインと、該第１イオンドーピング領域が少なくと
も１以上のメタルコンタクトによって短絡接続され、か
つ該メタルコンタクトが任意の該第２領域から離れた位
置に設けられた該メモリセルと、フローティングゲート
と、メタルコンタクトとの間に発生する電気的干渉を防
ぎ、メモリアレイにおいて隣接するメモリセル間の距離
を短縮するように構成したことを特徴とするフラッシュ
メモリアレイ。 - 【請求項１９】 前記複数のフラッシュメモリセルが直
線上に配列される所定の線が、ビットラインに沿って延
伸する線であることを特徴とする請求項１８に記載のフ
ラッシュメモリアレイ。 - 【請求項２０】 前記複数のフラッシュメモリセルが直
線上に配列される所定の線が、ワードラインに沿って延
伸線であることを特徴とする請求項１８に記載のフラッ
シュメモリアレイ。 - 【請求項２１】 前記第１イオンドーピング領域の接合
の深さが該第２イオンドーピング領域の接合の深さに比
して深いことを特徴とする請求項１８に記載のフラッシ
ュメモリアレイ。 - 【請求項２２】 前記第１導電タイプがｎ型であって、
第２導電タイプがｐ型であることを特徴とする請求項１
８に記載のフラッシュメモリアレイ。 - 【請求項２３】 前記メタルコンタクトがコンタクトホ
ール内に設けられ、かつ該コンタクトホールが該ドレイ
ンと、該第１イオンドーピング領域との接合部に形成さ
れることを特徴とする請求項１８に記載のフラッシュメ
モリアレイ。 - 【請求項２４】 前記メタルコンタクトが該半導体チッ
プの表面に設けられ、該ドレインと、該第１イオンドー
ピング領域とを接続することを特徴とする請求項１８に
記載のフラッシュメモリアレイ。 - 【請求項２５】 前記該ドレインと、該第１イオンドー
ピング領域とが単一のメタルコンタクトによって短絡接
続され、かつ該メタルコンタクトが該ドレインと、該第
１イオンドーピング領域との接合部を貫通することを特
徴とする請求項１８に記載のフラッシュメモリアレイ。 - 【請求項２６】 前記それぞれのメモリセルのフローテ
ィングゲートが矩形に形成され、またそれぞれの該メモ
リセルは該フローティングゲート上に位置し、該フロー
ティングゲートと接触するイオンドーピング領域を別途
含んでなり、該フローティングゲート上の表面積を拡張
し、コントロールゲートで該フローティングゲートを制
御するように構成したことを特徴とする請求項１８に記
載のフラッシュメモリセル。
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