JPH07235614A

JPH07235614A - 不揮発性半導体記憶装置およびその製造方法

Info

Publication number: JPH07235614A
Application number: JP31652394A
Authority: JP
Inventors: Kiyohiko Sakakibara; 清彦榊原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-12-28
Filing date: 1994-12-20
Publication date: 1995-09-05

Abstract

(57)【要約】【目的】消去動作時におけるアバランシェ電荷の発生
を抑制することにより、書換え特性の向上を図る。【構成】ソース領域８が、半導体基板１表面から所定
の深さにかけて形成された第１のｎ型不純物層８ａと、
それよりも低い濃度で、かつその下側を包囲するように
形成された第２のｎ型不純物層８ｂを有している。この
第２のｎ型不純物層８ｂは、制御電極３と重なり合う領
域において、半導体基板１の表面から所定の深さにおい
て、チャネル領域側に突き出した部分を有する。その結
果、半導体基板１の比較的深い部分からのポテンシャル
の広がりによって、半導体基板１表面における横方向電
界が緩和され、アバランシェ電荷の発生が抑制される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般的には電気的に
書込および消去を行なうことが可能な不揮発性半導体記
憶装置に関し、より特定的にはフラッシュメモリの素子
特性の向上を可能とした不揮発性半導体記憶装置および
その製造方法に関するものである。

【０００２】

【従来の技術】データを自由に書込むことができ、書込
まれた情報電荷を電気的に消去することが可能なフラッ
シュメモリが知られている。

【０００３】図１７は、フラッシュメモリの一般的な構
成を示すブロック図である。図１７においてフラッシュ
メモリは行列状に配置されたメモリセルマトリックス１
００と、Ｘアドレスデコーダ２００と、Ｙゲート３００
と、Ｙアドレスデコーダ４００と、アドレスバッファ５
００と、書込回路６００と、センスアンプ７００と、入
出力バッファ８００と、コントロールロジック９００と
を含む。メモリセルマトリックス１００は行列状に配置
された複数個のメモリトランジスタをその内部に有して
いる。メモリセルマトリックス１００の行および列を選
択するためにＸアドレスデコーダ２００とＹゲート３０
０とが接続されている。Ｙゲート３００には、列の選択
情報を与えるＹアドレスデコーダ４００が接続されてい
る。Ｘアドレスデコーダ２００とＹアドレスデコーダ４
００には、それぞれアドレス情報が一次格納されるアド
レスバッファ５００が接続されている。Ｙゲート３００
には、データ入力時に書込動作を行なうための書込回路
６００と、データ出力時に流れる電流値から“０”と
“１”を判定するセンスアンプ７００が接続されてい
る。書込回路６００とセンスアンプ７００にはそれぞれ
入出力データを一次格納する入出力バッファ８００が接
続されている。アドレスバッファ５００と入出力バッフ
ァ８００にはフラッシュメモリ動作制御を行なうための
コントロールロジック９００が接続されている。コント
ロールロジック９００はチップイネーブル信号、アウト
プットイネーブル信号およびプログラム信号に基づいた
制御を行なう。

【０００４】図１８は、図１７に示されたメモリセルマ
トリックス１００の概略構成を示す等価回路図である。
図１８において行方向に延びる複数本のワード線ＷＬ
₁ ，ＷＬ₂ ，…，ＷＬ_iと、列方向に延びる複数本のビ
ット線ＢＬ₁ ，ＢＬ₂ ，…，ＢＬ_jとが互いに直交する
ように配置され、マトリックスを構成している。各ワー
ド線と各ビット線の交点には、それぞれフローティング
ゲートを有するメモリトランジスタＱ₁₁，Ｑ₁₂，…，Ｑ
_ijが配置されている。各メモリトランジスタのドレイン
は各ビット線に接続されている。メモリトランジスタの
ソースは各ソース線Ｓ₁ ，Ｓ₂ ，…に接続されている。
同一行に属するメモリトランジスタのソースは、図１８
に示されるように相互に接続されている。図１９は、上
記のようなフラッシュメモリを構成する１つのメモリト
ランジスタの断面構造を示す部分断面図である。図１９
に示されるフラッシュメモリは、スタックゲート型フラ
ッシュメモリと呼ばれており、その中でも特にＮＯＲ型
と呼ばれるものである。図２０は従来のスタックゲート
型フラッシュメモリの平面的配置を示す概略平面図であ
る。図２１は、図２０のＹ−Ｙ線矢視断面図である。こ
れらの図を参照して、従来のフラッシュメモリの構造に
ついて説明する。

【０００５】従来のフラッシュメモリにおいては、主表
面を有するｐ型半導体基板１と、このｐ型半導体基板１
の主表面にＳｉＯ₂ よりなる絶縁膜２を介してｍ行ｎ列
のマトリックス状に配置された（ｍ×ｎ）個のポリシリ
コンよりなる電荷蓄積電極３が配置されている。この電
荷蓄積電極３の隣接する２列にまたがる各列間ごとには
素子分離領域４が形成されている。また電荷蓄積電極３
上には、ＳｉＯ₂ などよりなる絶縁膜５を介して各行ご
とに形成されたｍ本のポリシリコンよりなる制御電極６
が形成されている。

【０００６】図２０の平面図に示す素子分離領域４およ
び電荷蓄積領域３により囲まれたそれぞれの領域におい
て、半導体基板１の主表面から所定の深さにかけて、不
純物濃度５×１０¹⁹／ｃｍ³ 、シート抵抗８０Ω／□か
らなるｎ型のドレイン領域７が形成されている。また、
このドレイン領域７を挟む電荷蓄積電極３の外側の領域
の半導体基板１の主表面から所定の深さにかけて不純物
濃度１×１０²¹／ｃｍ ³ 、シート抵抗５０Ω／□からな
るｎ型のソース領域８が形成されている。

【０００７】また、電荷蓄積電極３および制御電極６を
覆い、かつ上記ドレイン領域７に一部が重なるように形
成された第３の層間絶縁膜１０が形成されている。

【０００８】上記ドレイン領域７あるいはソース領域８
上には、第３の層間絶縁膜１０の側壁に沿って形成さ
れ、かつドレイン領域７とソース領域８に各々電気的に
接続されたポリシリコンよりなるパッド層１１が設けら
れている。このパッド層１１には、ドレイン領域７上に
おいてさらに、上向きに延びるように高融点金属材料た
とえばタングステン（Ｗ）などからなる埋込層１３が設
けられている。この埋込層１３は、上記第３の絶縁膜１
０およびパッド層１１を覆うように堆積された層間絶縁
膜１２を介して形成されたｎ本のビット線１４にそれぞ
れ接続されている。

【０００９】上記のように構成されたフラッシュメモリ
の動作について、図１９を参照して説明する。

【００１０】まず書込動作においては、ｎ型ドレイン領
域７に３〜７Ｖ程度の電圧Ｖ_D、制御電極（コントロー
ルゲート）６に９〜１３Ｖ程度の電圧Ｖ_Gが印加され
る。さらにｎ型ソース領域８とｐ型半導体基板１は接地
電位に保たれる。このとき、メモリトランジスタのチャ
ネルには数１００μＡの電流が流れる。ソースからドレ
インに流れた電子のうちドレイン近傍で加速された電子
は、この近傍で高いエネルギを有する電子、すなわちチ
ャネルホットエレクトロンとなる。この電子の一部は、
酸化膜とシリコン基板界面のエネルギ障壁により、図中
矢印Ａに示されるように、電荷蓄積電極（フローティン
グゲート）３に注入される。このようにして、電荷蓄積
電極３に電子の蓄積が行なわれると、メモリトランジス
タのしきい値電圧Ｖ_thが高くなる。このしきい値電圧Ｖ
_thが所定の値よりも高くなった状態が書込まれた状態、
“０”と呼ばれる。

【００１１】次に消去動作においては、ｎ型ソース領域
に７〜１３Ｖ程度の電圧Ｖ_Sが印加され、制御電極６と
ｐ型半導体基板１は接地電位に保持される。さらにｎ型
ドレイン領域７は開放される。ｎ型ソース領域８に印加
された電圧Ｖ_Sによる電界により、図中矢印Ｂに示され
るように電荷蓄積電極３中の電子は、薄いゲート電極２
をトンネル現象によって通過する。このようにして、電
荷蓄積電極３中の電子が引抜かれることにより、メモリ
トランジスタのしきい値電圧Ｖ_thが低くなる。このしき
い値電圧Ｖ_thが所定の値よりも低い状態が、消去された
状態、“１”と呼ばれる。各メモリトランジスタのソー
スは、図１８に示されるように接続されているので、こ
の消去動作によって、すべてのメモリセルを一括消去で
きる。

【００１２】さらに、読出動作においては、制御電極６
に５Ｖ程度の電圧Ｖ_G′、ｎドレイン領域に１〜２Ｖ程
度の電圧Ｖ_D′が印加される。また、ｎ型ソース領域お
よびｐ型半導体基板１は接地電圧に保持される。このと
き、メモリトランジスタのチャネル領域に電流が流れる
かどうか、すなわちメモリトランジスタがオン状態かオ
フ状態かによって上記の“１”、“０”の判定が行なわ
れる。

【００１３】次に、上記構造よりなるＮＯＲ型のスタッ
クゲート型フラッシュメモリの製造工程について図２２
ないし図３３を参照して説明する。図２２〜図３３は、
図２１に示された断面構造を有する従来のスタックゲー
ト型フラッシュメモリの製造方法を工程順に示す断面図
である。

【００１４】まず、図２２を参照して、ｐ型シリコン基
板１の上面に１００Å程度の酸化膜よりなる第１の絶縁
膜２を形成する。この第１の絶縁膜２の上にＣＶＤ法に
より炉内において温度約６３０℃、時間約１０分の条件
で厚さ１０００Å程度の第１のポリシリコン層３ａを形
成する。この第１のポリシリコン層３ａの上に第２の絶
縁膜５を形成する。この第２の絶縁膜５は３層の積層膜
となっており、図には示していないが、膜厚１００Å程
度の酸化膜とその上にＣＶＤ法により膜厚１００Å程度
の窒化膜を形成し、さらにこの窒化膜の上に膜厚１００
Å程度の酸化膜を形成することにより第２の絶縁膜５が
形成されている。

【００１５】さらに、この第２の絶縁膜５の上に、上記
第１のポリシリコン層と同じ条件で厚さ２５００Å程度
の第２のポリシリコン層６ａを形成し、この第２のポリ
シリコン層６ａの上に酸化膜９を形成する。その後この
酸化膜９の上に所定のパターン形状を有するレジスト７
１を形成する。

【００１６】次に、図２３を参照して、このレジスト膜
７１をマスクとして異方性エッチングを行ない酸化膜
９、第２のポリシリコン層６ａ、第２の絶縁膜５、第１
のポリシリコン層３ａを順次エッチングし、電荷蓄積電
極３と制御電極６を形成する。

【００１７】次に、図２４を参照して、レジスト膜７１
を除去した後、ソース領域となる基板上にレジスト膜７
２を形成し、このレジスト膜７２、電荷蓄積電極３およ
び制御電極６をマスクとして、砒素（Ａｓ）を３５Ｋｅ
Ｖ，５×１０¹⁴／ｃｍ² の条件で導入し、濃度５×１０
¹⁹／ｃｍ³ 、シート抵抗８０Ω／□のｎ型不純物領域か
らなるドレイン領域７を形成する。

【００１８】次に、図２５を参照して、レジスト膜７２
を除去した後、ドレイン領域７の表面をレジスト膜７３
で覆い、このレジスト膜７３、電荷蓄積電極３および制
御電極６をマスクとして、砒素（Ａｓ）を３５ＫｅＶ，
１×１０¹⁶／ｃｍ² の条件で導入し、濃度１×１０²¹／
ｃｍ³ 、シート抵抗５０Ω／□のｎ型不純物領域からな
るソース領域８を形成する。

【００１９】次に、図２６を参照して、レジスト膜７３
を除去した後、基板上全面に酸化膜１０ａを形成する。
その後異方性エッチングにより酸化膜１０ａをエッチン
グする。これにより、図２７に示す酸化膜からなるサイ
ドウォール１０が完成する。さらに基板全面に絶縁膜を
形成し、所定箇所のみエッチングする。

【００２０】次に、図２８を参照して、シリコン基板表
面全面にポリシリコン１１ａを堆積する。その後、図２
９を参照して、このポリシリコン１１ａの上面に所定形
状にパターニングしたレジスト膜７４を形成する。その
後異方性エッチングによりポリシリコン１１ａをエッチ
ングして、図に示すようにその底部においてドレイン領
域７あるいはソース領域８と電気的に接続し、サイドウ
ォール１０の側壁に沿ったパッド層１１を形成する。

【００２１】次に、図３０を参照して、半導体基板上全
面にＴＥＯＳなどを用いて層間絶縁膜１２を堆積し、約
９００℃ウェットリフローを３０分行なった後、表面の
平坦化を行ない、図３１に示す層間絶縁膜１２を形成す
る。

【００２２】次に、図３２を参照して、層間絶縁膜１２
の上に、ドレイン領域７上方に所定の孔があいたパター
ンを有するレジスト膜７５を形成する。その後、異方性
エッチングにより、この層間絶縁膜１２をエッチング
し、コンタクトホール１３ａを形成する。

【００２３】次に、図３３を参照して、コンタクトホー
ル１３ａの内部に、たとえばタングステン（Ｗ）などの
高融点金属からなる埋込層１３を形成させ、その後、ビ
ット線１４を形成することにより、スタックゲート型フ
ラッシュメモリが完成する。

【００２４】上記従来のフラッシュメモリの書換え回数
を改善する目的で、消去動作においてアバランシェ電荷
の発生を抑えるため、図３４に示すように、砒素を注入
して形成された一対の第１のｎ型不純物層７，８ａと、
この第１のｎ型不純物層よりも低い不純物濃度で、かつ
ソース領域８を構成する側の第１のｎ型不純物層８ａの
下方を包囲するように、リンを注入して形成された第２
のｎ型不純物層８ｂとを形成したフラッシュメモリが既
に開発されている。このフラッシュメモリのドレイン領
域７は、その下方をしきい値電圧制御用のｐ型不純物層
９で包囲されている。

【００２５】アバランシェ電荷の発生を抑えるために図
３４に示す構造を形成する理由は、次のとおりである。

【００２６】図３４に示された構造のＮＯＲ型フラッシ
ュメモリにおいては、表１に示したセル駆動バイアスに
より、書込時のチャネルホットエレクトロンや消去時の
ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流を発生さ
せる。

【００２７】

【表１】

【００２８】セルからの電荷消去時には、ソース領域側
に高い電圧（８〜１０Ｖ）をかけ、電荷蓄積電極とソー
ス領域との間に高電界領域を設け、ＦＮ電流を発生させ
て電荷を引き抜く。この場合、図３４中のＡ−Ａ線で示
す位置の、電荷蓄積電極とソース領域とが重なった領域
では、図３５に示すように酸化膜表面においてバンドが
下に凸の曲線になる。その結果、半導体層表面の高電界
領域において、電子が価電子体から伝導体へとトンネル
現象を起こして、電子−正孔対を形成する。図３５中の
ｅは電子、ｈは正孔を示している。このような接合高電
界領域におけるトンネル現象による電子−正孔対の発生
現象は、一般にバンド間トンネルと呼ばれている。また
バンド間トンネルによって発生される電荷は、バンド間
トンネルリーク電流となり、この発生量は消去時の電源
消費電力やデバイス劣化と関わってくる。

【００２９】図３６は、このバンド間トンネル電流のソ
ースバイアスによるＩ−Ｖ特性を模式的に表わした図で
あり、横軸にソースバイアスＶ_Sを、縦軸にバンド間ト
ンネル電流Ｉ_gをとったものである。このようなＩ−Ｖ
特性は、図３４に示したフラッシュメモリにおいて電荷
蓄積電極の電位を直接制御できるような電極を接続した
トランジスタによって、セルからの消去を想定して電荷
蓄積電極の電位を−２Ｖ程度に設定し、ソースバイアス
を印加することによって得ることができる。図３６に示
すように、このＩ−Ｖ特性の曲線は特性的に、３つの領
域Ｉ，ＩＩ，ＩＩＩに分けて考えることができる。図３
６中のＩ領域は、ソースバイアスの増加によってバンド
間トンネル電流が発生し始める領域である。領域ＩＩは
領域Ｉと同様にソースバイアスの増加によってバンド間
トンネルによる電荷の発生は増えるが、発生した電荷が
ソース領域の電荷によって加速され、エネルギー分布が
高エネルギー側にシフトし、やがてその一部が酸化膜中
に注入される領域である。図３４に示したようなｎ型チ
ャネルトランジスタ構造では、正孔が酸化膜に注入され
トラップされる。その結果、酸化膜にトラップされた正
孔の影響で、半導体基板表面での電界が緩和され、バン
ド間トンネルリークの発生を表わす曲線が見かけ上飽和
したような特性となる。領域ＩＩＩでは、さらにソース
バイアスが増加し、バンド間トンネルによって発生した
電荷がさらにソース接合部の高電界領域で加速され、ア
バランシェ電荷を発生させる領域である。通常のデバイ
ス動作時には、消去特性などの要求からソースバイアス
は領域ＩＩＩ程度の値を利用することになってしまう。
フラッシュメモリでは、この消去時のソース領域におけ
るアバランシェ電荷の発生を抑えることが、デバイス特
性を良好に維持するうえで重要であることが一般に知ら
れている（株式会社サイエンスフォーラム発行「フラッ
シュメモリ技術ハンドブック」第５章第３節「Ｆｌａｓ
ｈ型ＥＥＰＲＯＭのデータ書換え回数の限界」参照）。

【００３０】以上説明したように、デバイス特性を維持
するためには、ソース接合においてバンド間トンネルリ
ーク電荷がソース部高電界領域においてアバランシェ電
荷を発生させないようにすることが必要であり、そのた
めには、図３４に示した構造のように、ソース領域に、
主としてＦＮトンネルを生じさせる領域である、不純物
濃度が１０²⁰／ｃｍ³ 以上である領域よりも不純物濃度
が低い領域である、第２のｎ型不純物層８ｂを設けるこ
とが有効である。このような第２のｎ型不純物層８ｂの
形成には、たとえばソース領域にリンを注入しそれに適
当な熱処理を加えることによって半導体基板１内に拡散
させる方法が用いられている。この熱処理は、周辺回路
のトランジスタなどのデバイス特性に影響を与えること
を考慮して、第２のｎ型不純物層８ｂの不純物濃度分布
の形成を熱処理条件を変えることによって行なうことは
せず、イオン種注入濃度を変えることによってその濃度
分布を変化させることが一般的に行なわれている。

【００３１】上述したように、フラッシュメモリの書換
え特性改善を図るためにはバンド間トンネルにおいてア
バランシェ電荷の発生を抑えればよいが、これを実現す
るためには、第２のｎ型不純物層８ｂの濃度を増せばよ
いことが、図３８のグラフから導かれる。しかしなが
ら、イオン種注入濃度を増すと、その結果として、図３
７に示すグラフからわかるように消去速度が遅くなる。
その理由は、図３４中に示すように第２のｎ型不純物層
８ｂと電荷蓄積電極３との重なり長であるＹｊｓが長く
なって、ソース領域８と電荷蓄積電極との間での容量比
（以下「カップリング」と記す）が増すためである。カ
ップリングが増すと消去速度が遅くなることの理由は、
次のとおりである。

【００３２】消去動作時のＦＮ電流特性は、電荷蓄積電
極３とソース領域８との間の電界に依存する。この電界
は、電荷蓄積電極３と、半導体基板１、ソース領域８、
ドレイン領域７、および制御電極６との間のカップリン
グによって決定される。消去動作時の印加バイアス条件
により、ドレイン領域と半導体基板とは同一容量とみな
して、消去動作時の容量モデルは、図３９に示すように
仮定することができる。ここで、制御電極６、ソース領
域８および半導体基板１でのカップリングは、

【００３３】

【数１】

【００３４】となる。ここで通常、Ｃｃｇ−ｆｇが０．
４５〜０．６５，Ｃｓが０．０７〜０．２程度の値にな
るようにセル構造の設計がなされる。

【００３５】

【発明が解決しようとする課題】このような従来のカッ
プリングを有するフラッシュメモリのセル構造を用いた
場合、電荷蓄積電極に電荷が蓄えられていない初期状態
でのしきい値電圧Ｖｔｈ ^intよりもΔＶｔｈ高いしきい
値電圧値での電荷蓄積電極の電位Ｖｆｇは、

【００３６】

【数２】

【００３７】となる。したがって、電荷蓄積電極３とソ
ース領域８との間に生じる電界Ｅｆｇ−ｓは、

【００３８】

【数３】

【００３９】となる。ＣｓはＹｊｓに比例するため、ソ
ース領域８の第２のｎ型不純物層８ｂ形成のためのイオ
ン種注入濃度を増してＹｊｓを大きくすると、αｓが大
きくなり、Ｖｆｇが大きな値となり、結果的にＥｆｇ−
ｓは小さくなる。したがって、書換え特性を改善するた
めにソース領域８へのｎ型イオン種注入量を増してアバ
ランシェ電荷の発生を抑えようとすると、ソース領域８
と電荷蓄積電極３との重なり長Ｙｊｓが増すことにな
り、ソースカップリングが増加して消去速度が遅くなる
という問題があった。

【００４０】また、素子の微細化を進めた場合、Ｃｃｇ
−ｆｇ，Ｃｂが、素子の微細化とともに小さくなるが、
アバランシェ電荷の発生を抑えるという見地から考える
と、Ｙｊｓは所定の値よりも減らすことは好ましくな
く、Ｃｓの縮小には限界値が存在する。そのため、相対
的にソースカップリングαｓが増加し、消去速度が遅く
なるという問題が顕在化してくる。

【００４１】本発明は上記従来の問題点に鑑み、ソース
領域の不純物濃度分布を最適化することによって、バン
ド間トンネルリーク電流の増加と、そのアバランシェ電
荷による高エネルギーキャリアの発生とを抑制すること
を目的とする。

【００４２】

【課題を解決するための手段】上記課題を解決する請求
項１に記載の本発明の不揮発性半導体記憶装置は、第１
導電型の半導体層と、その上に第１の絶縁膜を介して形
成された電荷蓄積電極と、その上に第２の絶縁膜を介し
て形成された制御電極と、電荷蓄積電極の下方に形成さ
れるチャネル領域を両側から挟む一対の領域の半導体層
の表面に形成された不純物領域を備える。この不純物領
域は、半導体層の表面から所定の深さにかけて形成され
た第１の第２導電型不純物層と、この第１の第２導電型
不純物層の下方を包囲するように形成され、かつ第１の
第２導電型不純物層よりも低い不純物濃度を有する第２
の第２導電型不純物層とを有している。第２の第２導電
型不純物層は、電荷蓄積電極と重なる領域において、半
導体層の表面から所定の深さの位置で前記チャネル領域
側に突き出した部分を含んでいる。

【００４３】請求項２に記載の本発明の不揮発性半導体
記憶装置においては、第２の第２導電型不純物層が、電
荷蓄積電極と重なる領域において、その深さ方向の不純
物濃度分布が、半導体層内部の所定の深さで半導体層表
面よりも高い値を有する部分を含んでいる。

【００４４】請求項３に記載の本発明の不揮発性半導体
記憶装置においては、上記請求項１または２における第
２の不純物層が、チャネル長方向には隣接せずかつ深さ
方向に隣接する２つの第２導電型拡散層により構成され
ている。

【００４５】請求項４に記載の本発明の不揮発性半導体
記憶装置の製造方法は、次の工程を備える。まず、第１
導電型の半導体層の上に第１の絶縁膜を介して第１の導
電層を形成し、この第１の導電層上に第２の絶縁膜を介
して第２の導電層を形成する。その後、第１の導電層と
第２の導電層とを同一のマスクで各々所定のエッチング
を施し、電荷蓄積電極と制御電極とを形成する。次に、
電荷蓄積電極の下方に形成されるチャネル領域を両側か
ら挟む一対の領域の半導体層の表面に、不純物領域を形
成する。

【００４６】その不純物領域を形成する工程は、上記一
対の領域のうちの一方の領域のみに第２導電型の不純物
を注入して半導体層表面から所定の深さにかけて第１の
第２導電型不純物層を形成する工程と、上記一方の領域
のみにおいてさらに第２導電型不純物を注入して、第１
の第２導電型不純物層の下方を包囲するように、かつ第
１の第２導電型不純物層よりも低い不純物濃度を有する
ように、第２の第２導電型不純物層を形成する工程とを
有している。また第２の第２導電型不純物層を形成する
工程は、少なくとも注入エネルギーを異ならせた２回以
上の第２導電型不純物注入工程を含んでいる。

【００４７】請求項５に記載の本発明の不揮発性半導体
記憶装置の製造方法においては、第２の第２導電型不純
物層を形成する工程は、所定の注入エネルギーおよび注
入量で第２導電型不純物を注入する第１注入工程と、こ
の第１注入工程よりも注入エネルギーおよび注入量とも
に高い注入条件で、第２導電型不純物層を形成する第２
注入工程とを含んでいる。

【００４８】請求項６に記載の本発明の不揮発性半導体
記憶装置の製造方法においては、第２の第２導電型不純
物層を形成する工程は、２回以上の第２導電型不純物を
注入する工程のうちの少なくとも１つの注入工程が、半
導体層表面から０．１５μｍ以上の深さにおいて不純物
濃度分布が最大値を有するように注入エネルギーが設定
される。

【００４９】本発明の請求項７に記載の不揮発性半導体
記憶装置は、不純物領域が、チャネル領域を両側から挟
む一対の領域の一方の領域において、第１の第２導電型
不純物層と第２の第２導電型不純物層とを有している点
で、上記請求項１および請求項２に記載された不揮発性
半導体記憶装置と共通している。請求項７に記載の不揮
発性半導体記憶装置の特徴は、チャネル領域の半導体層
表面近傍において第２の第２導電型不純物層に接するよ
うに、半導体層よりも高い第１導電型不純物濃度を有す
る第１導電型不純物領域が形成されていることである。

【００５０】請求項８に記載の本発明の不揮発性半導体
記憶装置は、第１導電型の半導体層と、その上に第１の
絶縁膜を介して形成された電荷蓄積電極と、その上に第
２の絶縁膜を介して形成された制御電極と、電荷蓄積電
極の下方に形成されるチャネル領域の両側から挟む一対
の領域の半導体層の表面に形成された不純物領域を備え
る。この不純物領域は、半導体層の表面から所定の深さ
にかけて形成された第１の第２導電型不純物層と、この
第１の第２導電型不純物層の下方を包囲するように形成
され、かつ第１の第２導電型不純物層よりも低い不純物
濃度を有する第２の第２導電型不純物層とを有してい
る。この第２の第２導電型不純物層は、半導体層の表面
から０．１５μｍ以上の深さに濃度分布の最大値が位置
している。

【００５１】請求項９に記載の不揮発性半導体記憶装置
の製造方法は、第２の第２導電型不純物層を形成する工
程において、半導体層の表面から０．１５μｍ以上の深
さにおいて濃度分布の最大値を有するように設定された
注入エネルギーで第２導電型不純物を注入することによ
って行なわれる。

【００５２】請求項１０に記載の本発明の不揮発性半導
体記憶装置は、第１導電型の半導体層の表面にチャネル
領域を挟んで形成された第２導電型の不純物領域からな
るソース領域およびドレイン領域と、半導体層のチャネ
ル領域上に第１の絶縁膜を介して形成された電荷蓄積電
極と、この電荷蓄積電極上に第２の絶縁膜を介して形成
された制御電極とを有したトランジスタからなるメモリ
セルを複数備えている。メモリセルのトランジスタのソ
ース領域は、半導体層の表面にチャネル領域と接して形
成され、チャネル領域と接する側のｐｎ接合面が、チャ
ネル領域とは逆側に凹んだ部分と、この凹んだ部分から
深さ方向に連なりチャネル領域側に突き出した部分とを
有する第２の第２導電型不純物層と、この第２の第２導
電型不純物層内にチャネル領域と所定間隔離隔して形成
され、第２の第２導電型不純物層よりも高い不純物濃度
である第１の第２導電型不純物層とを備えていることを
特徴とする。

【００５３】請求項１１に記載の本発明の不揮発性半導
体記憶装置は、請求項１０に記載のものと同様の基本的
構成を有するものにおいて、メモリセルのトランジスタ
のソース領域が、半導体層の表面にチャネル領域と接し
て形成され、半導体層の深さ方向に沿って複数の不純物
濃度のピークを有する第２の第２導電型不純物層と、こ
の第２の第２導電型不純物層内にチャネル領域と所定間
隔離隔して形成され、前記第２の第２導電型不純物層よ
りも高い不純物濃度である第１の第２導電型不純物層と
を備えていることを特徴とする。

【００５４】請求項１２に記載の本発明の不揮発性半導
体記憶装置の製造方法は、メモリセルのトランジスタの
ソース領域が、半導体層の表面にチャネル領域と接して
形成された第２の第２導電型不純物層と、この第２の第
２導電型不純物層内にチャネル領域と所定間隔離隔して
形成され、第２の第２導電型不純物層よりも高い不純物
濃度である第１の第２導電型不純物層とを備え、第１の
第２導電型不純物層は第２導電型の不純物がイオン注入
されることによって形成され、第２の第２導電型不純物
層は第２導電型の不純物が注入エネルギーが異なる複数
のイオン注入によって注入されることによって形成され
ることを特徴とする。

【００５５】請求項１３に記載の本発明の不揮発性半導
体記憶装置の製造方法においては、請求項１２に記載し
た第２の第２導電型不純物層の形成工程が、注入エネル
ギーが異なる複数のイオン注入によって第２導電型不純
物を注入することによって行なわれるのに対し、当該第
２の第２導電型不純物層の形成工程が、注入エネルギー
および注入量の両方が異なる複数のイオン注入によって
第２導電型の不純物を注入することによって行なわれる
ことを特徴とする。

【００５６】

【作用】請求項１に記載の本発明の不揮発性半導体記憶
装置によれば、第２の第２導電型不純物層が、半導体層
の表面から所定の深さの位置でチャネル領域側に突き出
した部分を含んでいることにより、半導体層の所定の深
さにおいて比較的第２導電型濃度の高い領域が形成され
る。そのため、その濃度の高い領域からのポテンシャル
の広がりによって半導体層表面での横方向電界が緩和さ
れる。この横方向電界の緩和により、アバランシェによ
る高エネルギー正孔の生成が抑制される。

【００５７】本発明の請求項２あるいは請求項３に記載
の不揮発性半導体記憶装置によれば、第２の第２導電型
不純物層が、電荷蓄積電極と重なる領域において、その
深さ方向の不純物濃度分布が、半導体層の内部において
半導体層表面よりも高い値を有する部分を含むことによ
り、あるいは、深さ方向にのみ隣接する２つの第２導電
型拡散層によって構成されることにより、半導体層表面
における横方向電界の緩和がさらに促進され、アバラン
シェによる高エネルギー正孔の生成がさらに低減され
る。

【００５８】本発明の請求項４に記載の不揮発性半導体
記憶装置の製造方法によれば、第２の第２導電型不純物
層を形成する工程において少なくとも注入エネルギーを
異ならせた２回以上の第２導電型不純物注入工程を含む
ことにより、請求項１に記載した本発明の不揮発性半導
体記憶装置の構造が形成可能である。

【００５９】請求項５に記載の本発明の不揮発性半導体
記憶装置の製造方法によれば、第２の第２導電型不純物
層を形成する工程において、第２導電型不純物の第２注
入工程において第１注入工程よりも注入エネルギーおよ
び注入量ともに高い注入条件で第２導電型不純物を注入
することにより、請求項１あるいは請求項２に記載され
た不純物領域の構造を得ることができる。

【００６０】請求項６に記載の本発明の不揮発性半導体
記憶装置の製造方法によれば、第２の第２導電型不純物
層を形成する工程における２回以上の第２導電型不純物
注入工程のうちの少なくとも１つの注入工程が、半導体
層表面から０．１５μｍ以上の深さにおいて最大の不純
物濃度分布を有するように行なわれることにより、注入
後の熱処理による半導体層深部での第２導電型不純物領
域の広がりを抑えることができ、その結果、半導体層表
面において第２導電型不純物領域が広がって消去速度が
劣化するという現象を防止することができる。

【００６１】本発明の請求項７に記載の不揮発性半導体
記憶装置によれば、半導体層表面の第２の第２導電型不
純物層に接する第１導電型領域が、半導体層よりも高い
不純物濃度を有していることにより、消去動作時の印加
バイアスによってこの第１導電型領域が空乏化させるこ
とができ、第２の第２導電型不純物層の濃度分布を従来
と変えることなく、請求項１に記載の不揮発性半導体記
憶装置と等価なポテンシャル分布を得ることができる。
その結果、半導体層表面における横方向電界が緩和さ
れ、アバランシェによる高エネルギー正孔の生成が抑制
される。

【００６２】請求項８に記載の不揮発性半導体記憶装置
の構造によれば、第２の第２導電型不純物層の濃度分布
の最大値が半導体層表面から０．１５μｍ以上の深さに
位置することにより、半導体層の所定の深さにおいて比
較的第２導電型濃度の高い領域が形成され、その領域か
らのポテンシャルの広がりによって半導体層表面での横
方向電解が緩和され、アバランシェによる高エネルギー
正孔の生成が抑制される。

【００６３】請求項８に記載した構造の不揮発性半導体
記憶装置は、たとえば請求項９に記載した製造方法によ
って形成可能である。

【００６４】また、請求項１０あるいは請求項１１に記
載の本発明の不揮発性半導体記憶装置の構造によって
も、上述した請求項１あるいは請求項８の場合と同様
に、半導体層の所定の深さにおいて比較的第２導電型濃
度の高い領域が形成され、その領域からのポテンシャル
の広がりによって半導体層表面での方向展開が緩和さ
れ、アバランシェによる高エネルギー正孔の生成が抑制
される。

【００６５】請求項１０あるいは請求項１１に記載した
構造の不揮発性半導体記憶装置の第２の第２導電型不純
物層は、請求項１２あるいは請求項１３に記載のよう
に、注入エネルギーが異なる、あるいは注入エネルギー
および注入量の両方が異なる複数のイオン注入により第
２導電型の不純物を注入することによって形成可能であ
る。

【００６６】

【実施例】以下、本発明の第１の実施例について図１に
基づいて説明する。本実施例のフラッシュメモリの基本
的構造、すなわち半導体基板１、第１の絶縁膜２、電荷
蓄積電極３、第２の絶縁膜５、制御電極６、ドレイン領
域７、ソース領域８およびｐ型不純物層９の基本的な配
置構造については、図３４を用いて説明した従来のフラ
ッシュメモリと同様である。本実施例が図３４に示した
従来のフラッシュメモリと異なるのは、ソース領域８に
おける第２のｎ型不純物層８ｂの濃度分布のみである。
すなわち、図３４に示した従来のフラッシュメモリにお
いては、第２のｎ型不純物層８ｂは、１回のｎ型不純物
の注入と熱拡散によって形成されているため、半導体基
板１表面からの深さが深くなるに従って不純物濃度が低
くなっている。それに対し本実施例のフラッシュメモリ
においては、図１（ａ）に示すように、第２のｎ型不純
物層が、ソース領域と電荷蓄積電極３とが重なり合う領
域の下方において、半導体基板１の表面からの所定の深
さの位置で内側に突き出した部分を有しており、図１
（ａ）のＡ−Ａ線断面における不純物濃度は、図１
（ｂ）に示すように分布している。本実施例において
は、第２のｎ型不純物層８ｂの半導体基板１表面からの
深さ方向に沿った濃度分布は、図１（ｂ）に示すように
半導体基板１表面において最大値を有し、深くなるに従
って徐々に濃度が減少するが、やがて増加に転じ、所定
の深さにおいて再び減少する変曲点を有している。本実
施例は、この変曲点におけるｎ型不純物濃度が半導体基
板１表面よりも低い場合の例を示している。

【００６７】本実施例のフラッシュメモリの構造によれ
ば、ソース領域８における第２のｎ型不純物層８ｂが図
１（ｂ）に示すような濃度分布を有していることによ
り、半導体基板１の表面から所定の深さにおいて、第２
のｎ型不純物層８ｂの比較的不純物濃度が高い領域を有
することになる。半導体基板１の比較的深い部分からの
ポテンシャルの広がりによって半導体基板１表面での横
方向電界が緩和される。その結果、図３６に示したグラ
フの領域ＩＩＩでのアバランシェによる高エネルギー正
孔の生成が抑制され、書換え特性が改善されることにな
る。

【００６８】本実施例のフラッシュメモリは、たとえば
次のような工程を経て形成される。まず、図２２および
図２３を用いて説明した従来例と同様の工程により、電
荷蓄積電極３と制御電極６が形成される。その後、図４
０を参照して、レジスト膜７１を除去した後、ソース領
域となる基板上にレジスト膜７２を形成し、このレジス
ト膜７２、電荷蓄積電極３および制御電極６をマスクと
して、注入エネルギー１０ＫｅＶ〜６０ＫｅＶ、注入量
１×１０¹³／ｃｍ²〜２×１０¹⁴／ｃｍ²でホウ素をイ
オン注入し、しきい値電圧を制御するためのｐ⁺不純物
層９を形成する。

【００６９】次に、レジスト膜７２をそのまま用いて、
図４１に示すように、砒素（Ａｓ）を注入エネルギー３
０ＫｅＶ〜７０ＫｅＶ、注入量１×１０¹⁴／ｃｍ²〜１
×１０¹⁵／ｃｍ²の条件で導入し、ドレイン領域７を形
成する。

【００７０】次に、図４２を参照して、レジスト膜７２
を除去した後、ドレイン領域７の表面をレジスト膜７３
で覆い、このレジスト膜７３、電荷蓄積電極３および制
御電極６をマスクとして、砒素（Ａｓ）を注入エネルギ
ー３０ＫｅＶ〜７０ＫｅＶ、注入量２×１０¹⁵／ｃｍ²
〜１×１０¹⁶／ｃｍ²の条件で導入し、ソース領域を構
成するｎ⁺拡散層８ａを形成する。

【００７１】次に、図４３に示すように、レジスト膜７
３をそのまま用いて、リンをイオン注入し、ソース領域
にｎ⁺拡散層８ａよりも濃度の低いｎ^-拡散層８ｂ₁を
形成する。このｎ^-拡散層８ｂ₁を形成するためのリン
（Ｐ）のイオン注入は、注入エネルギー２０ＫｅＶ〜６
０ＫｅＶ、注入量１×１０¹³／ｃｍ²〜３×１０¹⁴／ｃ
ｍ²の条件下で行なわれる。

【００７２】次に、図４４に示すように、レジスト膜７
３をそのまま用いて、さらにリン（Ｐ）をイオン注入
し、ソース領域における半導体基板１表面から０．１５
μｍ以上の深さの位置に濃度分布のピーク値を有するよ
うにｎ^-拡散層８ｂ₂を形成する。このｎ^-拡散層８ｂ
₂を形成するためのリンのイオン注入は、注入エネルギ
ー１２０ＫｅＶ〜２５０ＫｅＶ、注入量１×１０¹³／ｃ
ｍ²〜３×１０¹⁴／ｃｍ ²の条件下で行なわれる。

【００７３】その後、図２６ないし図３３を用いて説明
した従来例における工程と同様の工程を経て、図４５に
示す断面構造が形成される。本実施例の製造方法によっ
て形成されたソース領域における２つのｎ^-拡散層８ｂ
₁および８ｂ₂は、図４４および図４５に示すように互
いに半導体基板１の深さ方向にのみ隣接する構造を有
し、両者は図１（ａ）に示した本実施例のフラッシュメ
モリにおけるソース領域８の第２のｎ型不純物層８ｂ、
すなわち本発明における第２の第２導電型不純物層を構
成する。

【００７４】次に、第２のｎ型不純物層８ｂの深さ方向
の濃度分布がピークとなる位置と、ソース領域８のカッ
プリング特性との関係を把握するため、ｎ^-拡散層８ｂ
₁を形成するためのイオン注入を注入エネルギー５０Ｋ
ｅＶ、注入量５×１０¹³／ｃｍ²に固定し、ｎ^-拡散層
８ｂ₂を形成するためのイオン注入を、注入量は５×１
０¹³／ｃｍ²の一定として、注入エネルギーを５０Ｋｅ
Ｖ，９０ＫｅＶ，１２０ＫｅＶおよび１５０ＫｅＶの４
通りに変化させて実験を行なった。その結果、ｎ^-拡散
層８ｂ₂を形成するためのイオン注入における注入エネ
ルギーが５０，９０，１２０および１５０ＫｅＶのそれ
ぞれの場合について、ソースのカップリング（αｓ）の
値はそれぞれ、０．１８，０．１５，０．１３および
０．１３となり、注入エネルギーが１２０ＫｅＶ以上で
はソースのカップリングの値がほぼ一定になることがわ
かった。注入エネルギーが９０ＫｅＶ以下の場合のソー
スのカップリングの値では、消去速度の低下を招く恐れ
があり、注入エネルギーが１２０ＫｅＶ以上におけるソ
ースのカップリングの値を得ることが好ましい。注入エ
ネルギーが１２０ＫｅＶ以上であることは、ｎ^-拡散層
８ｂ₂の濃度分布のピーク値が半導体基板１表面から
０．１５μｍ以上の深さに存在することに対応するもの
であり、このことから、第２のｎ型不純物層８すなわち
本発明の第２の第２導電型不純物層の深さ方向の濃度分
布のピーク位置が、半導体基板１表面から０．１５μｍ
以上の深さになるように設定することにより、好ましい
ソースのカップリングを得ることができることがわか
る。

【００７５】なお、上述した実施例においては、ドレイ
ン領域７を形成した後に、ソース領域のｎ⁺拡散層８
ａ、ｎ^-拡散層８ｂ₁および８ｂ₂をその順に形成した
が、この工程順に限られるものではなく、たとえばドレ
イン領域を形成する前にソース領域の各拡散層８ａ、８
ｂ₁および８ｂ₂を形成することも可能である。またソ
ース領域の形成工程において、ｎ⁺拡散層８ａを形成す
る前にｎ^-拡散層８ｂ₁および８ｂ₂を形成することも
可能である。上述したフラッシュメモリの製造方法にお
いては、第２のｎ型不純物層８ｂの形成のためのイオン
注入を、注入エネルギーおよび注入量を異ならせた２回
のイオン注入によって行なった場合を示したが、注入条
件の異なる３回以上のイオン注入を繰返すことによって
所望の濃度分布を得ることも可能である。

【００７６】また、第２のｎ型不純物層８ｂの形成のた
めのイオン注入を、複数回ではなく１回のイオン注入に
よって行なうことも可能である。図４６には、１回のイ
オン注入で第２のｎ型不純物層８ｂを形成した場合のソ
ース領域近傍の半導体基板１内部の不純物濃度分布のプ
ロファイル例を示している。図４６に示したプロファイ
ルを得るための第２のｎ型不純物層８ｂを形成するイオ
ン注入工程においては、リンを注入エネルギー１５０Ｋ
ｅＶ、注入量３×１０¹⁴／ｃｍ²で注入し、その後従来
と同様の９００℃程度の熱処理を施すことによって得ら
れたものである。この方法により、深く注入されたリン
が熱によって拡散し、半導体基板１表面で従来リンを５
０ＫｅＶ程度でイオン注入した場合と同程度のプロファ
イルが得られ、また半導体基板１の所定の深さにおいて
本発明の目的を達成する所望のプロファイルを同時に形
成することができた。

【００７７】図４７には、上述した１回のイオン注入工
程によって第２のｎ型不純物層８ｂを形成し、図４６に
示すプロファイルを得た場合の、ｘ方向（チャネル長方
向）の不純物濃度分布を示している。図４７のグラフで
は、ｘ＝０．５０μｍが電荷蓄積電極３のソース領域側
端部位置であり、第２のｎ型不純物層８ｂと電荷蓄積電
極３との重なり長Ｙｊｓは、図４７に示すように定義さ
れる。図４７に示すグラフから、不純物濃度が１×１０
¹⁸／ｃｍ³となるｘ方向位置は、従来例の場合とほとん
ど変化しておらず、ソース領域８と電荷蓄積電極３との
カップリングに影響を与えるＹｊｓの長さが従来とほと
んど変わらない程度に良好であることを示している。

【００７８】次に、本発明の第２の実施例のフラッシュ
メモリについて、図２に基づいて説明する。本実施例に
ついても、その基本的構造は図３４に示した従来のフラ
ッシュメモリあるいは図１に示した第１の実施例と同様
である。本実施例のフラッシュメモリの構造が図１に示
した上記第１の実施例と異なるのは、図２（ａ）におけ
るＡ−Ａ断面の不純物濃度分布が、図２（ｂ）に示すよ
うに、半導体基板１表面から所定の深さにおいて最大の
ｎ型不純物濃度を有している点である。このような不純
物濃度分布を有することにより、第２のｎ型不純物層８
ｂが、電荷蓄積電極３と重なり合う領域において、半導
体基板１の表面から所定の深さにおいて、上記第１の実
施例の場合よりもさらに大きく内側に突き出すことにな
る。その結果、上記第１の実施例において得られた半導
体基板１の表面から比較的深い部分におけるポテンシャ
ルの広がりがさらに大きくなり、半導体基板１表面での
横方向電界の緩和がさらに促進される。したがって、ア
バランシェによる高エネルギー正孔の生成の抑制効果も
より大きくなる。

【００７９】次に、上記第２の実施例のフラッシュメモ
リの作用効果を実証するシミュレーション結果を、図３
ないし図１２に基づいて説明する。シミュレーション結
果は、図３ないし図６に基づく第１のシミュレーション
例と、図７ないし図１０に示した第２のシミュレーショ
ン例の２通りを示している。

【００８０】まず第１のシミュレーション例は、ソース
領域８の第２のｎ型不純物層８ｂの形成工程を、２回の
リンの注入工程によって行ない、そのうち１回目は注入
エネルギー３０ないし７０ＫｅＶ、注入量３×１０¹⁴〜
１×１０¹⁵／ｃｍ² 程度注入し、２回目には注入エネル
ギー１５０〜３００ＫｅＶ程度、注入量１×１０¹⁴〜１
×１０¹⁵／ｃｍ² 程度で注入した。その結果、半導体基
板１表面に垂直かつチャネル長方向に平行な半導体基板
１の断面（ｘ−ｙ断面）における活性化状態の不純物濃
度等高線のシミュレーション結果は、図３（ａ）に示す
ようになる。図３（ａ）のグラフの横軸に示したｘ方向
位置はチャネル長方向位置を示し、ゲート左端（制御電
極６および電荷蓄積電極３の左端の直下）位置が０．５
μｍ、ゲート右端が１．０μｍの位置になっている。ま
た縦軸に示したｙ方向位置は、半導体基板１表面を０と
した半導体基板１内の深さ方向の位置を示している。

【００８１】図３（ａ）に示す２次元的な不純物濃度分
布において、ｙ＝０．０１μｍの位置の半導体基板１表
面近傍における活性化状態の不純物濃度は、図３（ｂ）
に示すように表わされ、活性化状態の不純物濃度が１０
¹⁸／ｃｍ³ 以上である部分のｘ方向長さとして、第２の
ｎ型不純物層８ｂと電荷蓄積電極３との重なり部分Ｙｊ
ｓが示されている。

【００８２】図４には、図３に示したシミュレーション
結果と対比するため、従来のフラッシュメモリに対応す
る不純物濃度分布、すなわち第２のｎ型不純物領域８ｂ
の形成工程において１回目の注入工程のみを同様の注入
条件で行ない、２回目の注入工程を省略した場合につい
て示している。図４（ａ）（ｂ）を図３（ａ）（ｂ）と
対比するとわかるように、Ｙｊｓについては、両者にお
いてほとんど変化していないことがわかる。

【００８３】しかしながら、消去動作時を想定したバイ
アス電圧を印加した場合には、図５および図６に示され
たシミュレーション結果を対比することによって説明さ
れるような相違点が生じる。ここで図５（ａ）には、図
３（ａ）に示された不純物濃度分布の場合において電荷
蓄積電極電位Ｖｆｇ＝−１Ｖ、ソースバイアス電圧Ｖｓ
＝６Ｖを印加した場合の、図３（ａ）と同様の断面にお
ける横方向電界Ｅｘ等高線分布を示している。また図５
（ｂ）は、図５（ａ）の２次元的な横方向電界Ｅｘ分布
の場合の、ｙ＝０．０１μｍの位置における半導体基板
１表面近傍の横方向電界Ｅｘ分布を示している。図６
（ａ）（ｂ）は、それぞれ、図４（ａ）に示した従来の
フラッシュメモリにおける不純物濃度分布の場合の、そ
れぞれ図５（ａ）（ｂ）に対応するシミュレーション結
果を示している。

【００８４】これらの結果のうち、特に図５（ｂ）と図
６（ｂ）を対比するとわかるように、横方向電界Ｅｘの
半導体基板１表面近傍における分布の最大値は、本発明
の実施例の場合すなわち図５（ｂ）において約０．９３
ＭＶ／ｃｍであるのに対して、図６（ｂ）に示す従来例
では１．０８ＭＶ／ｃｍ程度になっている。このシミュ
レーション結果から、従来例に比べて実施例におけるフ
ラッシュメモリの場合、アバランシェによる高エネルギ
ー正孔の生成を抑制させるうえで重要な、半導体基板１
表面近傍の横方向電界の緩和を、Ｙｊｓを大きく変える
ことなく実現し得ることがわかる。

【００８５】次に、本発明の第２の実施例のフラッシュ
メモリの作用効果を実証するための第２のシミュレーシ
ョン例について、図７ないし図１０を参照して説明す
る。この第２のシミュレーション例では、第２のｎ型不
純物層８ｂ形成のための２回のリンの注入工程におい
て、注入エネルギーについては第１のシミュレーション
例の場合と同様の条件を用い、注入量について、１回目
をやや低い値に抑えている。具体的なリンの注入工程
は、１回目が３０〜７０ＫｅＶ、注入量１×１０¹³〜１
×１０¹⁴／ｃｍ² 、２回目が注入エネルギー１５０〜３
００ＫｅＶ、注入量１×１０¹⁴〜１×１０¹⁵／ｃｍ² と
している。図７（ｂ）には、図７（ａ）に示した場合に
おけるＹ＝０．０１μｍの位置の半導体基板１表面近傍
の不純物濃度分布を示し、図８（ａ）には、図７（ａ）
に示した不純物濃度分布の場合の、消去動作時を想定し
たソースバイアス電圧を印加した場合の横方向電界分布
を示している。図８（ｂ）は、図８（ａ）の横方向電界
分布の場合のＹ＝０．０１μｍの位置における半導体基
板１表面近傍の横方向電界分布を示している。

【００８６】図９および図１２は、図７および図８に対
応して、従来構造のフラッシュメモリ、すなわち第２の
ｎ型不純物層８ｂの形成を、１回目の工程のみ同様に行
ない、２回目の注入工程を省略した場合のシミュレーシ
ョン結果を示している。

【００８７】これらの結果から、半導体基板１表面の第
２のｎ型不純物層８ｂの濃度を低くした場合に、従来例
においては図１０（ｂ）に示すように横方向電界の最大
値が１．２ＭＶ／ｃｍ程度にまで大きくなるのに対し
て、図８（ｂ）に示した実施例の場合には、０．９５Ｍ
Ｖ／ｃｍ程度にまで緩和されていることがわかる。

【００８８】第１のシミュレーション例と第２のシミュ
レーション例とを対比すると、図３（ｂ）と図７（ｂ）
との比較からわかるように、第２のシミュレーション例
において半導体基板１表面近傍のｎ型不純物濃度を薄く
することにより、Ｙｊｓが小さくなっている。消去動作
時の動作速度を速くするためには、このＹｊｓをより小
さくすることが有効であるが、従来例のフラッシュメモ
リでは、図１０（ｂ）からわかるように、横方向電界の
最大値が大きくなり、アバランシェによる高エネルギー
正孔の生成が増加し、書換え特性が劣化するという問題
がある。それに対し本発明を適用した実施例では、Ｙｊ
ｓを小さくしかつアバランシェによる高エネルギー正孔
の生成を抑えることを可能にしている。

【００８９】図１１および図１２には、図３４に示した
従来例のフラッシュメモリにおいて、半導体基板１の表
面近傍におけるリンの注入量を１×１０¹⁵〜２×１０¹⁵
／ｃｍ² 程度に増加させた場合の不純物濃度および消去
動作時を想定した横方向電界分布を示している。これら
のシミュレーション結果から、従来のフラッシュメモリ
において単に半導体基板１表面近傍の第２のｎ型不純物
層８ｂのｎ型不純物濃度を増加させるのみでは、横方向
電界の最大値の緩和の効果が得られないことがわかる。

【００９０】次に、上記シミュレーション結果が、実際
のサンプルを用いた実測結果とよく一致していること
を、図１３および図１４に示したデータに基づいて説明
する。まず図１３（ａ）は、消去動作時のソースバイア
ス電圧を種々に変えた場合の消去特性を示しており、横
軸に消去時間、縦軸にしきい値電圧Ｖｔｈをとったグラ
フで示している。このグラフにおいて点線上に載ってい
るデータはシミュレーション結果を示し、点線上から少
しはずれて示されたデータは実測結果を示している。図
１３（ｂ）は、ソースバイアス電圧を一定にして、Ｙｊ
ｓが異なる２つのサンプルについて、図１３（ａ）と同
様の消去特性データを示した図である。この図から、Ｙ
ｊｓの相違を考慮したシミュレーション結果について
も、実測結果とよく一致していることがわかる。

【００９１】図１４（ａ）は、図１３（ａ）と同様の消
去特性について、ソースバイアス電圧を一定にしてトン
ネル酸化膜厚（第１の絶縁膜の膜厚）を１００Åに設定
し、Ｙｊｓを種々に変えた場合のシミュレーション結果
を示している。このデータは、Ｙｊｓの変化と消去特性
との関係を示すものである。

【００９２】図１４（ｂ）には、ソースバイアス電圧を
９Ｖおよび１０Ｖの２通りに設定した場合の、図１４に
示した従来品と図７に示した実施例品について、消去特
性の実測結果を示したグラフである。測定した従来品と
しては、第２のｎ型不純物層８ｂを形成するためのリン
の注入条件を、注入エネルギー５０ＫｅＶ，注入量１×
１０¹⁴〜１×１０¹⁵／ｃｍ² の１回のみとし、実施例品
としては、それに加えてさらに２回目のリン注入を、注
入エネルギー１５０〜３００ＫｅＶ，注入量１×１０¹⁴
〜１×１０¹⁵／ｃｍ² で注入したものを用いている。こ
の結果から、本発明の実施例品のように第２のｎ型不純
物層８ｂが半導体基板１表面から所定の深さにかけてチ
ャネル領域側へ突き出した部分を有することによって、
特に消去特性に対して悪影響を与えることがないことを
実証している。

【００９３】次に、本発明の実施例におけるフラッシュ
メモリが、従来品に対してＩ−Ｖ特性が改善されている
ことについて、図１５を参照して説明する。図１５に示
したグラフは、横軸にソースバイアス電圧Ｖｓ、左側の
縦軸にソース電流Ｉｓ、右側の縦軸にゲート電流にとっ
ており、制御電極のバイアス電圧は−３Ｖに設定されて
いる。このグラフからわかるように、いずれのデータに
おいても、破線で示した従来例のデータが、実線で示し
た本発明の実施例のデータに比べて、Ｖｓ＝１０Ｖの近
傍においてより大きくなっており、本発明によって、す
なわちソース領域の第２のｎ型不純物層８ｂの下部にお
けるチャネル領域側に突き出した部分の存在により、高
いソースバイアス電圧でのアバランシェの発生が抑制さ
れていることがわかる。

【００９４】次に、本発明の第３の実施例のフラッシュ
メモリの構造について、図１６を参照して説明する。本
実施例における基本的な断面構造は、図３４に示した従
来のフラッシュメモリと同様であり、第２のｎ型不純物
層８ｂの濃度分布についても、図３４に示した従来例と
同様である点で、上記第１および第２の実施例と異なっ
ている。本実施例においては、第２のｎ型不純物層８ｂ
とチャネル領域の半導体基板１表面近傍において接する
ように、半導体基板１のｐ型不純物濃度（ｐ２）よりも
高いｐ型不純物濃度（ｐ１）を有するｐ型不純物領域３
０が形成されている。このｐ型不純物領域３０の不純物
濃度は、このフラッシュメモリの消去動作時に印加され
る消去バイアス電圧によって空乏化されるように設定さ
れている。

【００９５】本実施例の構造により、第２のｎ型不純物
層８ｂの半導体基板１の深さ方向の濃度分布が半導体基
板１表面において最も高くなっていても、上記第１の実
施例と等価なポテンシャル分布が得られる。したがって
第２のｎ型不純物層８ｂが従来例と同様の濃度分布を有
していたとしても、半導体基板１表面における横方向電
界が緩和され、アバランシェによる高エネルギー正孔の
生成が緩和され、フラッシュメモリにおける書換え特性
の改善を図ることができる。

【００９６】

【発明の効果】以上説明したように、本発明の請求項１
に記載の不揮発性半導体記憶装置によれば、第２の第２
導電型不純物層が半導体層の表面から所定の深さの位置
でチャネル領域側に突き出した部分を含んでいることに
より、その領域からのポテンシャルの広がりによって半
導体層表面での横方向電界が緩和され、その結果アバラ
ンシェによる高エネルギー正孔の生成が抑制され、書換
え特性の改善を図ることができる。

【００９７】本発明の請求項２あるいは請求項３に記載
の不揮発性半導体記憶装置によれば、第２の第２導電型
不純物層が、電荷蓄積電極と異なる領域において、その
深さ方向の不純物濃度分布が半導体層内部の所定の深さ
で半導体層表面よりも高い値を有する部分を含むことに
より、あるいは、深さ方向にのみ隣接する２つの第２導
電型拡散層によって構成されることにより、横方向電解
緩和の効果がさらに促進され、書換え特性の改善が一層
顕著となる。

【００９８】請求項１ないし３に記載した構造の不揮発
性半導体記憶装置は、請求項４あるいは請求項５に記載
された製造方法により、イオン注入条件を適宜選択する
ことによって比較的容易に形成することができ、製造コ
ストを大きく上昇させることなく、良好な書換え特性を
有する不揮発性半導体記憶装置を製造することができ
る。

【００９９】本発明の請求項７に記載の不揮発性半導体
記憶装置によれば、半導体層表面の第２の第２導電型不
純物層に接する第１導電型不純物領域を設けることによ
り、この領域の第１導電型不純物濃度を消去動作時のバ
イアス電圧によって空乏化されるように設定することが
可能となり、第２の第２導電型不純物層の濃度分布を従
来と変えることになく半導体層表面における横方向電界
の緩和を実現し、書換え特性の改善を図ることができ
る。

【０１００】さらに、請求項８に記載の本発明の不揮発
性半導体記憶装置のように、第２の第２導電型不純物層
の濃度分布が半導体層表面から０．１５μｍ以上の深さ
において最大値を有することにより、その濃度がピーク
となる領域からのポテンシャルの広がりによって半導体
層表面での横方向電解が緩和され、やはり書換え特性の
改善を図ることができる。このような構造の第２の第２
導電型不純物層は、請求項９に記載の製造方法のイオン
注入条件を用いることによって、１回の第２導電型不純
物の注入によって効率良く形成することができ、本発明
の目的を達成する不揮発性半導体記憶装置の生産効率を
さらに高めることができる。

【０１０１】請求項１０あるいは請求項１１に記載の本
発明の不揮発性半導体記憶装置の構造によれば、ソース
領域における第２の第２導電型不純物層の所定の深さの
領域からのポテンシャルの広がりによって、半導体層表
面での横方向電界が緩和され、その結果アバランシェに
よる高エネルギー正孔の生成が抑制されて、書換え特性
の改善を図ることができる。このような構造の不揮発性
半導体記憶装置は、請求項１２あるいは請求項１３に記
載の本発明の製造方法により、製造コストを上昇させる
ことなく高い生産効率で製造することができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施例における不揮
発性半導体記憶装置の構造を示す断面図、（ｂ）は
（ａ）のＡ−Ａ断面における半導体基板１表面からの深
さ方向の不純物濃度分布を示す図である。

【図２】（ａ）は本発明の第２の実施例における不揮
発性半導体記憶装置の構造を示す断面図、（ｂ）は
（ａ）のＡ−Ａ断面における半導体基板１表面からの深
さ方向の不純物濃度分布を示す図である。

【図３】（ａ）は、本発明の第２の実施例の不揮発性
半導体記憶装置において、第２のｎ型不純物層８ｂの形
成を、不純物注入量をほぼ一定とし、注入エネルギーの
みを変えた２回の注入工程で形成した場合のシミュレー
ション結果（第１のシミュレーション例）として、半導
体基板１表面に垂直かつ制御電極６および電荷蓄積電極
３が延びる方向に垂直な断面における活性化状態の不純
物濃度分布を等高線によって２次元的に示す図、（ｂ）
は、（ａ）に示す不純物濃度分布のｙ＝０．０１μｍに
おける活性化状態の不純物濃度分布を示す図である。

【図４】（ａ）は、図３４に示した従来の不揮発性半
導体記憶装置の場合のシミュレーション結果（第１のシ
ミュレーション例）として、図３（ａ）と同様の２次元
的な活性化状態の不純物濃度分布の等高線を示す図、
（ｂ）はそのｙ＝０．０１μｍにおける不純物濃度分布
を示す図である。

【図５】（ａ）は、図３に示した不純物濃度分布を有
する場合の第１のシミュレーション例において、電荷蓄
積電極の電位（Ｖｆｇ）が−１Ｖ、ソース領域に印加さ
れるバイアス電圧（Ｖｓ）が６Ｖの場合の、図３（ａ）
と同じ断面における横方向電界Ｅｘの等高線を示す図、
（ｂ）は、（ａ）と同様の濃度分布におけるｙ＝０．０
１μｍでの横方向電界Ｅｘ分布を示す図である。

【図６】（ａ）は、図４に示した従来の不揮発性半導
体記憶装置の不純物濃度分布において、図５に示した場
合と同様のバイアス電圧を印加した場合の、図３（ａ）
と同じ断面の横方向電界Ｅｘの等高線を示す図、（ｂ）
はそのｙ＝０．０１μｍにおける横方向電界Ｅｘ分布を
示す図である。

【図７】（ａ）は、本発明の第２の実施例の不揮発性
半導体記憶装置の第２のｎ型不純物層を形成する工程に
おいて、注入エネルギーを変えた２回のｎ型不純物の注
入工程のうち、注入エネルギーの小さい方の工程におい
て注入量を小さくした場合のシミュレーション結果（第
２のシミュレーション例）として、図３（ａ）と同様の
不純物濃度分布を２次元的に示す断面図、（ｂ）はその
ｙ＝０．０１μｍにおける不純物濃度分布を示す図であ
る。

【図８】（ａ）は、図７に示した不純物濃度分布の場
合の、図５（ａ）に対応する図、（ｂ）はそのｙ＝０．
０１μｍにおける横方向電界分布を示す図である。

【図９】（ａ）は、図３４に示した従来のフラッシュ
メモリの場合の図７（ａ）に対応する図、（ｂ）はその
ｙ＝０．０１μｍにおける不純物濃度分布を示す図であ
る。

【図１０】（ａ）は、図９に示す不純物濃度分布の場
の横方向電界分布を２次元的に示す図、（ｂ）はそのｙ
＝０．０１μｍにおける横方向電界分布を示す図であ
る。

【図１１】（ａ）は、図３４に示す従来のフラッシュ
メモリにおいて半導体基板１表面の第２のｎ型不純物層
８ｂの不純物濃度を高くした場合の、図３（ａ）に対応
する図、（ｂ）はそのｙ＝０．０１μｍにおける不純物
濃度分布を示す図である。

【図１２】（ａ）は、図１１に示した不純物濃度分布
を有する場合の、図５（ａ）に対応する図、（ｂ）はそ
のｙ＝０．０１μｍにおける横方向電界分布を示す図で
ある。

【図１３】（ａ）は、本発明の実施例のフラッシュメ
モリについて、ソースバイアス電圧を種々に変えた場合
の消去時間−Ｖｔｈ特性について、シミュレーション結
果と実測結果との両方を併せて示す図、（ｂ）は、ソー
スバイアス電圧を一定にして、Ｙｊｓを２通りに変えた
場合の消去特性を示す図である。

【図１４】（ａ）は、本発明の実施例のフラッシュメ
モリについて、バイアス電圧を一定とし、トンネル酸化
膜厚を１００Åとした場合に、Ｙｊｓを種々に変えたと
きの消去時間−しきい値電圧Ｖｔｈ特性を示す図、
（ｂ）は、ソースバイアス電圧を９Ｖと１０Ｖに変えた
ときの、従来のフラッシュメモリと本発明の実施例にお
けるフラッシュメモリとの消去時間−しきい値電圧Ｖｔ
ｈ特性の実測結果を示す図である。

【図１５】従来例と実施例のフラッシュメモリについ
て、ソースバイアス電圧Ｖｓを変えた場合の、ソース電
流Ｉｓとゲート電流Ｉｇとの変化を対比して示す図であ
る。

【図１６】本発明の第３の実施例におけるフラッシュ
メモリの構造を示す断面図である。

【図１７】従来のフラッシュメモリの一般的な構成を
示すブロック図である。

【図１８】図１８に示すメモリセルマトリックス１０
０の概略構成を示す等価回路図である。

【図１９】従来のフラッシュメモリの構造の一例を示
す断面図である。

【図２０】従来のフラッシュメモリを示す平面概略図
である。

【図２１】図２０におけるＹ−Ｙ線矢視断面図であ
る。

【図２２】従来技術における不揮発性半導体記憶装置
の製造方法における第１工程を示す断面図である。

【図２３】同第２工程を示す断面図である。

【図２４】同第３工程を示す断面図である。

【図２５】同第４工程を示す断面図である。

【図２６】同第５工程を示す断面図である。

【図２７】同第６工程を示す断面図である。

【図２８】同第７工程を示す断面図である。

【図２９】同第８工程を示す断面図である。

【図３０】同第９工程を示す断面図である。

【図３１】同第１０工程を示す断面図である。

【図３２】同第１１工程を示す断面図である。

【図３３】同第１２工程を示す断面図である。

【図３４】書換え特性の向上を図った従来のフラッシ
ュメモリの構造を示す断面図である。

【図３５】電荷蓄積電流とソース領域との重なり領域
のトンネル接合のバンド図である。

【図３６】バンド間トンネル電流のソースバイアスに
よるＩ−Ｖ特性を模式的に示す図である。

【図３７】第２のｎ型不純物層８ｂの濃度と消去速度
との関係を示す図である。

【図３８】第２のｎ型不純物層８ｂとＶｓ−Ｉｇ特性
との関係を示す図である。

【図３９】ＮＯＲ型不揮発性半導体記憶装置の消去動
作時の容量モデルを示す図である。

【図４０】本発明の第１の実施例のフラッシュメモリ
を製造する方法において、ドレイン領域にしきい値電圧
を制御するためのｐ⁺拡散層９を形成するためのホウ素
注入工程を示す断面図である。

【図４１】本発明の第１の実施例のフラッシュメモリ
を製造する方法において、ドレイン領域７を形成するた
めの砒素を注入する工程を示す断面図である。

【図４２】本発明の第１の実施例のフラッシュメモリ
を製造する方法において、ソース領域にｎ⁺拡散層８ａ
を形成するための砒素を注入する工程を示す断面図であ
る。

【図４３】本発明の第１の実施例のフラッシュメモリ
を製造する方法において、ｎ⁺拡散層８ａを形成した後
に、ｎ^-拡散層８ｂ₁を形成するためのリンを注入する
工程を示す断面図である。

【図４４】本発明の第１の実施例のフラッシュメモリ
を製造する方法において、ｎ^-拡散層８ｂ₁を形成した
後に、さらにｎ^-拡散層８ｂ₂を形成するためのリンを
注入する工程を示す断面図である。

【図４５】図２６ないし図３３に基づいて説明した従
来例の工程と同様の工程を経て形成された、本発明の第
１の実施例のフラッシュメモリを示す断面図である。

【図４６】本発明の第１の実施例のフラッシュメモリ
を製造する方法において、第２のｎ型不純物層８ｂを１
回のイオン注入によって形成した場合の不純物濃度のプ
ロファイルの一例を示す等高線図である。

【図４７】図４６に示したプロファイルを有する不純
物濃度分布の場合の、基板表面から深さ０．０１μｍに
おけるｘ方向（チャネル長方向）の不純物濃度分布を、
従来例の場合と対比して示した図である。

【符号の説明】

１半導体基板、２第１の絶縁膜、３電荷蓄積電
極、５第２の絶縁膜、６制御電極、７ドレイン領
域、８ソース領域、８ａ第１のｎ型不純物層、８ｂ
第２のｎ型不純物層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/78 21/336 7514−4ＭＨ０１Ｌ 29/78 ３０１Ｌ 7514−4Ｍ３０１Ｐ

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体層と、前記半導体層の上に第１の絶縁膜を介して形成された電
荷蓄積電極と、前記電荷蓄積電極の上に第２の絶縁膜を介して形成され
た制御電極と、前記電荷蓄積電極の下方に形成されるチャネル領域を両
側から挟む一対の領域において、前記半導体層の表面に
形成された不純物領域とを備え、前記不純物領域の、前記一対の領域のうちの一方には、
前記半導体層の表面から所定の深さにかけて形成された
第１の第２導電型不純物層と、この第１の第２導電型不
純物層の下方を包囲するように形成され、かつ前記第１
の不純物層よりも低い不純物濃度を有する第２の第２導
電型不純物層とを有し、前記第２の第２導電型不純物層は、前記電荷蓄積電極と
重なる領域において、前記半導体層の表面から所定の深
さの位置で前記チャネル領域側に突き出した部分を含
む、不揮発性半導体記憶装置。
【請求項２】前記第２の第２導電型不純物層が、前記
電荷蓄積電極と重なる領域において、その深さ方向の不
純物濃度分布が、前記半導体層内部の所定の深さで前記
半導体層表面よりも高い値を有する部分を含む、請求項
１記載の不揮発性半導体記憶装置。
【請求項３】前記第２の第２導電型不純物層が、チャ
ネル長方向には隣接せずかつ深さ方向に隣接する２つの
第２導電型拡散層により構成される、請求項１または２
のいずれかに記載の不揮発性半導体記憶装置。
【請求項４】第１導電型の半導体層の上に第１の絶縁
膜を介して第１の導電層を形成する工程と、この第１の導電層上に第２の絶縁膜を介して第２の導電
層を形成する工程と、前記第１の導電層と前記第２の導電層とを同一のマスク
で各々所定のエッチングを行ない、電荷蓄積電極と制御
電極とを形成する工程と、前記電荷蓄積電極の下方に形成されるチャネル領域を両
側から挟む一対の領域の半導体層の表面に不純物領域を
形成する工程とを備え、前記不純物領域を形成する前記工程は、前記一対の領域のうちの一方の領域のみに第２導電型の
不純物を注入して、前記半導体層表面から所定の深さに
かけて第１の第２導電型不純物層を形成する工程と、前記一方の領域のみにさらに第２導電型の不純物を注入
して、前記第１の第２導電型不純物層の下方を包囲する
ように、かつ前記第１の第２導電型不純物層よりも低い
不純物濃度になるように、第２の第２導電型不純物層を
形成する工程とを有し、前記第２の第２導電型不純物層を形成する工程は、少な
くとも注入エネルギーを異ならせた２回以上の第２導電
型不純物注入工程を含む、不揮発性半導体記憶装置の製
造方法。
【請求項５】前記第２の第２導電型不純物層を形成す
る前記工程は、所定の注入エネルギーおよび注入量で第２導電型不純物
を注入する第１注入工程と、前記第１注入工程よりも注入エネルギーおよび注入量と
もに高い注入条件で、第２導電型不純物を注入する第２
注入工程とを含む、請求項４記載の不揮発性半導体記憶
装置の製造方法。
【請求項６】前記第２の第２導電型不純物層を形成す
る工程は、２回以上の前記第２導電型不純物注入工程の
うちの少なくとも１つの注入工程が、前記半導体層表面
から０．１５μｍ以上の深さにおいて濃度分布の最大値
を有する注入エネルギーで注入される、請求項４記載の
不揮発性半導体記憶装置の製造方法。
【請求項７】第１導電型の半導体層と、前記半導体層の上に第１の絶縁膜を介して形成された電
荷蓄積電極と、前記電荷蓄積電極の上に第２の絶縁膜を介して形成され
た制御電極と、前記電荷蓄積電極の下方に形成されるチャネル領域を両
側から挟む一対の領域において、前記半導体基板の表面
に形成された不純物領域とを備え、前記不純物領域は、前記一対の領域のうちの一方の領域
のみにおいて前記半導体層の表面から所定の深さにかけ
て形成された第１の第２導電型不純物層と、この第１の
第２導電型不純物層の下方を包囲するように形成され、
かつ前記第１の第２導電型不純物層よりも低い不純物濃
度を有する第２の第２導電型不純物層とを有し、前記チャネル領域の前記半導体層表面近傍には、前記第
２の第２導電型不純物層と接するように形成された、前
記半導体層よりも高い第１導電型不純物濃度を有する第
１導電型不純物領域をさらに備えた不揮発性半導体記憶
装置。
【請求項８】第１導電型の半導体層と、前記半導体層の上に第１の絶縁膜を介して形成された電
荷蓄積電極と、前記電荷蓄積電極の上に第２の絶縁膜を介して形成され
た制御電極と、前記電荷蓄積電極の下方に形成されるチャネル領域を両
側から挟む一対の領域において、前記半導体層の表面に
形成された不純物領域とを備え、前記不純物領域の、前記一対の領域のうちの一方には、
前記半導体層の表面から所定の深さにかけて形成された
第１の第２導電型不純物層と、この第１の第２導電型不
純物層の下方を包囲するように形成され、かつ前記第１
の不純物層よりも低い不純物濃度を有する第２の第２導
電型不純物層とを有し、前記第２の第２導電型不純物層は、前記半導体層の表面
から０．１５μｍ以上の深さに濃度分布の最大値が位置
する、不揮発性半導体記憶装置。
【請求項９】第１導電型の半導体層の上に第１の絶縁
膜を介して第１の導電層を形成する工程と、この第１の導電層上に第２の絶縁膜を介して第２の導電
層を形成する工程と、前記第１の導電層と前記第２の導電層とを同一のマスク
で各々所定のエッチングを行ない、電荷蓄積電極と制御
電極とを形成する工程と、前記電荷蓄積電極の下方に形成されるチャネル領域を両
側から挟む一対の領域の半導体層の表面に不純物領域を
形成する工程とを備え、前記不純物領域を形成する前記工程は、前記一対の領域のうちの一方の領域のみに第２導電型の
不純物を注入して、前記半導体層表面から所定の深さに
かけて第１の第２導電型不純物層を形成する工程と、前記一方の領域のみにさらに第２導電型の不純物を注入
して、前記第１の第２導電型不純物層のうちの一方の下
方を包囲するように、かつ前記第１の第２導電型不純物
層よりも低い不純物濃度になるように、第２の第２導電
型不純物層を形成する工程とを含み、前記第２の第２導電型不純物層を形成する工程は、少な
くとも前記半導体層の表面から０．１５μｍ以上の深さ
において濃度分布の最大値を有するように設定された注
入エネルギーで第２導電型不純物を注入する、不揮発性
半導体記憶装置の製造方法。
【請求項１０】第１導電型の半導体層の表面にチャネ
ル領域を挟んで形成された第２導電型の不純物領域から
なるソース領域およびドレイン領域と、前記半導体層の
チャネル領域上に第１の絶縁膜を介して形成された電荷
蓄積電極と、この電荷蓄積電極上に第２の絶縁膜を介し
て形成された制御電極とを有したトランジスタからなる
メモリセルを複数備えたものにおいて、前記メモリセルのトランジスタのソース領域は、前記半導体層の表面に前記チャネル領域と接して形成さ
れ、前記チャネル領域と接する側のｐｎ接合面が、前記
チャネル領域とは逆側に凹んだ部分と、この凹んで部分
から深さ方向に連なり前記チャネル領域側に突き出した
部分とを有する第２の第２導電型不純物層と、この第２の第２導電型不純物層内に前記チャネル領域と
所定間隔離隔して形成され、前記第２の第２導電型不純
物層よりも高い不純物濃度である第１の第２導電型不純
物層とを備えていることを特徴とする不揮発性半導体記
憶装置。
【請求項１１】第１導電型の半導体層の表面にチャネ
ル領域を挟んで形成された第２導電型の不純物領域から
なるソース領域およびドレイン領域と、前記半導体層の
チャネル領域上に第１の絶縁膜を介して形成された電荷
蓄積電極と、この電荷蓄積電極上に第２の絶縁膜を介し
て形成された制御電極とを有したトランジスタからなる
メモリセルを複数備えたものにおいて、前記メモリセルのトランジスタのソース領域は、前記半導体層の表面に前記チャネル領域と接して形成さ
れ、前記半導体層の深さ方向に沿って複数の不純物濃度
のピークを有する第２の第２導電型不純物層と、この第２の第２導電型不純物層内に前記チャネル領域と
所定間隔離隔して形成され、前記第２の第２導電型不純
物層よりも高い不純物濃度である第１の第２導電型不純
物層とを備えていることを特徴とする不揮発性半導体記
憶装置。
【請求項１２】第１導電型の半導体層の表面にチャネ
ル領域を挟んで形成された第２導電型の不純物領域から
なるソース領域およびドレイン領域と、前記半導体層の
チャネル領域上に第１の絶縁膜を介して形成された電荷
蓄積電極と、この電荷蓄積電極上に第２の絶縁膜を介し
て形成された制御電極とを有したトランジスタからなる
メモリセルを複数備えた不揮発性半導体記憶装置におい
て、前記メモリセルのトランジスタのソース領域は、前記半導体層の表面に前記チャネル領域と接して形成さ
れた第２の第２導電型不純物層と、この第２の第２導電
型不純物層内に前記チャネル領域と所定間隔離隔して形
成され、前記第２の第２導電型不純物層よりも高い不純
物濃度である第１の第２導電型不純物層とを備え、前記第１の第２導電型不純物層は第２導電型の不純物が
イオン注入されることによって形成され、前記第２の第２導電型不純物層は第２導電型の不純物が
注入エネルギーが異なる複数のイオン注入にて注入され
ることによって形成されることを特徴とする不揮発性半
導体記憶装置の製造方法。
【請求項１３】第１導電型の半導体層の表面にチャネ
ル領域を挟んで形成された第２導電型の不純物領域から
なるソース領域およびドレイン領域と、前記半導体層の
チャネル領域上に第１の絶縁膜を介して形成された電荷
蓄積電極と、この電荷蓄積電極上に第２の絶縁膜を介し
て形成された制御電極とを有したトランジスタからなる
メモリセルを複数備えた不揮発性半導体記憶装置におい
て、前記メモリセルのトランジスタのソース領域は、前記半導体層の表面に前記チャネル領域と接して形成さ
れた第２の第２導電型不純物層と、この第２の第２導電
型不純物層内に前記チャネル領域と所定間隔を離隔して
形成され、前記第２の第２の導電型不純物層よりも高い
不純物濃度である第１の第２導電型不純物層とを備え、前記第１の第２導電型不純物層は第２導電型の不純物が
イオン注入されることによって形成され、第２の第２導電型不純物層は第２導電型の不純物が注入
エネルギーおよび注入量が異なる複数のイオン注入にて
注入されることによって形成されることを特徴とする不
揮発性半導体記憶装置の製造方法。